JP3509009B2 - 電源装置 - Google Patents
電源装置Info
- Publication number
- JP3509009B2 JP3509009B2 JP2000358893A JP2000358893A JP3509009B2 JP 3509009 B2 JP3509009 B2 JP 3509009B2 JP 2000358893 A JP2000358893 A JP 2000358893A JP 2000358893 A JP2000358893 A JP 2000358893A JP 3509009 B2 JP3509009 B2 JP 3509009B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- data
- unadjusted
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は，電源装置に関する
ものである。
ものである。
【０００２】
【従来の技術】近年，銀行キャッシュカード（バンクカ
ード），クレジットカード，ＩＤカード（身分証明用カ
ード），テレフォンカード等の各種カードにＩＣカード
を採用するケースが多くなってきている。カードに埋め
込まれるＩＣのバリエーションも，テレフォンカード用
の小規模なものから，マルチアプリケーションへの対応
を想定した大規模なものまで多岐にわたっている。
ード），クレジットカード，ＩＤカード（身分証明用カ
ード），テレフォンカード等の各種カードにＩＣカード
を採用するケースが多くなってきている。カードに埋め
込まれるＩＣのバリエーションも，テレフォンカード用
の小規模なものから，マルチアプリケーションへの対応
を想定した大規模なものまで多岐にわたっている。
【０００３】また，外部装置（カードリーダ／ライタ）
と非接触の状態でデータの送受信が可能な非接触型カー
ドの需要も急増している。非接触型カードによれば，従
来から問題視されていた外部装置との接触不良が解消さ
れ，外部装置およびＩＣカードのメンテナンスフリー化
が実現する。現在のところ，比較的回路規模が小さいＩ
Ｃが埋め込まれる定期券やテレフォンカード等において
コンタクトレス化が一般的となりつつあるが，非接触型
カードが有する特長からみて，今後，大規模ＩＣが埋め
込まれたＩＣカードにまでコンタクトレス化が進むこと
は確実と言える。
と非接触の状態でデータの送受信が可能な非接触型カー
ドの需要も急増している。非接触型カードによれば，従
来から問題視されていた外部装置との接触不良が解消さ
れ，外部装置およびＩＣカードのメンテナンスフリー化
が実現する。現在のところ，比較的回路規模が小さいＩ
Ｃが埋め込まれる定期券やテレフォンカード等において
コンタクトレス化が一般的となりつつあるが，非接触型
カードが有する特長からみて，今後，大規模ＩＣが埋め
込まれたＩＣカードにまでコンタクトレス化が進むこと
は確実と言える。
【０００４】ところで，ＩＣカードには，埋め込まれた
ＩＣを動作させるための電源装置が備えられている。Ｉ
Ｃカードが非接触型の場合，ＩＣカードに備えられた電
源装置は，外部装置から出力される電波を受信し，ＩＣ
を駆動するための電流電圧を発生させる。ここで従来の
非接触型ＩＣカードに備えられた電源装置を図５を用い
て説明する。
ＩＣを動作させるための電源装置が備えられている。Ｉ
Ｃカードが非接触型の場合，ＩＣカードに備えられた電
源装置は，外部装置から出力される電波を受信し，ＩＣ
を駆動するための電流電圧を発生させる。ここで従来の
非接触型ＩＣカードに備えられた電源装置を図５を用い
て説明する。
【０００５】従来の非接触型ＩＣカードに備えられた電
源装置を含むインタフェース回路Ｉ／Ｆ１は，コイル
１，キャパシタ２，整流ダイオードブリッジ３，キャパ
シタ４，レギュレータ５，およびクロック再生器６から
構成されている。
源装置を含むインタフェース回路Ｉ／Ｆ１は，コイル
１，キャパシタ２，整流ダイオードブリッジ３，キャパ
シタ４，レギュレータ５，およびクロック再生器６から
構成されている。
【０００６】コイル１とキャパシタ２から構成される共
振回路は，カードリーダ／ライタ（図示せず）から出力
された電波信号ＥＷを受信し，ノードＮ１とノードＮ２
との間に交流電圧を発生させる。
振回路は，カードリーダ／ライタ（図示せず）から出力
された電波信号ＥＷを受信し，ノードＮ１とノードＮ２
との間に交流電圧を発生させる。
【０００７】ノードＮ１とノードＮ２との間には，整流
ダイオードブリッジ３が備えられている。この整流ダイ
オードブリッジ３は，ノードＮ１とノードＮ２との間の
交流電圧信号を全波整流してノードＮ３に出力する。
ダイオードブリッジ３が備えられている。この整流ダイ
オードブリッジ３は，ノードＮ１とノードＮ２との間の
交流電圧信号を全波整流してノードＮ３に出力する。
【０００８】ノードＮ３には，キャパシタ４が接続され
ている。キャパシタ４によって，ノードＮ３における電
圧信号からリプル成分が除去され，未調整電圧Ｖｕｎｒ
ｅｇが生成される。そして，この未調整電圧Ｖｕｎｒｅ
ｇは，レギュレータ５に入力される。
ている。キャパシタ４によって，ノードＮ３における電
圧信号からリプル成分が除去され，未調整電圧Ｖｕｎｒ
ｅｇが生成される。そして，この未調整電圧Ｖｕｎｒｅ
ｇは，レギュレータ５に入力される。
【０００９】レギュレータ５は，未調整電圧Ｖｕｎｒｅ
ｇから電源電圧ＶＤＤおよび基準電圧ＶＢＧを生成し，
これらをＣＰＵ等の後段回路（図示せず）に対して出力
する。また，レギュレータ５は，入力されている未調整
電圧Ｖｕｎｒｅｇが電圧低下検出基準値（以下，「基準
値」という）以上であるか否かを判断し，その判断結果
を電源イネーブル信号ＶＤＤＥＮとして出力する。
ｇから電源電圧ＶＤＤおよび基準電圧ＶＢＧを生成し，
これらをＣＰＵ等の後段回路（図示せず）に対して出力
する。また，レギュレータ５は，入力されている未調整
電圧Ｖｕｎｒｅｇが電圧低下検出基準値（以下，「基準
値」という）以上であるか否かを判断し，その判断結果
を電源イネーブル信号ＶＤＤＥＮとして出力する。
【００１０】クロック再生器６は，コイル１およびキャ
パシタ２から成る共振回路に接続されており，共振回路
から出力される電圧信号に従ってクロック信号ｆｃｌｋ
を再生する。
パシタ２から成る共振回路に接続されており，共振回路
から出力される電圧信号に従ってクロック信号ｆｃｌｋ
を再生する。
【００１１】レギュレータ５から出力された電源電圧Ｖ
ＤＤおよび電源電流ＩＤＤは，ＩＣカードに埋め込まれ
たＣＰＵを含む各種回路に対して供給される。このた
め，電源電圧ＶＤＤは常に一定のレベルに保たれなけれ
ばならない。ところが，レギュレータ５に入力される未
調整電圧Ｖｕｎｒｅｇの値が十分ではない場合，ＣＰＵ
に対して所定の電力（電源電圧ＶＤＤ，電源電流ＩＤ
Ｄ）を供給することはできない。
ＤＤおよび電源電流ＩＤＤは，ＩＣカードに埋め込まれ
たＣＰＵを含む各種回路に対して供給される。このた
め，電源電圧ＶＤＤは常に一定のレベルに保たれなけれ
ばならない。ところが，レギュレータ５に入力される未
調整電圧Ｖｕｎｒｅｇの値が十分ではない場合，ＣＰＵ
に対して所定の電力（電源電圧ＶＤＤ，電源電流ＩＤ
Ｄ）を供給することはできない。
【００１２】
【発明が解決しようとする課題】上述のように，従来の
インタフェース回路Ｉ／Ｆ１において，何らかの原因で
未調整電圧Ｖｕｎｒｅｇのレベルが基準値を下回った場
合，レギュレータ５は電源イネーブル信号ＶＤＤＥＮの
論理レベルを変化させ，所定の電力の出力が保証できな
いことをＣＰＵに対して通知する。
インタフェース回路Ｉ／Ｆ１において，何らかの原因で
未調整電圧Ｖｕｎｒｅｇのレベルが基準値を下回った場
合，レギュレータ５は電源イネーブル信号ＶＤＤＥＮの
論理レベルを変化させ，所定の電力の出力が保証できな
いことをＣＰＵに対して通知する。
【００１３】ただし，従来のインタフェース回路Ｉ／Ｆ
１では，未調整電圧Ｖｕｎｒｅｇが基準値を下回ってい
るか否かについてのみの監視が行われていた。このた
め，未調整電圧Ｖｕｎｒｅｇが基準値を下回ることを予
測することは不可能であった。
１では，未調整電圧Ｖｕｎｒｅｇが基準値を下回ってい
るか否かについてのみの監視が行われていた。このた
め，未調整電圧Ｖｕｎｒｅｇが基準値を下回ることを予
測することは不可能であった。
【００１４】例えば，ＩＣカードに搭載されているＥＥ
ＰＲＯＭへのデータ書き込み動作が実行されている途中
に，未調整電圧Ｖｕｎｒｅｇのレベルが基準値を下回っ
た場合，正常なデータ書き込みが保証できなくなる。そ
こで，ＣＰＵは，電源イネーブル信号ＶＤＤＥＮによっ
て，未調整電圧Ｖｕｎｒｅｇが基準値以下に低下したこ
とを知り，データ書き込み動作を中止する。この場合，
中止に至るまでのデータ処理時間およびデータ処理にか
かる電力等が無駄になってしまう。
ＰＲＯＭへのデータ書き込み動作が実行されている途中
に，未調整電圧Ｖｕｎｒｅｇのレベルが基準値を下回っ
た場合，正常なデータ書き込みが保証できなくなる。そ
こで，ＣＰＵは，電源イネーブル信号ＶＤＤＥＮによっ
て，未調整電圧Ｖｕｎｒｅｇが基準値以下に低下したこ
とを知り，データ書き込み動作を中止する。この場合，
中止に至るまでのデータ処理時間およびデータ処理にか
かる電力等が無駄になってしまう。
【００１５】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，出力する電源電力が変
動する場合であっても，その変動を早期に検出し，電源
電力が供給される後段回路の動作に対する影響を最小限
に抑えることが可能な電源装置を提供することにある。
されたものであり，その目的は，出力する電源電力が変
動する場合であっても，その変動を早期に検出し，電源
電力が供給される後段回路の動作に対する影響を最小限
に抑えることが可能な電源装置を提供することにある。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に，本発明によれば，入力される未調整電圧に応じて，
電源電力を生成し出力するレギュレータと，タイミング
信号を発生させるタイミング信号発生器と，タイミング
信号に同期して未調整電圧に比例する比例電圧を順次生
成する比例電圧生成部と，タイミング信号に同期して比
例電圧を順次ディジタル変換しディジタルデータを生成
するアナログ／ディジタル変換器と，アナログ／ディジ
タル変換器から出力されるディジタルデータをタイミン
グ信号に同期して順次格納するデータラッチ部と，を備
えたことを特徴とする電源装置が提供される（請求項
１）。かかる構成によれば，データラッチ部に格納され
ているデータを読み出すことによって，出力する電源電
力の変動の要因となる未調整電圧の変動を検出すること
が可能となる。また，タイミング信号の生成周期を調整
することによって，未調整電圧の変動検出にかかる電力
消費量を抑えることも可能となる。
に，本発明によれば，入力される未調整電圧に応じて，
電源電力を生成し出力するレギュレータと，タイミング
信号を発生させるタイミング信号発生器と，タイミング
信号に同期して未調整電圧に比例する比例電圧を順次生
成する比例電圧生成部と，タイミング信号に同期して比
例電圧を順次ディジタル変換しディジタルデータを生成
するアナログ／ディジタル変換器と，アナログ／ディジ
タル変換器から出力されるディジタルデータをタイミン
グ信号に同期して順次格納するデータラッチ部と，を備
えたことを特徴とする電源装置が提供される（請求項
１）。かかる構成によれば，データラッチ部に格納され
ているデータを読み出すことによって，出力する電源電
力の変動の要因となる未調整電圧の変動を検出すること
が可能となる。また，タイミング信号の生成周期を調整
することによって，未調整電圧の変動検出にかかる電力
消費量を抑えることも可能となる。
【００１７】未調整電圧が基準値を下回った場合，未調
整電圧異常信号を出力するように，レギュレータが構成
されているならば，タイミング信号発生器およびデータ
ラッチ部は，未調整電圧異常信号に従ってディスエーブ
ル状態となることが好ましい（請求項２）。未調整電圧
が基準値を下回った場合，未調整電圧の変動を検出する
必要性は低く，検出に関連する回路をディスエーブル状
態とすることによって，無駄な電力消費を低減させるこ
とが可能となる。
整電圧異常信号を出力するように，レギュレータが構成
されているならば，タイミング信号発生器およびデータ
ラッチ部は，未調整電圧異常信号に従ってディスエーブ
ル状態となることが好ましい（請求項２）。未調整電圧
が基準値を下回った場合，未調整電圧の変動を検出する
必要性は低く，検出に関連する回路をディスエーブル状
態とすることによって，無駄な電力消費を低減させるこ
とが可能となる。
【００１８】データラッチ部は，複数のレジスタから構
成されるシフトレジスタを含み，シフトレジスタは，ア
ナログ／ディジタル変換器から順次出力される複数のデ
ィジタルデータを，初段のレジスタから後段のレジスタ
へシフトさせながら順次格納することが好ましい（請求
項３）。かかる構成によれば，データラッチ部に格納さ
れている複数のディジタルデータに基づいて未調整電圧
の変動履歴を把握することが可能となる。
成されるシフトレジスタを含み，シフトレジスタは，ア
ナログ／ディジタル変換器から順次出力される複数のデ
ィジタルデータを，初段のレジスタから後段のレジスタ
へシフトさせながら順次格納することが好ましい（請求
項３）。かかる構成によれば，データラッチ部に格納さ
れている複数のディジタルデータに基づいて未調整電圧
の変動履歴を把握することが可能となる。
【００１９】本発明によれば，さらに，シフトレジスタ
を構成する複数のレジスタの中から選択された一のシフ
トレジスタに格納されているディジタルデータと，アナ
ログ／ディジタル変換器から出力されたディジタルデー
タとの差を演算し，差分データを算出する演算器と，差
分データと参照データとを比較し，比較結果に応じた比
較結果信号を出力する比較器と，を備えたことを特徴と
する電源装置が提供される（請求項３）。参照データ
は，未調整電圧の変動許容範囲を考慮して設定されるこ
とが好ましい。これによって，差分データが参照データ
よりも大きい場合には，未調整電圧の変動幅が大きいと
判断することができる。
を構成する複数のレジスタの中から選択された一のシフ
トレジスタに格納されているディジタルデータと，アナ
ログ／ディジタル変換器から出力されたディジタルデー
タとの差を演算し，差分データを算出する演算器と，差
分データと参照データとを比較し，比較結果に応じた比
較結果信号を出力する比較器と，を備えたことを特徴と
する電源装置が提供される（請求項３）。参照データ
は，未調整電圧の変動許容範囲を考慮して設定されるこ
とが好ましい。これによって，差分データが参照データ
よりも大きい場合には，未調整電圧の変動幅が大きいと
判断することができる。
【００２０】本発明によれば，さらに，外部から与えら
れる電波信号を受信し，電波信号に応じた交流電圧を発
生させる共振器と，共振器から出力される交流電圧を整
流し，未調整電圧を生成する整流部と，を備えたことを
特徴とする電源装置が提供される（請求項５）。かかる
構成によれば，非接触型のＩＣカードへの搭載が可能と
なる。
れる電波信号を受信し，電波信号に応じた交流電圧を発
生させる共振器と，共振器から出力される交流電圧を整
流し，未調整電圧を生成する整流部と，を備えたことを
特徴とする電源装置が提供される（請求項５）。かかる
構成によれば，非接触型のＩＣカードへの搭載が可能と
なる。
【００２１】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる電源装置の好適な実施の形態について詳
細に説明する。なお，以下の説明および添付された図面
において，略同一の機能および構成を有する構成要素に
ついては，同一符号を付することによって重複説明を省
略する。
本発明にかかる電源装置の好適な実施の形態について詳
細に説明する。なお，以下の説明および添付された図面
において，略同一の機能および構成を有する構成要素に
ついては，同一符号を付することによって重複説明を省
略する。
【００２２】［第１の実施の形態］本発明の第１の実施
の形態にかかる電源装置を含むインタフェース回路Ｉ／
Ｆ１０１を図１に示す。このインタフェース回路Ｉ／Ｆ
１０１は，例えば非接触型ＩＣカードに搭載されるもの
であって，コイル１，キャパシタ２，整流ダイオードブ
リッジ３，キャパシタ４，レギュレータ５，クロック再
生器６，Ｎチャネル型トランジスタ（以下，「Ｎトラン
ジスタ」という）３１，抵抗３２，３３，アナログ／デ
ィジタル変換器（以下，「Ａ／Ｄ変換器」という）３
４，タイミング信号発生器３５，およびデータラッチ部
３６を備えている。
の形態にかかる電源装置を含むインタフェース回路Ｉ／
Ｆ１０１を図１に示す。このインタフェース回路Ｉ／Ｆ
１０１は，例えば非接触型ＩＣカードに搭載されるもの
であって，コイル１，キャパシタ２，整流ダイオードブ
リッジ３，キャパシタ４，レギュレータ５，クロック再
生器６，Ｎチャネル型トランジスタ（以下，「Ｎトラン
ジスタ」という）３１，抵抗３２，３３，アナログ／デ
ィジタル変換器（以下，「Ａ／Ｄ変換器」という）３
４，タイミング信号発生器３５，およびデータラッチ部
３６を備えている。
【００２３】コイル１とキャパシタ２から構成される共
振回路は，カードリーダ／ライタ（図示せず）から出力
された電波信号ＥＷを受信し，ノードＮ１とノードＮ２
との間に交流電圧を発生させる。
振回路は，カードリーダ／ライタ（図示せず）から出力
された電波信号ＥＷを受信し，ノードＮ１とノードＮ２
との間に交流電圧を発生させる。
【００２４】ノードＮ１とノードＮ２との間には，整流
ダイオードブリッジ３が備えられている。この整流ダイ
オードブリッジ３は，ノードＮ１とノードＮ２との間の
交流電圧信号を全波整流してノードＮ３に出力する。
ダイオードブリッジ３が備えられている。この整流ダイ
オードブリッジ３は，ノードＮ１とノードＮ２との間の
交流電圧信号を全波整流してノードＮ３に出力する。
【００２５】ノードＮ３には，キャパシタ４が接続され
ている。キャパシタ４によって，ノードＮ３における電
圧信号からリプル成分が除去され，未調整電圧Ｖｕｎｒ
ｅｇが生成される。そして，この未調整電圧Ｖｕｎｒｅ
ｇは，レギュレータ５に入力される。
ている。キャパシタ４によって，ノードＮ３における電
圧信号からリプル成分が除去され，未調整電圧Ｖｕｎｒ
ｅｇが生成される。そして，この未調整電圧Ｖｕｎｒｅ
ｇは，レギュレータ５に入力される。
【００２６】レギュレータ５は，未調整電圧Ｖｕｎｒｅ
ｇから電源電圧ＶＤＤおよび基準電圧ＶＢＧを生成し，
これらをＣＰＵを含む後段回路（図示せず）に対して出
力する。また，レギュレータ５は，入力されている未調
整電圧Ｖｕｎｒｅｇが基準値以上であるか否かを判断
し，その判断結果を電源イネーブル信号（未調整電圧異
常信号）ＶＤＤＥＮとして出力する。
ｇから電源電圧ＶＤＤおよび基準電圧ＶＢＧを生成し，
これらをＣＰＵを含む後段回路（図示せず）に対して出
力する。また，レギュレータ５は，入力されている未調
整電圧Ｖｕｎｒｅｇが基準値以上であるか否かを判断
し，その判断結果を電源イネーブル信号（未調整電圧異
常信号）ＶＤＤＥＮとして出力する。
【００２７】ここで，レギュレータ５の構成を図２を用
いて説明する。レギュレータ５は，基準電圧発生部２
３，抵抗２０，２１，２５，２６，２７，比較器２２，
２４，およびＮトランジスタ２８から構成されている。
いて説明する。レギュレータ５は，基準電圧発生部２
３，抵抗２０，２１，２５，２６，２７，比較器２２，
２４，およびＮトランジスタ２８から構成されている。
【００２８】基準電圧発生部２３は，バンドギャップリ
ファレンス回路から構成されており，基準電圧ＶＢＧを
生成する。この基準電圧ＶＢＧは，周囲温度が変動した
場合であっても一定のレベルを維持する。
ファレンス回路から構成されており，基準電圧ＶＢＧを
生成する。この基準電圧ＶＢＧは，周囲温度が変動した
場合であっても一定のレベルを維持する。
【００２９】未調整電圧Ｖｕｎｒｅｇが入力される端子
Ｖｉｎとグランドラインには，抵抗２０と抵抗２１が直
列に接続されている。抵抗２０と抵抗２１の接続ノード
には，未調整電圧Ｖｕｎｒｅｇの値と，抵抗２０と抵抗
２１との分圧比に応じた電圧が現れる。比較器２２は，
この抵抗２０と抵抗２１の接続ノードにおける電圧値
と，基準電圧発生部２３から出力された基準電圧ＶＢＧ
の値を比較し，この比較結果を電源イネーブル信号ＶＤ
ＤＥＮによって後段回路に通知する。
Ｖｉｎとグランドラインには，抵抗２０と抵抗２１が直
列に接続されている。抵抗２０と抵抗２１の接続ノード
には，未調整電圧Ｖｕｎｒｅｇの値と，抵抗２０と抵抗
２１との分圧比に応じた電圧が現れる。比較器２２は，
この抵抗２０と抵抗２１の接続ノードにおける電圧値
と，基準電圧発生部２３から出力された基準電圧ＶＢＧ
の値を比較し，この比較結果を電源イネーブル信号ＶＤ
ＤＥＮによって後段回路に通知する。
【００３０】電源電圧ＶＤＤおよび電源電流ＩＤＤは，
未調整電圧Ｖｕｎｒｅｇに基づき，比較器２４，抵抗２
５，２６，２７，およびＮトランジスタ２８によって生
成され，後段回路に供給される。例えば，後段回路が電
源電圧ＶＤＤ＝５Ｖ，電源電流ＩＤＤ＝１０ｍＡを要求
している場合であって，抵抗２７の抵抗値Ｒが５００Ω
のとき，未調整電圧Ｖｕｎｒｅｇは，次式より１０Ｖ以
上を維持する必要がある。
未調整電圧Ｖｕｎｒｅｇに基づき，比較器２４，抵抗２
５，２６，２７，およびＮトランジスタ２８によって生
成され，後段回路に供給される。例えば，後段回路が電
源電圧ＶＤＤ＝５Ｖ，電源電流ＩＤＤ＝１０ｍＡを要求
している場合であって，抵抗２７の抵抗値Ｒが５００Ω
のとき，未調整電圧Ｖｕｎｒｅｇは，次式より１０Ｖ以
上を維持する必要がある。
【００３１】Vunreg≧VDD+IDD*R=5+0.01*500=10
【００３２】この条件の下では，未調整電圧Ｖｕｎｒｅ
ｇの値が１０Ｖを下回ったときに比較器２２がＬレベル
の電源イネーブル信号ＶＤＤＥＮを出力するように，抵
抗２０と抵抗２１の抵抗値が調整される。
ｇの値が１０Ｖを下回ったときに比較器２２がＬレベル
の電源イネーブル信号ＶＤＤＥＮを出力するように，抵
抗２０と抵抗２１の抵抗値が調整される。
【００３３】インタフェース回路Ｉ／Ｆ１０１に属する
クロック再生器６は，コイル１およびキャパシタ２から
成る共振回路に接続されており，共振回路から出力され
る電圧信号に従ってクロック信号ｆｃｌｋを再生する。
クロック再生器６は，コイル１およびキャパシタ２から
成る共振回路に接続されており，共振回路から出力され
る電圧信号に従ってクロック信号ｆｃｌｋを再生する。
【００３４】クロック信号ｆｃｌｋは，後段回路へ供給
されるとともに，タイミング信号発生器３５に入力され
る。このタイミング信号発生器３５は，クロック信号ｆ
ｃｌｋを分周してタイミング信号ＴＳを生成する。タイ
ミング信号ＴＳは，Ｎトランジスタ３１のゲート，Ａ／
Ｄ変換器３４のイネーブル端子Ｅ，およびデータラッチ
部３６のクロック信号入力端子ＣＬＫに入力される。
されるとともに，タイミング信号発生器３５に入力され
る。このタイミング信号発生器３５は，クロック信号ｆ
ｃｌｋを分周してタイミング信号ＴＳを生成する。タイ
ミング信号ＴＳは，Ｎトランジスタ３１のゲート，Ａ／
Ｄ変換器３４のイネーブル端子Ｅ，およびデータラッチ
部３６のクロック信号入力端子ＣＬＫに入力される。
【００３５】抵抗３２の一端はノードＮ３に接続されて
おり，抵抗３２の他端はノードＮ４を介して抵抗３３の
一端に接続されている。Ｎトランジスタ３１のドレイン
は抵抗３３の他端に接続されており，Ｎトランジスタ３
１のソースはグランドラインに接続されている。
おり，抵抗３２の他端はノードＮ４を介して抵抗３３の
一端に接続されている。Ｎトランジスタ３１のドレイン
は抵抗３３の他端に接続されており，Ｎトランジスタ３
１のソースはグランドラインに接続されている。
【００３６】Ａ／Ｄ変換器３４は，ノードＮ４の電圧値
（アナログ値）を例えば８ビットのディジタルデータに
変換し，データラッチ部３６に対して出力する。データ
ラッチ部３６は，Ａ／Ｄ変換器３４から出力されたディ
ジタルデータをタイミング信号ＴＳに同期して格納し，
データバスＤＢに出力する。
（アナログ値）を例えば８ビットのディジタルデータに
変換し，データラッチ部３６に対して出力する。データ
ラッチ部３６は，Ａ／Ｄ変換器３４から出力されたディ
ジタルデータをタイミング信号ＴＳに同期して格納し，
データバスＤＢに出力する。
【００３７】タイミング信号発生器３５のリセット端子
ＲＳＴとデータラッチ部３６のリセット端子ＲＳＴに
は，電源イネーブル信号ＶＤＤＥＮが入力される。
ＲＳＴとデータラッチ部３６のリセット端子ＲＳＴに
は，電源イネーブル信号ＶＤＤＥＮが入力される。
【００３８】Ｎトランジスタ３１，抵抗３２，３３，Ａ
／Ｄ変換器３４，タイミング発生器３５，およびデータ
ラッチ部３６は，レギュレータ５に入力される未調整電
圧Ｖｕｎｒｅｇの値をモニタリングする機能部（以下，
「モニタリング機能部」）を構成する。
／Ｄ変換器３４，タイミング発生器３５，およびデータ
ラッチ部３６は，レギュレータ５に入力される未調整電
圧Ｖｕｎｒｅｇの値をモニタリングする機能部（以下，
「モニタリング機能部」）を構成する。
【００３９】次に，インタフェース回路Ｉ／Ｆ１０１の
動作について説明する。
動作について説明する。
【００４０】タイミング信号発生器３５から出力される
タイミング信号ＴＳは，未調整電圧Ｖｕｎｒｅｇのモニ
タリング周期を決定する。タイミング信号ＴＳがＨレベ
ルになったとき，Ｎトランジスタ３１がオン状態とな
り，ノードＮ４に未調整電圧Ｖｕｎｒｅｇに比例する電
圧（以下，「比例電圧」という）が現れる。つまり，Ｎ
トランジスタ３１，抵抗３２，および抵抗３３は，比例
電圧生成部を構成する。このノードＮ４における比例電
圧は，未調整電圧Ｖｕｎｒｅｇの値と，抵抗３２および
抵抗３３の各抵抗値とによって決定される。そして，抵
抗３２および抵抗３３による未調整電圧Ｖｕｎｒｅｇの
分圧比は，Ａ／Ｄ変換器３４の入力電圧範囲に応じて調
整される。なお，Ｎトランジスタ３１のオン抵抗は極め
て小さく，Ｎトランジスタ３１は比例電圧生成部のオン
／オフスイッチとして機能する。
タイミング信号ＴＳは，未調整電圧Ｖｕｎｒｅｇのモニ
タリング周期を決定する。タイミング信号ＴＳがＨレベ
ルになったとき，Ｎトランジスタ３１がオン状態とな
り，ノードＮ４に未調整電圧Ｖｕｎｒｅｇに比例する電
圧（以下，「比例電圧」という）が現れる。つまり，Ｎ
トランジスタ３１，抵抗３２，および抵抗３３は，比例
電圧生成部を構成する。このノードＮ４における比例電
圧は，未調整電圧Ｖｕｎｒｅｇの値と，抵抗３２および
抵抗３３の各抵抗値とによって決定される。そして，抵
抗３２および抵抗３３による未調整電圧Ｖｕｎｒｅｇの
分圧比は，Ａ／Ｄ変換器３４の入力電圧範囲に応じて調
整される。なお，Ｎトランジスタ３１のオン抵抗は極め
て小さく，Ｎトランジスタ３１は比例電圧生成部のオン
／オフスイッチとして機能する。
【００４１】Ａ／Ｄ変換器３４は，タイミング信号ＴＳ
がＬレベルからＨレベルに遷移するタイミング（アップ
エッジ）で，イネーブル状態となり，ノードＮ４におけ
る比例電圧をディジタル変換してデータラッチ部３６に
対して出力する。
がＬレベルからＨレベルに遷移するタイミング（アップ
エッジ）で，イネーブル状態となり，ノードＮ４におけ
る比例電圧をディジタル変換してデータラッチ部３６に
対して出力する。
【００４２】データラッチ部３６は，タイミング信号Ｔ
ＳがＨレベルからＬレベルに遷移するタイミング（ダウ
ンエッジ）で，Ａ／Ｄ変換器３４から出力される未調整
電圧Ｖｕｎｒｅｇに応じたディジタルデータを取り込
む。データラッチ部３６は，取り込んだディジタルデー
タを順次データバスＤＢに出力する。
ＳがＨレベルからＬレベルに遷移するタイミング（ダウ
ンエッジ）で，Ａ／Ｄ変換器３４から出力される未調整
電圧Ｖｕｎｒｅｇに応じたディジタルデータを取り込
む。データラッチ部３６は，取り込んだディジタルデー
タを順次データバスＤＢに出力する。
【００４３】上述のように，未調整電圧Ｖｕｎｒｅｇが
基準値を下回った場合，レギュレータ５は，Ｌレベルの
電源イネーブル信号ＶＤＤＥＮを出力する。この電源イ
ネーブル信号ＶＤＤＥＮがＬレベルのとき，タイミング
信号発生器３５とデータラッチ部３６はリセット状態と
なる。つまり，未調整電圧Ｖｕｎｒｅｇが基準値を下回
った場合，タイミング信号発生器３５はタイミング信号
ＴＳの出力を停止し（タイミング信号ＴＳをＬレベル固
定とし），データラッチ部３６はデータの取り込みおよ
び出力を停止する。これは，未調整電圧Ｖｕｎｒｅｇが
基準値を下回っている間は，未調整電圧Ｖｕｎｒｅｇの
値をモニタリングする必要がないためである。主に消費
電力の低減を目的とした仕組みである。
基準値を下回った場合，レギュレータ５は，Ｌレベルの
電源イネーブル信号ＶＤＤＥＮを出力する。この電源イ
ネーブル信号ＶＤＤＥＮがＬレベルのとき，タイミング
信号発生器３５とデータラッチ部３６はリセット状態と
なる。つまり，未調整電圧Ｖｕｎｒｅｇが基準値を下回
った場合，タイミング信号発生器３５はタイミング信号
ＴＳの出力を停止し（タイミング信号ＴＳをＬレベル固
定とし），データラッチ部３６はデータの取り込みおよ
び出力を停止する。これは，未調整電圧Ｖｕｎｒｅｇが
基準値を下回っている間は，未調整電圧Ｖｕｎｒｅｇの
値をモニタリングする必要がないためである。主に消費
電力の低減を目的とした仕組みである。
【００４４】さらに，モニタリング機能部は，常時，未
調整電圧Ｖｕｎｒｅｇをモニタリングしているのではな
く，タイミング信号発生器３５から出力されるタイミン
グ信号ＴＳがＨレベルのときのみモニタリングしてい
る。このように，周期的なモニタリングを実施すること
によって，消費電力の増加を抑えることが可能となる。
なお，未調整電圧Ｖｕｎｒｅｇのレベル変化をより詳細
に分析したい場合には，タイミング信号ＴＳの周期を短
縮させることが好ましい。
調整電圧Ｖｕｎｒｅｇをモニタリングしているのではな
く，タイミング信号発生器３５から出力されるタイミン
グ信号ＴＳがＨレベルのときのみモニタリングしてい
る。このように，周期的なモニタリングを実施すること
によって，消費電力の増加を抑えることが可能となる。
なお，未調整電圧Ｖｕｎｒｅｇのレベル変化をより詳細
に分析したい場合には，タイミング信号ＴＳの周期を短
縮させることが好ましい。
【００４５】図５に示した従来のインタフェース回路Ｉ
／Ｆ１によれば，未調整電圧Ｖｕｎｒｅｇが定常値から
低下した場合であっても，基準値を下回らない限り，後
段のＣＰＵがその状況を判断することは不可能であっ
た。したがって，従来，一連のデータ処理が開始される
時点で既に未調整電圧Ｖｕｎｒｅｇが低下の傾向にある
にも関わらずそのデータ処理が開始され，データ処理の
途中で電源イネーブル信号ＶＤＤＥＮがＬレベルに遷移
してしまう可能性もあった。この場合，途中まで進んだ
データ処理がＣＰＵによってキャンセルされるため，デ
ータ処理の効率の低下，消費電力の増大に繋がるおそれ
があった。
／Ｆ１によれば，未調整電圧Ｖｕｎｒｅｇが定常値から
低下した場合であっても，基準値を下回らない限り，後
段のＣＰＵがその状況を判断することは不可能であっ
た。したがって，従来，一連のデータ処理が開始される
時点で既に未調整電圧Ｖｕｎｒｅｇが低下の傾向にある
にも関わらずそのデータ処理が開始され，データ処理の
途中で電源イネーブル信号ＶＤＤＥＮがＬレベルに遷移
してしまう可能性もあった。この場合，途中まで進んだ
データ処理がＣＰＵによってキャンセルされるため，デ
ータ処理の効率の低下，消費電力の増大に繋がるおそれ
があった。
【００４６】加えて，従来，インタフェース回路Ｉ／Ｆ
１の後段に位置する各種回路に対して，そこで消費され
る電力の最大値を連続的に保証するためには，レギュレ
ータ５における未調整電圧Ｖｕｎｒｅｇの電圧低下検出
基準値を高めに設定する必要があった。
１の後段に位置する各種回路に対して，そこで消費され
る電力の最大値を連続的に保証するためには，レギュレ
ータ５における未調整電圧Ｖｕｎｒｅｇの電圧低下検出
基準値を高めに設定する必要があった。
【００４７】この点，第１の実施の形態にかかる電源装
置を含むインタフェース回路Ｉ／Ｆ回路１０１によれ
ば，インタフェース回路Ｉ／Ｆ１０１の後段に位置する
ＣＰＵは，データラッチ部３６が出力するディジタルデ
ータに基づいて未調整電圧Ｖｕｎｒｅｇの変動状況を確
認し，データ処理の開始を関連回路に対して指示するこ
とが可能となる。
置を含むインタフェース回路Ｉ／Ｆ回路１０１によれ
ば，インタフェース回路Ｉ／Ｆ１０１の後段に位置する
ＣＰＵは，データラッチ部３６が出力するディジタルデ
ータに基づいて未調整電圧Ｖｕｎｒｅｇの変動状況を確
認し，データ処理の開始を関連回路に対して指示するこ
とが可能となる。
【００４８】さらに，後段回路の正常な動作が保証でき
る電源電圧ＶＤＤおよび電源電流ＩＤＤが出力できない
場合に限りＬレベルの電源イネーブル信号ＶＤＤＥＮが
ＣＰＵに対して出力されるように，レギュレータ５にお
ける未調整電圧Ｖｕｎｒｅｇの電圧低下検出基準値を低
めに設定することも可能となる。
る電源電圧ＶＤＤおよび電源電流ＩＤＤが出力できない
場合に限りＬレベルの電源イネーブル信号ＶＤＤＥＮが
ＣＰＵに対して出力されるように，レギュレータ５にお
ける未調整電圧Ｖｕｎｒｅｇの電圧低下検出基準値を低
めに設定することも可能となる。
【００４９】［第２の実施の形態］第２の実施の形態に
かかる電源装置を含むインタフェース回路は，図１に示
したインタフェース回路Ｉ／Ｆ１０１に対して，データ
ラッチ部３６が図３に示すデータラッチ部４０に置き換
えた構成を有する。
かかる電源装置を含むインタフェース回路は，図１に示
したインタフェース回路Ｉ／Ｆ１０１に対して，データ
ラッチ部３６が図３に示すデータラッチ部４０に置き換
えた構成を有する。
【００５０】データラッチ部４０は，複数のレジスタが
カスケードに接続されて成るシフトレジスタである。こ
こでは，例として３個のレジスタ，すなわち第１レジス
タ４１，第２レジスタ４２，第３レジスタ４３を備える
場合に即してデータラッチ部４０の構成を説明する。
カスケードに接続されて成るシフトレジスタである。こ
こでは，例として３個のレジスタ，すなわち第１レジス
タ４１，第２レジスタ４２，第３レジスタ４３を備える
場合に即してデータラッチ部４０の構成を説明する。
【００５１】第１レジスタ４１，第２レジスタ４２，お
よび第３レジスタ４３の各クロック信号入力端子ＣＬＫ
にはタイミング信号発生器３５から出力されるタイミン
グ信号ＴＳが入力され，各リセット端子ＲＳＴにはレギ
ュレータ５から出力される電源イネーブル信号ＶＤＤＥ
Ｎが入力される。また，各チップセレクト端子ＣＳには
アドレスバスＡＢを経由してＣＰＵから与えられるアド
レス信号が入力される。さらに，各レジスタの出力端子
ＯＵＴは，次段のレジスタの入力端子ＩＮおよびデータ
バスＤＢに接続されている。
よび第３レジスタ４３の各クロック信号入力端子ＣＬＫ
にはタイミング信号発生器３５から出力されるタイミン
グ信号ＴＳが入力され，各リセット端子ＲＳＴにはレギ
ュレータ５から出力される電源イネーブル信号ＶＤＤＥ
Ｎが入力される。また，各チップセレクト端子ＣＳには
アドレスバスＡＢを経由してＣＰＵから与えられるアド
レス信号が入力される。さらに，各レジスタの出力端子
ＯＵＴは，次段のレジスタの入力端子ＩＮおよびデータ
バスＤＢに接続されている。
【００５２】タイミング信号発生器３５から出力される
タイミング信号ＴＳがＬレベルからＨレベルに遷移する
と，ノードＮ４には，その時点での未調整電圧Ｖｕｎｒ
ｅｇに比例する電圧が出力される。このノードＮ４にお
ける比例電圧は，Ａ／Ｄ変換器３４によってディジタル
データに変換される。そして，このディジタルデータ
は，タイミング信号ＴＳがＨレベルからＬレベルに遷移
するタイミングに同期して第１レジスタ４１に格納され
る。
タイミング信号ＴＳがＬレベルからＨレベルに遷移する
と，ノードＮ４には，その時点での未調整電圧Ｖｕｎｒ
ｅｇに比例する電圧が出力される。このノードＮ４にお
ける比例電圧は，Ａ／Ｄ変換器３４によってディジタル
データに変換される。そして，このディジタルデータ
は，タイミング信号ＴＳがＨレベルからＬレベルに遷移
するタイミングに同期して第１レジスタ４１に格納され
る。
【００５３】タイミング信号発生器３５から出力される
タイミング信号ＴＳが再びＬレベルからＨレベルに遷移
すると，ノードＮ４には，その時点での未調整電圧Ｖｕ
ｎｒｅｇに比例する電圧が出力される。このノードＮ４
における比例電圧は，Ａ／Ｄ変換器３４によってディジ
タルデータに変換される。
タイミング信号ＴＳが再びＬレベルからＨレベルに遷移
すると，ノードＮ４には，その時点での未調整電圧Ｖｕ
ｎｒｅｇに比例する電圧が出力される。このノードＮ４
における比例電圧は，Ａ／Ｄ変換器３４によってディジ
タルデータに変換される。
【００５４】次に，タイミング信号ＴＳがＨレベルから
Ｌレベルに遷移するタイミングに同期して，第１レジス
タ４１に格納されているデータ，すなわち１周期前にモ
ニタリングされた未調整電圧Ｖｕｎｒｅｇに対応するデ
ィジタルデータが，第２レジスタ４２に転送される。そ
して，第１レジスタ４１にはＡ／Ｄ変換器３４から出力
されるディジタルデータが格納される。
Ｌレベルに遷移するタイミングに同期して，第１レジス
タ４１に格納されているデータ，すなわち１周期前にモ
ニタリングされた未調整電圧Ｖｕｎｒｅｇに対応するデ
ィジタルデータが，第２レジスタ４２に転送される。そ
して，第１レジスタ４１にはＡ／Ｄ変換器３４から出力
されるディジタルデータが格納される。
【００５５】以降，タイミング信号ＴＳの論理レベルが
切り替わり未調整電圧Ｖｕｎｒｅｇのモニタリング周期
が進む毎に，データラッチ部４０に属する各レジスタに
格納されているデータは，次段のレジスタに転送され
る。そして，現周期においてモニタリングされた未調整
電圧Ｖｕｎｒｅｇに対応するディジタルデータがＡ／Ｄ
変換器４１から出力され，初段の第１レジスタ４１に対
して格納される。
切り替わり未調整電圧Ｖｕｎｒｅｇのモニタリング周期
が進む毎に，データラッチ部４０に属する各レジスタに
格納されているデータは，次段のレジスタに転送され
る。そして，現周期においてモニタリングされた未調整
電圧Ｖｕｎｒｅｇに対応するディジタルデータがＡ／Ｄ
変換器４１から出力され，初段の第１レジスタ４１に対
して格納される。
【００５６】アドレス信号によって，第１レジスタ４
１，第２レジスタ４２，および第３レジスタ４３の中か
ら一のレジスタを選択することが可能である。選択され
た一のレジスタに格納されているデータは，データバス
ＤＢに読み出され，後段のＣＰＵに受け渡される。図３
に示したデータラッチ部４０は，３つのレジスタから構
成されているため，２周期前，１周期前，または直前
（同一周期中）にモニタリングした未調整電圧Ｖｕｎｒ
ｅｇに対応するディジタルデータをデータバスＤＢに選
択的に読み出すことが可能である。
１，第２レジスタ４２，および第３レジスタ４３の中か
ら一のレジスタを選択することが可能である。選択され
た一のレジスタに格納されているデータは，データバス
ＤＢに読み出され，後段のＣＰＵに受け渡される。図３
に示したデータラッチ部４０は，３つのレジスタから構
成されているため，２周期前，１周期前，または直前
（同一周期中）にモニタリングした未調整電圧Ｖｕｎｒ
ｅｇに対応するディジタルデータをデータバスＤＢに選
択的に読み出すことが可能である。
【００５７】以上のように，第２の実施の形態にかかる
電源装置によれば，第１の実施の形態にかかる電源装置
と同様の効果が得られる他，次の効果が得られる。
電源装置によれば，第１の実施の形態にかかる電源装置
と同様の効果が得られる他，次の効果が得られる。
【００５８】第１の実施の形態にかかる電源装置によれ
ば，未調整電圧Ｖｕｎｒｅｇの変動履歴を把握するため
には，例えばＣＰＵによる時間管理の下，データラッチ
部３６から出力されるディジタルデータを周期的にロギ
ング（logging）する必要がある。この点，第２の実施
の形態にかかる電源装置によれば，データラッチ部４０
がＡ／Ｄ変換器３４から出力されるディジタルデータを
複数ワード分格納することが可能である。したがって，
ＣＰＵの負荷を軽減しつつ，未調整電圧Ｖｕｎｒｅｇの
変動履歴を把握することが可能となる。
ば，未調整電圧Ｖｕｎｒｅｇの変動履歴を把握するため
には，例えばＣＰＵによる時間管理の下，データラッチ
部３６から出力されるディジタルデータを周期的にロギ
ング（logging）する必要がある。この点，第２の実施
の形態にかかる電源装置によれば，データラッチ部４０
がＡ／Ｄ変換器３４から出力されるディジタルデータを
複数ワード分格納することが可能である。したがって，
ＣＰＵの負荷を軽減しつつ，未調整電圧Ｖｕｎｒｅｇの
変動履歴を把握することが可能となる。
【００５９】［第３の実施の形態］本発明の第３の実施
の形態にかかる電源装置を含むインタフェース回路Ｉ／
Ｆ３０１を図４に示す。このインタフェース回路Ｉ／Ｆ
３０１は，図１に示したインタフェース回路Ｉ／Ｆ１０
１に対して，データラッチ部３６が図３に示すデータラ
ッチ部４０に置き換えられ，さらに，減算器５０，比較
器５１，レジスタ５２が追加された構成を有する。
の形態にかかる電源装置を含むインタフェース回路Ｉ／
Ｆ３０１を図４に示す。このインタフェース回路Ｉ／Ｆ
３０１は，図１に示したインタフェース回路Ｉ／Ｆ１０
１に対して，データラッチ部３６が図３に示すデータラ
ッチ部４０に置き換えられ，さらに，減算器５０，比較
器５１，レジスタ５２が追加された構成を有する。
【００６０】Ａ／Ｄ変換器３４の出力端子ＯＵＴは，デ
ータラッチ部４０の入力端子ＩＮおよび減算器５０の入
力端子Ａに接続されている。また，データラッチ部４０
の出力端子ＯＵＴは，減算器５０の入力端子Ｂに接続さ
れている。
ータラッチ部４０の入力端子ＩＮおよび減算器５０の入
力端子Ａに接続されている。また，データラッチ部４０
の出力端子ＯＵＴは，減算器５０の入力端子Ｂに接続さ
れている。
【００６１】減算器５０は，入力端子Ａから入力される
データと入力端子Ｂから入力されるデータとの差を算出
し，計算結果を出力端子ＯＵＴから出力する機能を有す
る。
データと入力端子Ｂから入力されるデータとの差を算出
し，計算結果を出力端子ＯＵＴから出力する機能を有す
る。
【００６２】レジスタ５２は，格納しているデータを所
定のタイミングで出力端子ＯＵＴから出力する機能を有
する。なお，レジスタ５２に格納されるデータの変更は
ＣＰＵの指示によって行われることが好ましい。
定のタイミングで出力端子ＯＵＴから出力する機能を有
する。なお，レジスタ５２に格納されるデータの変更は
ＣＰＵの指示によって行われることが好ましい。
【００６３】比較器５１の入力端子Ａは，減算器５０の
出力端子ＯＵＴに接続されており，比較器５１の入力端
子Ｂは，レジスタ５２の出力端子ＯＵＴに接続されてい
る。そして，比較器５１は，入力端子Ａから入力される
データと入力端子Ｂから入力されるデータとを比較し，
入力端子Ａから入力されるデータが大きい場合，出力端
子ＯＵＴから割り込み信号（比較結果信号）ＩＮＴをＣ
ＰＵに対して出力する。
出力端子ＯＵＴに接続されており，比較器５１の入力端
子Ｂは，レジスタ５２の出力端子ＯＵＴに接続されてい
る。そして，比較器５１は，入力端子Ａから入力される
データと入力端子Ｂから入力されるデータとを比較し，
入力端子Ａから入力されるデータが大きい場合，出力端
子ＯＵＴから割り込み信号（比較結果信号）ＩＮＴをＣ
ＰＵに対して出力する。
【００６４】以上のように構成された第３の実施の形態
にかかる電源装置の動作を説明する。
にかかる電源装置の動作を説明する。
【００６５】まず，Ａ／Ｄ変換器３４から出力された現
在の未調整電圧Ｖｕｎｒｅｇに対応するディジタルデー
タ（以下，「データＤ０」という）と，既にデータタッ
チ部４０に格納されている数周期前の未調整電圧Ｖｕｎ
ｒｅｇに対応するディジタルデータとの差を減算器５０
によって演算する。ここでの減算器５０の動作を具体的
に説明する。減算器５０の入力端子Ａには，Ａ／Ｄ変換
器３４から出力されるディジタルデータが与えられる。
一方，減算器５０の入力端子Ｂには，データラッチ部４
０に属する複数のレジスタのうちＣＰＵのアドレス指示
によって選択された一のレジスタ，例えば第３レジスタ
４３に格納されているディジタルデータが与えられる。
なお，第３レジスタ４３には，２周期前にＡ／Ｄ変換器
３４から出力されたディジタルデータ（以下，「データ
Ｄ２」という）が格納されており，ここでは，このデー
タＤ２が減算器５０の入力端子Ｂに与えられることにな
る。
在の未調整電圧Ｖｕｎｒｅｇに対応するディジタルデー
タ（以下，「データＤ０」という）と，既にデータタッ
チ部４０に格納されている数周期前の未調整電圧Ｖｕｎ
ｒｅｇに対応するディジタルデータとの差を減算器５０
によって演算する。ここでの減算器５０の動作を具体的
に説明する。減算器５０の入力端子Ａには，Ａ／Ｄ変換
器３４から出力されるディジタルデータが与えられる。
一方，減算器５０の入力端子Ｂには，データラッチ部４
０に属する複数のレジスタのうちＣＰＵのアドレス指示
によって選択された一のレジスタ，例えば第３レジスタ
４３に格納されているディジタルデータが与えられる。
なお，第３レジスタ４３には，２周期前にＡ／Ｄ変換器
３４から出力されたディジタルデータ（以下，「データ
Ｄ２」という）が格納されており，ここでは，このデー
タＤ２が減算器５０の入力端子Ｂに与えられることにな
る。
【００６６】減算器５０は，データＤ０とデータＤ２と
の差を算出し，その差分に応じた差分データＤｄを比較
器５１の入力端子Ａに対して出力する。データＤ０とデ
ータＤ２に差がない場合，差分データＤｄは”０”であ
る。差分データＤｄが”０”であることは，少なくとも
最近２回のモニタリング周期において未調整電圧Ｖｕｎ
ｒｅｇが変動していないことを示している。これに対し
てデータＤ０とデータＤ２との差がある場合，差分デー
タＤｄは”０”以外の値を持つことになる。
の差を算出し，その差分に応じた差分データＤｄを比較
器５１の入力端子Ａに対して出力する。データＤ０とデ
ータＤ２に差がない場合，差分データＤｄは”０”であ
る。差分データＤｄが”０”であることは，少なくとも
最近２回のモニタリング周期において未調整電圧Ｖｕｎ
ｒｅｇが変動していないことを示している。これに対し
てデータＤ０とデータＤ２との差がある場合，差分デー
タＤｄは”０”以外の値を持つことになる。
【００６７】比較器５１の入力端子Ｂには，レジスタ５
２に格納されている参照データＤｒが与えられる。そし
て，比較器５１は，入力端子Ａから入力される差分デー
タＤｄと参照データＤｒとを比較する。データＤｒの値
は，未調整電圧Ｖｕｎｒｅｇの変動許容範囲を考慮して
選択される。比較の結果，差分データＤｄの値が参照デ
ータＤｒの値よりも大きい場合，すなわち未調整電圧Ｖ
ｕｎｒｅｇが許容範囲を超える変動を示している場合，
比較器５１は，割り込み信号ＩＮＴをアサートする。Ｃ
ＰＵは，割り込み信号ＩＮＴを受けて，電源異常時の割
り込み処理を実行する。
２に格納されている参照データＤｒが与えられる。そし
て，比較器５１は，入力端子Ａから入力される差分デー
タＤｄと参照データＤｒとを比較する。データＤｒの値
は，未調整電圧Ｖｕｎｒｅｇの変動許容範囲を考慮して
選択される。比較の結果，差分データＤｄの値が参照デ
ータＤｒの値よりも大きい場合，すなわち未調整電圧Ｖ
ｕｎｒｅｇが許容範囲を超える変動を示している場合，
比較器５１は，割り込み信号ＩＮＴをアサートする。Ｃ
ＰＵは，割り込み信号ＩＮＴを受けて，電源異常時の割
り込み処理を実行する。
【００６８】以上のように，第３の実施の形態にかかる
電源装置によれば，未調整電圧Ｖｕｎｒｅｇの値が基準
レベル以上であっても，急激に変動する場合（特に，低
下する場合），その情報を迅速かつ確実に得ることが可
能となる。したがって，インタフェース回路Ｉ／Ｆ３０
１の後段に位置する各種回路の動作の安定性が向上する
ことになる。
電源装置によれば，未調整電圧Ｖｕｎｒｅｇの値が基準
レベル以上であっても，急激に変動する場合（特に，低
下する場合），その情報を迅速かつ確実に得ることが可
能となる。したがって，インタフェース回路Ｉ／Ｆ３０
１の後段に位置する各種回路の動作の安定性が向上する
ことになる。
【００６９】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
【００７０】例えば，レギュレータ５に入力される未調
整電圧Ｖｕｎｒｅｇのレベル検出を行う場合に即して本
発明の実施の形態を説明したが，レギュレータ５から出
力される電源電圧ＶＤＤをモニタリングするように電源
装置を構成することも可能である。具体的には，抵抗３
２の一端をノードＮ３からレギュレータ５の電源電圧Ｖ
ＤＤの出力端子に接続変更する。この場合，各種パラメ
ータ（例えば，抵抗３２，３３の抵抗値）を調整する必
要がある。
整電圧Ｖｕｎｒｅｇのレベル検出を行う場合に即して本
発明の実施の形態を説明したが，レギュレータ５から出
力される電源電圧ＶＤＤをモニタリングするように電源
装置を構成することも可能である。具体的には，抵抗３
２の一端をノードＮ３からレギュレータ５の電源電圧Ｖ
ＤＤの出力端子に接続変更する。この場合，各種パラメ
ータ（例えば，抵抗３２，３３の抵抗値）を調整する必
要がある。
【００７１】
【発明の効果】以上説明したように，本発明によれば，
入力される未調整電圧が変動し，これに連動して出力す
る電源電力が変動する場合であっても，その変動を早期
に検出し，電源電力が供給される後段回路の動作に対す
る影響を最小限に抑えることが可能となる。
入力される未調整電圧が変動し，これに連動して出力す
る電源電力が変動する場合であっても，その変動を早期
に検出し，電源電力が供給される後段回路の動作に対す
る影響を最小限に抑えることが可能となる。
【図１】本発明の第１の実施の形態にかかる電源装置を
含むインタフェース回路の構成を示す回路図である。
含むインタフェース回路の構成を示す回路図である。
【図２】図１の電源装置に備えられたレギュレータの構
成を示す回路図である。
成を示す回路図である。
【図３】本発明の第２の実施の形態にかかる電源装置に
属するデータラッチ部の構成を示すブロック図である。
属するデータラッチ部の構成を示すブロック図である。
【図４】本発明の第３の実施の形態にかかる電源装置を
含むインタフェース回路の構成を示す回路図である。
含むインタフェース回路の構成を示す回路図である。
【図５】従来の電源装置を含むインタフェース回路の構
成を示す回路図である。
成を示す回路図である。
１：コイル
２：キャパシタ
３：整流ダイオードブリッジ
４：キャパシタ
５：レギュレータ
６：クロック再生器
３１：Ｎトランジスタ
３２：抵抗
３３：抵抗
３４：Ａ／Ｄ変換器
３５：タイミング信号発生器
３６：データラッチ部
４０：データラッチ部
４１：第１レジスタ
４２：第２レジスタ
４３：第３レジスタ
５０：減算器
５１：比較器
５２：レジスタ
ＩＮＴ：割り込み信号
ＶＤＤＥＮ：電源イネーブル信号
ＶＤＤ：電源電圧
ＩＤＤ：電源電流
Ｉ／Ｆ１０１：インタフェース回路
Ｉ／Ｆ３０１：インタフェース回路
ｆｃｌｋ：クロック信号
ＴＳ：タイミング信号
Ｖｕｎｒｅｇ：未調整電圧
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 7/12
G06K 19/07
H02J 17/00
Claims (5)
- 【請求項１】 入力される未調整電圧に応じて，電源電
力を生成し出力するレギュレータと，共振器から出力される電圧信号に基づいて生成されたク
ロック信号を分周して タイミング信号を発生させるタイ
ミング信号発生器と， 前記タイミング信号に同期して前記未調整電圧に比例す
る比例電圧を順次生成する比例電圧生成部と， 前記タイミング信号に同期して前記比例電圧を順次ディ
ジタル変換しディジタルデータを生成するアナログ／デ
ィジタル変換器と， 前記アナログ／ディジタル変換器から出力される前記デ
ィジタルデータを前記タイミング信号に同期して順次格
納するデータラッチ部と， を備えたことを特徴とする，電源装置。 - 【請求項２】 前記レギュレータは，前記未調整電圧が
基準値を下回った場合，未調整電圧異常信号を出力し， 前記タイミング信号発生器および前記データラッチ部
は，前記未調整電圧異常信号に従ってディスエーブル状
態となることを特徴とする，請求項１に記載の電源装
置。 - 【請求項３】 前記データラッチ部は，複数のレジスタ
から構成されるシフトレジスタを含み， 前記シフトレジスタは，前記アナログ／ディジタル変換
器から順次出力される複数のディジタルデータを，初段
のレジスタから後段のレジスタへシフトさせながら順次
格納することを特徴とする，請求項１または２に記載の
電源装置。 - 【請求項４】 さらに，前記シフトレジスタを構成する
複数のレジスタの中から選択された一のシフトレジスタ
に格納されているディジタルデータと，前記アナログ／
ディジタル変換器から出力されたディジタルデータとの
差を演算し，差分データを算出する演算器と， 前記差分データと参照データとを比較し，比較結果に応
じた比較結果信号を出力する比較器と， を備えたことを特徴とする，請求項３に記載の電源装
置。 - 【請求項５】 さらに，外部から与えられる電波信号を
受信し，前記電波信号に応じた交流電圧を発生させる共
振器と， 前記共振器から出力される前記交流電圧を整流し，前記
未調整電圧を生成する整流部と， を備えたことを特徴とする，請求項１，２，３，または
４に記載の電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000358893A JP3509009B2 (ja) | 2000-11-27 | 2000-11-27 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000358893A JP3509009B2 (ja) | 2000-11-27 | 2000-11-27 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002165458A JP2002165458A (ja) | 2002-06-07 |
| JP3509009B2 true JP3509009B2 (ja) | 2004-03-22 |
Family
ID=18830729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000358893A Expired - Fee Related JP3509009B2 (ja) | 2000-11-27 | 2000-11-27 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3509009B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4308855B2 (ja) * | 2007-01-17 | 2009-08-05 | セイコーエプソン株式会社 | 受電制御装置、受電装置および電子機器 |
| KR102013402B1 (ko) | 2012-08-13 | 2019-08-22 | 삼성전자주식회사 | Ｒｆｉｄ 장치 |
-
2000
- 2000-11-27 JP JP2000358893A patent/JP3509009B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002165458A (ja) | 2002-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2324969C1 (ru) | Система динамического масштабирования напряжения | |
| CN102467648B (zh) | 非接触式通信装置、非接触式ic卡以及移动信息终端 | |
| US7392408B2 (en) | Method and apparatus for selectively performing lock-out function in integrated circuit device | |
| US7888943B2 (en) | Method and apparatus for battery test | |
| US6847911B2 (en) | Method and apparatus for temperature throttling the access frequency of an integrated circuit | |
| US7080268B2 (en) | Method and apparatus for regulating power to electronic circuits | |
| US20050180068A1 (en) | Switching power supply controller with built-in supply switching | |
| US20070108301A1 (en) | Semiconductor device and IC card | |
| EP3851933A1 (en) | Non-linear clamp strength tuning method and apparatus | |
| TW406221B (en) | Power switching apparatus for increasing the battery lifetime and the full-time operation apparatus | |
| US20060136766A1 (en) | Electronic device having power-down mode and method of reducing power consumption | |
| US7141939B2 (en) | Power supply circuit that is stable against sudden load change | |
| US8117466B2 (en) | Data processing device and power supply voltage generator that control a power supply voltage during an auxiliary period, and method of controlling the power supply voltage thereof during an auxiliary period | |
| CN101335513B (zh) | 一种应用于多电源系智能卡芯片中的上电系统结构 | |
| US6756833B2 (en) | Delayed signal generation circuit | |
| US6804793B2 (en) | Manipulating an integrated circuit clock in response to early detection of an operation known to trigger an internal disturbance | |
| US20110109378A1 (en) | Method and Device For Supplying Power to a Microelectronic Chip | |
| US6229751B1 (en) | Electronic devices and low-voltage detection method | |
| JP3509009B2 (ja) | 電源装置 | |
| US8539263B2 (en) | Method of choosing a functioning mode of an integrated circuit device and relative device | |
| CN109964197A (zh) | 电源电路 | |
| CN110196678B (zh) | 资料储存决定装置 | |
| CN114035649B (zh) | 用于片上系统的实时时钟模块的装置和方法 | |
| US20050015635A1 (en) | Power control system for providing different output voltages based on operation states of computer system | |
| US7123033B1 (en) | Method and an apparatus to detect low voltage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031216 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |