KR20190048033A - 반도체 장치의 테스트 모드 설정 회로 및 방법 - Google Patents

반도체 장치의 테스트 모드 설정 회로 및 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 테스트 모드 설정 회로 및 방법에 관한 것으로, 본 발명의 실시예에 따른 테스트 모드 설정 회로는, 부트업 동작의 제 1 구간 동안 클럭 신호 및 비휘발성 메모리로부터 출력되는 제 1 데이터를 토대로 제 1 테스트 모드로의 진입을 설정하는 제 1 테스트 모드 설정부; 및 상기 부트업 동작의 제 2 구간 동안 상기 비휘발성 메모리로부터 출력되는 상기 제 1 데이터 및 제 2 데이터를 토대로 제 2 테스트 모드로의 진입을 설정하거나, 노멀 동작 동안 커맨드 및 어드레스의 조합에 따라 생성되는 설정 신호를 토대로 상기 제 2 테스트 모드로의 진입을 설정하는 제 2 테스트 모드 설정부를 포함할 수 있다.

Description

반도체 장치의 테스트 모드 설정 회로 및 방법 {TEST MODE SET DEVICE AND METHOD OF SEMICONDUCTOR DEVICE}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 반도체 장치의 테스트 모드 설정 회로 및 방법에 관한 것이다.
일반적으로 반도체 장치는 테스트 모드에서 내부에서 사용되는 회로 블록들을 테스트하여 해당 테스트 결과를 저장하고, 노멀 모드에서 기 저장된 테스트 결과를 토대로 내부 회로블록들을 동작시킨다. 반도체 장치의 테스트 모드는 각각의 고유한 테스트 모드 신호에 의해 진입 여부가 결정되어 설계자의 의도된 바에 따라 테스트 동작이 수행된다.
현재에는 퓨즈 회로와 같은 비휘발성 메모리에 영구적으로 저장된 퓨즈 데이터에 따라 테스트 모드 신호를 설정하여 테스트 모드에 진입하거나, 외부로부터 입력되는 커맨드 및 어드레스의 조합에 따라 설정되는 모드 레지스터 셋(MRS) 코드에 따라 테스트 모드 신호를 설정하여 테스트 모드에 진입하는 등의 다양한 환경에서 수행 가능한 테스트 모드 설정 방법에 대한 연구가 계속되고 있다.
본 발명의 실시예는, 노멀 동작 뿐만 아니라 부트업 동작 시에도 테스트 모드를 설정 가능한 반도체 장치의 테스트 모드 설정 회로 및 방법을 제공하는데 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 테스트 모드 설정 회로는, 부트업 동작의 제 1 구간 동안 클럭 신호 및 비휘발성 메모리로부터 출력되는 제 1 데이터를 토대로 제 1 테스트 모드로의 진입을 설정하는 제 1 테스트 모드 설정부; 및 상기 부트업 동작의 제 2 구간 동안 상기 비휘발성 메모리로부터 출력되는 상기 제 1 데이터 및 제 2 데이터를 토대로 제 2 테스트 모드로의 진입을 설정하거나, 노멀 동작 동안 커맨드 및 어드레스의 조합에 따라 생성되는 설정 신호를 토대로 상기 제 2 테스트 모드로의 진입을 설정하는 제 2 테스트 모드 설정부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 부트업 동작 시 클럭 신호에 따라 프로그램된 퓨즈 데이터를 출력하는 비휘발성 메모리; 노멀 동작 시 커맨드 및 어드레스의 조합에 따라 저장된 설정 제어 신호, 제 1 설정 코드 신호 및 제 2 설정 코드 신호를 출력하는 모드 설정 회로; 상기 제 1 설정 코드 신호 또는 상기 퓨즈 데이터를 제 1 코드 신호로 출력하는 제 1 코드 출력부; 상기 부트업 동작 시 상기 클럭 신호를 카운팅하여 카운팅 신호를 생성하고, 카운팅 종료 신호에 따라 상기 카운팅 신호 및 상기 퓨즈 데이터 중 하나를 선택하여 제 2 코드 신호를 출력하고, 상기 노멀 동작 시 상기 제 2 설정 코드 신호를 상기 제 2 코드 신호로 출력하는 제 2 코드 출력부; 상기 부트업 동작 시 상기 카운팅 종료 신호에 따라 상기 클럭 신호를 제 1 제어 신호 또는 상기 제 2 제어 신호로 출력하고, 상기 노멀 동작 시 상기 설정 제어 신호를 상기 제 2 제어 신호로 출력하는 테스트 설정 제어부; 및 상기 제 1 제어 신호 혹은 상기 제 2 제어 신호에 따라 상기 제 1 코드 신호 및 상기 제 2 코드 신호를 디코딩하여 제 1 테스트 모드로 진입하거나 제 2 테스트 모드로 진입하도록 제어하는 테스트 모드 설정 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 테스트 모드 설정 방법은, 부트업 동작의 제 1 구간 동안 클럭 신호를 카운팅하여 생성된 카운팅 신호 및 비휘발성 메모리로부터 출력되는 제 1 데이터를 토대로 제 1 테스트 모드로 진입하는 단계; 상기 카운팅 신호가 특정 값에 도달하면 카운팅 종료 신호를 활성화시키는 단계; 상기 카운팅 종료 신호에 따라 상기 부트업 동작의 제 2 구간 동안 상기 비휘발성 메모리로부터 출력되는 상기 제 1 데이터 및 제 2 데이터를 토대로 제 2 테스트 모드로 진입하는 단계; 및 노멀 동작 시 커맨드 및 어드레스의 조합에 따라 생성되는 설정 신호를 토대로 상기 제 2 테스트 모드로 재진입하는 단계를 포함할 수 있다.
본 발명의 반도체 장치에서 선택적으로 테스트 모드를 적용할 수 있게 함으로써 회로 크기 증가를 최소한으로 하면서도 다양한 환경에 대한 적응성을 향상시킬 수 있다.
도 1 은 테스트 모드를 설정하기 위한 반도체 장치의 블록도 이다.
도 2a 및 2b 는 도 1 의 반도체 장치의 동작을 설명하기 위한 타이밍도 이다.
도 3 은 본 발명의 실시예에 따른 테스트 모드를 설정하기 위한 반도체 장치의 블록도 이다.
도 4 는 도 3 의 제 2 코드 출력부의 선택부의 상세 회로도 이다.
도 5 는 도 3 의 테스트 설정 제어부의 상세 블록도 이다.
도 6 은 도 5 의 제 1 제어 신호 생성부의 상세 회로도 이다.
도 7 은 도 3 의 테스트 모드 설정 회로의 상세 블록도 이다.
도 8 은 본 발명의 실시예에 따른 반도체 장치의 테스트 모드 설정 동작을 설명하기 위한 테이블 이다.
도 9a 및 9b 는 도 8 에 도시된 테스트 모드 설정 동작을 설명하기 위한 타이밍도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 테스트 모드를 설정하기 위한 반도체 장치(10)를 도시한 블록도 이다.
도 1 을 참조하면, 반도체 장치(10)는 퓨즈 회로(20), 모드 레지스터 셋(MRS) 회로(30), 드라이버(40), 제 1 코드 출력부(50), 제 2 코드 출력부(60), 테스트 모드 설정 회로(70) 및 테스트부(80)를 포함할 수 있다.
퓨즈 회로(20)는 다수 개의 퓨즈들을 포함한다. 퓨즈 회로(20)는, 어레이 형태로 배열된 단위 퓨즈셀을 포함하는 어레이 E-퓨즈(ARE) 회로로 구현될 수 있다. 퓨즈 회로(20)는 부트업 동작 시에 활성화되는 부트업 신호(BOOTUP) 및 클럭 신호(FZCLK)에 따라 내부에 프로그램된 퓨즈 데이터(FDATA)를 출력할 수 있다.
MRS 회로(30)는, 특정 커맨드(예를 들어, MRS 커맨드)가 활성화되면 외부로부터 입력된 커맨드(CMD) 및 어드레스(ADD)의 조합에 응답하여 반도체 장치(10)의 동작 모드를 설정하여 저장하고, 저장된 MRS 코드를 출력할 수 있다. 이 때, MRS 코드는 테스트 모드를 설정하기 위한 신호로서 제 2 제어 신호(TMGRPSET1), 제 1 설정 코드 신호(TCM_MRS<0:4>) 및 제 2 설정 코드 신호(TANL_MRS<0:6>)를 포함할 수 있다.
드라이버(40)는, 부트업 동작 시에 활성화되는 클럭 신호(FZCLK)를 드라이빙하여 제 1 제어 신호(TMGRPSET0)를 출력한다.
제1 코드 출력부(50)는, 퓨즈 데이터(FDATA) 또는 제 1 설정 코드 신호(TCM_MRS<0:4>)를 제 1 코드 신호(TCM<0:4>)로 출력할 수 있다.
제 2 코드 출력부(60)는, 클럭 신호(FZCLK)를 카운팅하여 생성된 카운팅 신호(미도시) 또는 제 2 설정 코드 신호(TANL_MRS<0:6>)를 제 2 코드 신호(TANL<0:6>)로 출력할 수 있다.
테스트 모드 설정 회로(70)는 FTM 설정부(72) 및 NTM 설정부(74)를 포함할 수 있다. FTM 설정부(72)는 제 1 제어 신호(TMGRPSET0)에 따라 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>)를 디코딩하여 퓨즈 테스트 모드 신호(FTM)를 생성하고, NTM 설정부(74)는 제 2 제어 신호(TMGRPSET1)에 따라 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>)를 디코딩하여 노멀 테스트 모드 신호(NTM)를 생성할 수 있다. 이 때, FTM 설정부(72)는 전용 리셋 신호(SRST)에 의해 초기화되고, NTM 설정부(74)는 상기 전용 리셋 신호(SRST)와는 구별되는 글로벌 리셋 신호(GRST)에 의해 초기화될 수 있다. 전용 리셋 신호(SRST)는 FTM 설정부(72)를 리셋시키는 목적으로 입력되는 신호이며, 글로벌 리셋 신호(GRST)는 메모리 장치(10) 내의 다른 구성들도 리셋시키기 위한 목적으로 입력되는 신호이다.
테스트부(80)는, 퓨즈 테스트 모드 신호(FTM) 혹은 노멀 테스트 모드 신호(NTM)에 따라 테스트 타겟 회로(미도시)에 대한 테스트 동작을 수행할 수 있다. 테스트 모드는 크게 퓨즈 회로에 구비된 퓨즈들의 커팅을 통해 영구적으로 설정된 테스트 동작이 수행되는 퓨즈 테스트 모드와 입력되는 커맨드(CMD) 및 어드레스(ADDR)의 조합에 따라 MRS 회로에 저장된 MRS 코드에 따라 사용자가 원하는 특정 테스트 동작이 수행되는 노멀 테스트 모드로 구분된다. 테스트부(80)는 퓨즈 테스트 모드 신호(FTM)에 따라 퓨즈 테스트 모드로 진입하여 해당 테스트 동작을 수행하고, 노멀 테스트 모드 신호(NTM)에 따라 노멀 테스트 모드로 진입하여 해당 테스트 동작을 수행할 수 있다.
이하에서는, 도1 내지 도 2b 를 참조하여 반도체 장치(10)의 동작을 설명하기로 한다.
도 2a 및 2b 는 도 1 의 반도체 장치(10)의 동작을 설명하기 위한 타이밍도 이다.
도 2a 를 참조하면, 반도체 장치(10)의 퓨즈 테스트 모드로의 진입 동작이 도시되어 있다.
파워가 인가된 후, 부트업 신호(BOOTUP)가 활성화되고, 클럭 신호(FZCLK)가 토글링한다.
퓨즈 회로(20)는 부트업 신호(BOOTUP) 및 클럭 신호(FZCLK)에 따라 퓨즈 데이터(FDATA)를 출력한다. 드라이버(40)는 클럭 신호(FZCLK)를 드라이빙하여 제 1 제어 신호(TMGRPSET0)를 출력한다. 이 때, MRS 회로(30)로부터 출력되는 제 2 제어 신호(TMGRPSET1), 제 1 설정 코드 신호(TCM_MRS<0:4>) 및 제 2 설정 코드 신호(TANL_MRS<0:6>)는 모두 비활성화되어 있다.
제1 코드 출력부(50)는 퓨즈 데이터(FDATA)를 제 1 코드 신호(TCM<0:4>)로 출력하고, 제 2 코드 출력부(60)는 클럭 신호(FZCLK)를 카운팅하여 생성된 카운팅 신호를 제 2 코드 신호(TANL<0:6>)로 출력할 수 있다.
FTM 설정부(72)는 제 1 제어 신호(TMGRPSET0)에 따라 퓨즈 데이터(FDATA)에 대응되는 제 1 코드 신호(TCM<0:4>) 및 카운팅 신호에 대응되는 제 2 코드 신호(TANL<0:6>)를 디코딩하여 소정 타이밍에 활성화되는 퓨즈 테스트 모드 신호(FTM)를 생성할 수 있다. 예를 들어, FTM 설정부(72)는 제 2 코드 신호(TANL<0:6>)가 "1111000"일 때, 제 1 코드 신호(TCM<0:4>) 중 적어도 하나의 비트(예를 들어, TCM<1>)가 하이 레벨이 되면, 제 1 제어 신호(TMGRPSET0)에 따라 활성화되는 퓨즈 테스트 모드 신호(FTM)를 생성할 수 있다.
테스트부(80)는 퓨즈 테스트 모드 신호(FTM)에 따라 퓨즈 테스트 모드로 진입하여 해당 테스트 동작을 수행할 수 있다. 이 때, FTM 설정부(72)는 특정 리셋 신호(SRST)에 의해서만 초기화되므로, 퓨즈 테스트 모드 신호(FTM)는 특정한 전용 리셋 신호(SRST)가 입력되지 않는 한 반도체 장치(10)의 동작 중에 활성화 상태를 유지할 수 있다.
도 2b 를 참조하면, 반도체 장치(10)의 노멀 테스트 모드로의 진입 동작이 도시되어 있다.
부트업이 완료되면, 반도체 장치(10)는 외부로부터 입력되는 커맨드(CMD) 및 어드레스(ADDR)에 대응되는 노멀 동작을 수행할 수 있다. 노멀 동작을 수행하기 전 혹은 수행한 후에 반도체 장치(10)가 아이들(IDLE) 상태가 되면, MRS 회로(30)는 MRS 커맨드(TMRS)가 활성화되면 커맨드(CMD) 및 어드레스(ADD)의 조합에 따라 저장된 제 2 제어 신호(TMGRPSET1), 제 1 설정 코드 신호(TCM_MRS<0:4>) 및 제 2 설정 코드 신호(TANL_MRS<0:6>)를 출력할 수 있다.
제1 코드 출력부(50)는 제 1 설정 코드 신호(TCM_MRS<0:4>)를 제 1 코드 신호(TCM<0:4>)로 출력하고, 제 2 코드 출력부(60)는 제 2 설정 코드 신호(TANL_MRS<0:6>)를 제 2 코드 신호(TANL<0:6>)로 출력할 수 있다.
NTM 설정부(74)는 제 2 제어 신호(TMGRPSET1)에 따라 제 1 설정 코드 신호(TCM_MRS<0:4>)에 대응되는 제 1 코드 신호(TCM<0:4>) 및 제 2 설정 코드 신호(TANL_MRS<0:6>)에 대응되는 제 2 코드 신호(TANL<0:6>)를 디코딩하여 노멀 테스트 모드 신호(NTM)를 생성할 수 있다. 예를 들어, NTM 설정부(74)는 제 2 코드 신호(TANL<0:6>)의 특정 비트(예를 들어, TANL<0>)가 하이 레벨이 되고, 제 1 코드 신호(TCM<0:4>)의 특정 비트(예를 들어, TCM<0>)가 하이 레벨이 되면, 제 2 제어 신호(TMGRPSET1)에 따라 활성화되는 노멀 테스트 모드 신호(NTM)를 생성할 수 있다.
테스트부(80)는 노멀 테스트 모드 신호(NTM)에 따라 노멀 테스트 모드로 진입하여 해당 테스트 동작을 수행할 수 있다. 이 때, NTM 설정부(74)는 글로벌 리셋 신호(GRST)가 입력될 때마다 초기화되므로, 노멀 동작에 영향을 주지 않도록 노멀 테스트 모드 신호(NTM)의 활성화 상태를 조절할 수 있다. 따라서, 퓨즈 테스트 모드는 부트업 동작 시 진입한 후 모드가 유지되는 반면, 노멀 테스트 모드는 부트업 종료 후 아이들 상태에서 사용자가 커맨드(CMD) 및 어드레스(ADDR)를 인가할 때만 진입하고, 노멀 동작에 영향을 주지 않도록 리셋될 수 있다.
한편, 반도체 장치(10)는 다양한 이유로 퓨즈 테스트 모드와 노멀 테스트 모드를 분리하여 테스트 동작을 수행하고 있으며, 꼭 필요한 테스트 모드 설정 시에만 퓨즈 테스트 모드를 이용하고, 특정 테스트 모드 설정 시에는 노멀 테스트 모드를 이용하고 있다. 하지만, 외부 커맨드 및 어드레스를 이용하여 테스트 모드 설정이 불가능한 시스템의 경우 혹은 노멀 테스트 모드가 계속해서 유지될 필요가 있을 경우(예를 들어, 리셋 회로를 테스트 하는 경우)와 같이, 노멀 테스트 모드를 커맨드 및 어드레스의 조합 뿐만 아니라 퓨즈 데이터를 토대로 설정해야 할 상황이 발생할 수 있다.
이하에서는, 커맨드 및 어드레스의 조합 뿐만 아니라 퓨즈 데이터를 토대로 노멀 테스트 모드를 설정할 수 있는 반도체 장치에 대해 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 테스트 모드를 설정하기 위한 반도체 장치(100)의 블록도 이다.
도 3 을 참조하면, 반도체 장치(100)는, 비휘발성 메모리(110), 모드 설정 회로(120), 제 1 코드 출력부(130), 제 2 코드 출력부(140), 테스트 설정 제어부(150), 테스트 모드 설정 회로(160) 및 테스트부(170)를 포함할 수 있다.
비휘발성 메모리(110)는, 부트업 동작 시 클럭 신호(FZCLK)에 따라 내부에 프로그램된 퓨즈 데이터(FDATA)를 출력할 수 있다. 참고로, 부트업 동작은 부트업 신호(BOOTUP)가 활성화되는 되는 구간으로 정의될 수 있으며, 클럭 신호(FZCLK)는 부트업 동작 동안 토글링하는 클럭이다. 비휘발성 메모리(110)는 이-퓨즈 어레이(Array e-fuse, ARE) 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, EPROM, EEPROM, FRAM, MRAM 중 어느 하나일 수 있다. 참고로, 도 3 에 도시된 반도체 장치(100)에서는 본 발명의 기본 컨셉을 설명하기 위해 비휘발성 메모리(110)를 제어하는 구성은 생략되었다. 예를 들어, 비휘발성 메모리(110)가 어레이 이-퓨즈(Array e-fuse) 회로로 구성된 경우, 비휘발성 메모리(110)는 로우 라인과 컬럼 라인의 교차점에 위치한 다수 개의 단위 퓨즈 셀들(미도시)을 포함할 수 있으며, 이들을 제어하기 위한 어드레스 신호 및 로우 및 컬럼 제어 신호가 필요하지만 도 3 에서는 이에 대한 설명은 생략하기로 한다.
모드 설정 회로(120)는, 노멀 동작 시 외부로부터 입력된 커맨드(CMD) 및 어드레스(ADD)의 조합에 따라 반도체 장치(100)의 동작 모드를 설정하고 저장하고, 저장된 MRS 코드를 출력할 수 있다. 모드 설정 회로(120)는 반도체 장치(100) 내부에 구성된 MRS 회로로 구성될 수 있다. 즉, 모드 설정 회로(120)는, 특정 커맨드(예를 들어, MRS 커맨드)가 활성화되면 외부로부터 입력된 커맨드(CMD) 및 어드레스(ADD)의 조합에 응답하여 반도체 장치(100)의 동작 모드를 설정하고 저장하고, 저장된 MRS 코드를 출력할 수 있다. JEDEC(Joint Electronic Device Engineering Council) 표준에 의하면, MRS 회로는, 반도체 장치(100)의 다양한 모드를 제어하기 위한 데이터를 가지며, 'CAS latency', 'burst length', 'burst sequence', 'test mode', '벤더 특수 옵션'의 동작 모드가 MRS 코드로 저장될 수 있다. 이 때, MRS 코드는 테스트 모드를 설정하기 위한 신호로서 설정 제어 신호(TMGRPSET1_MRS), 제 1 설정 코드 신호(TCM_MRS<0:4>) 및 제 2 설정 코드 신호(TANL_MRS<0:6>)를 포함할 수 있다. 본 발명의 실시 예에서, 모드 설정 회로(120)는, 노멀 동작 중의 아이들 상태에서 입력되는 커맨드(CMD) 및 어드레스(ADDR)의 조합에 따라 저장된 설정 제어 신호(TMGRPSET1_MRS), 제 1 설정 코드 신호(TCM_MRS<0:4>) 및 제 2 설정 코드 신호(TANL_MRS<0:6>)를 출력할 수 있다.
제 1 코드 출력부(130)는, 제 1 설정 코드 신호(TCM_MRS<0:4>) 또는 퓨즈 데이터(FDATA)를 제 1 코드 신호(TCM<0:4>)로 출력할 수 있다. 제 1 코드 출력부(130)는 입력 신호들을 로직 오아 연산하는 로직 게이트로 구성될 수 있다.
제 2 코드 출력부(140)는, 부트업 동작 시 클럭 신호(FZCLK)를 카운팅하여 카운팅 신호(CNT<0:6>)를 생성하고, 카운팅 종료 신호(CNT_END)에 따라 카운팅 신호(CNT<0:6>) 및 퓨즈 데이터(FDATA) 중 하나를 선택하여 제 2 코드 신호(TANL<0:6>)를 출력할 수 있다. 또한, 제 2 코드 출력부(140)는, 노멀 동작 시 제 2 설정 코드 신호(TANL_MRS<0:6>)를 제 2 코드 신호(TANL<0:6>)로 출력할 수 있다.
테스트 설정 제어부(150)는, 부트업 동작 시 카운팅 종료 신호(CNT_END)에 따라 클럭 신호(FZCLK)를 제 1 제어 신호(TMGRPSET0) 또는 제 2 제어 신호(TMGRPSET1)로 출력하고, 노멀 동작 시 설정 제어 신호(TMGRPSET1_MRS)를 제 2 제어 신호(TMGRPSET1)로 출력할 수 있다.
테스트 모드 설정 회로(160)는, 제 1 및 제 2 제어 신호(TMGRPSET0, TMGRPSET1)에 따라 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>)를 디코딩하여 퓨즈 테스트 모드 신호(FTM) 및 노멀 테스트 모드 신호(NTM)를 생성할 수 있다.
보다 자세하게, 테스트 모드 설정 회로(160)는, FTM 설정부(162) 및 NTM 설정부(164)를 포함할 수 있다.
FTM 설정부(162)는, 제 1 제어 신호(TMGRPSET0)에 따라 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>)를 디코딩하여 퓨즈 테스트 모드로 진입하도록 퓨즈 테스트 모드 신호(FTM)를 생성할 수 있다. NTM 설정부(164)는, 제 2 제어 신호(TMGRPSET1)에 따라 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>)를 디코딩하여 노멀 테스트 모드로 진입하도록 노멀 테스트 모드 신호(NTM)를 생성할 수 있다. 본 발명에서, FTM 설정부(162) 및 NTM 설정부(164)는, 도 1 의 글로벌 리셋 신호(GRST)와 구별되는 전용 리셋 신호(SRST)에 의해 동시에 초기화될 수 있다. 따라서, 퓨즈 테스트 모드 신호(FTM) 뿐만 아니라 노멀 테스트 모드 신호(NTM) 또한 특정한 전용 리셋 신호(SRST)가 입력되지 않는 한 반도체 장치(100)의 동작 중에 활성화 상태를 유지할 수 있다.
테스트부(170)는, 퓨즈 테스트 모드 신호(FTM) 혹은 노멀 테스트 모드 신호(NTM)에 따라 테스트 타겟 회로(미도시)에 대한 테스트 동작을 수행할 수 있다. 테스트부(80)는 퓨즈 테스트 모드 신호(FTM)에 따라 퓨즈 테스트 모드로 진입하여 해당 테스트 동작을 수행하고, 노멀 테스트 모드 신호(NTM)에 따라 노멀 테스트 모드로 진입하여 해당 테스트 동작을 수행할 수 있다.
한편, 본 발명에서 비휘발성 메모리(110)는 부트업 동작 시, 카운팅 종료 신호(CNT_END)에 따라 N 비트의 제 1 데이터(FD0)를 퓨즈 데이터(FDATA)로 출력한 후, N 비트의 제 1 데이터(FD0) 및 M 비트의 제 2 데이터(FD1)를 퓨즈 데이터(FDATA)로 출력할 수 있다. 이 때, N은 제 1 코드 신호(TCM<0:4>)의 비트 수(즉, 5)에 대응되고, M은 제 2 코드 신호(TANL<0:6>)의 비트 수(즉, 7)에 대응될 수 있다. 바람직하게, 비휘발성 메모리(110)는, 퓨즈 테스트 모드를 위한 N*2^M 개의 단위 셀과 노멀 테스트 모드를 위한 (N+M)*X(X는 부트업 동작 시 제 2 제어 신호(TMGRPSET1)의 활성화 횟수) 개의 단위 셀을 포함하도록 구성될 수 있다. 예를 들어, 부트업 동작 시 제 2 제어 신호(TMGRPSET1)의 활성화 횟수가 8일 경우, 비휘발성 메모리(110)는 적어도 640+96=736개의 단위 셀을 포함할 수 있다.
제 1 코드 출력부(130)는, 부트업 동작 시 N 비트의 제 1 데이터(FD0)를 제 1 코드 신호(TCM<0:4>)로 출력하고, 노멀 동작 시 제 1 설정 코드 신호(TCM_MRS<0:4>)를 제 1 코드 신호(TCM<0:4>)로 출력할 수 있다. 제 2 코드 출력부(140)는, 부트업 동작 시 카운팅 종료 신호(CNT_END)에 따라 M 비트의 카운팅 신호(CNT<0:6>) 및 M 비트의 제 2 데이터(FD1) 중 하나를 선택하여 제 2 코드 신호(TANL<0:6>)출력하고, 노멀 동작 시 제 2 설정 코드 신호(TANL_MRS<0:6>)를 제 2 코드 신호(TANL<0:6>)로 출력할 수 있다.
보다 자세하게, 제 2 코드 출력부(140)는, 카운터(142), 출력부(144) 및 선택부(146)를 포함할 수 있다.
카운터(142)는, 클럭 신호(FZCLK)를 카운팅하여 M 비트의 카운팅 신호(CNT<0:6>)를 생성하고, 카운팅 신호(CNT<0:6>)가 최대값(즉, 2M)에 도달하면 카운팅 종료 신호(CNT_END)를 출력할 수 있다. 출력부(144)는, 제 2 설정 코드 신호(TANL_MRS<0:6>) 또는 카운팅 신호(CNT<0:6>)를 예비 코드 신호(TANL_PRE<0:6>)로 생성할 수 있다. 선택부(146)는, 카운팅 종료 신호(CNT_END)에 따라 예비 코드 신호(TANL_PRE<0:6>) 및 M 비트의 제 2 데이터(FD1) 중 하나를 선택하여 제 2 코드 신호(TANL<0:6>)를 출력할 수 있다.
이하, 도면들을 참조하여 도 3 의 각 구성의 상세 구성에 대해 알아보고자 한다.
도 4 는 도 3 의 제 2 코드 출력부(140)의 선택부(146)의 상세 회로도 이다.
도 4 를 참조하면, 선택부(146)는, 제 1 인버터(INV1), 제 2 인버터(INV2), 제 1 전달부(410), 제 2 전달부(420) 및 버퍼부(430)를 포함할 수 있다.
제 1 인버터(INV1)는 카운팅 종료 신호(CNT_END)를 반전하고, 제 2 인버터(INV2)는 제 1 인버터(INV1)의 출력을 반전한다. 제 1 전달부(410)는 제 2 인버터(INV2)의 출력에 따라 제 2 데이터(FD1)를 공통 노드(ND1)로 전달한다. 제 2 전달부(420)는 제 1 인버터(INV1)의 출력에 따라 예비 코드 신호(TANL_PRE<0:6>)를 공통 노드(ND1)로 전달한다. 버퍼부(430)는 공통 노드(ND1)의 신호를 버퍼링하여 제 2 코드 신호(TANL<0:6>)로 출력한다.
제 1 전달부(410) 및 제 2 전달부(420)는 전달 게이트로 구현되고, 버퍼부(430)는 인버터 체인으로 구현될 수 있다. 한편, 도 4 에는, 각 전달부의 전달 게이트가 하나로 도시되어 있지만, 각 전달부의 전달 게이트는 입력 신호의 비트 수만큼 구비될 수 있다.
상기와 같이, 선택부(146)는, 카운팅 종료 신호(CNT_END)가 비활성화되면 예비 코드 신호(TANL_PRE<0:6>)를 제 2 코드 신호(TANL<0:6>)로 출력하고, 카운팅 종료 신호(CNT_END)가 활성화되면 제 2 데이터(FD1)를 제 2 코드 신호(TANL<0:6>)로 출력할 수 있다.
도 5 는 도 3 의 테스트 설정 제어부(150)의 상세 블록도 이다. 도 6 은 도 5 의 제 1 제어 신호 생성부(152)의 상세 회로도 이다.
도 5 를 참조하면, 테스트 설정 제어부(150)는, 제 1 제어 신호 생성부(152) 및 제 2 제어 신호 생성부(154)를 포함할 수 있다.
제 1 제어 신호 생성부(152)는, 카운팅 종료 신호(CNT_END)가 비활성화되면 클럭 신호(FZCLK)를 제 1 제어 신호(TMGRPSET0)로 생성하고, 카운팅 종료 신호(CNT_END)가 활성화되면 클럭 신호(FZCLK)를 예비 제어 신호(TMGRPSET1_PRE)로 생성할 수 있다. 제 2 제어 신호 생성부(154)는, 설정 제어 신호(TMGRPSET1_MRS) 또는 예비 제어 신호(TMGRPSET1_PRE)를 제 2 제어 신호(TMGRPSET1)로 출력할 수 있다.
도 6 을 참조하면, 제 1 제어 신호 생성부(152)는, 제 3 인버터(INV3), 제 1 신호 합산부(610) 및 제 2 신호 합산부(620)를 포함할 수 있다.
제 3 인버터(INV3)는 카운팅 종료 신호(CNT_END)를 반전한다. 제 1 신호 합산부(610)는 제 3 인버터(INV3)의 출력과 클럭 신호(FZCLK)를 로직 앤드 연산하여 제 1 제어 신호(TMGRPSET0)로 생성한다. 제 2 신호 합산부(620)는 카운팅 종료 신호(CNT_END)와 클럭 신호(FZCLK)를 로직 앤드 연산하여 예비 제어 신호(TMGRPSET1_PRE)로 생성한다.
상기와 같이, 테스트 설정 제어부(150)는, 부트업 동작 시 카운팅 종료 신호(CNT_END)가 비활성화되면 클럭 신호(FZCLK)를 제 1 제어 신호(TMGRPSET0)로 출력하고, 카운팅 종료 신호(CNT_END)가 활성화되면 클럭 신호(FZCLK)를 제 2 제어 신호(TMGRPSET1)로 출력할 수 있다. 또한, 테스트 설정 제어부(150)는, 노멀 동작 시 설정 제어 신호(TMGRPSET1_MRS)를 제 2 제어 신호(TMGRPSET1)로 출력할 수 있다.
도 7 은 도 3 의 테스트 모드 설정 회로(160)의 상세 블록도 이다.
도 7 을 참조하면, 테스트 모드 설정 회로(160)의 FTM 설정부(162)는, 제 1 디코더(710) 및 제 1 래치부(720)를 포함할 수 있다.
제 1 디코더(710)는 제 1 제어 신호(TMGRPSET0)에 따라 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>)를 디코딩하여 제 1 디코딩 신호(DEC0)를 출력할 수 있다. 제 1 래치부(720)는 제 1 디코딩 신호(DEC0)를 퓨즈 테스트 모드 신호(FTM)로 저장할 수 있다.
테스트 모드 설정 회로(160)의 NTM 설정부(164)는, 제 2 디코더(730) 및 제 2 래치부(740)를 포함할 수 있다.
제 2 디코더(730)는 제 2 제어 신호(TMGRPSET1)에 따라 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>)를 디코딩하여 제 2 디코딩 신호(DEC1)를 출력할 수 있다. 제 2 래치부(740)는 제 2 디코딩 신호(DEC1)를 노멀 테스트 모드 신호(NTM)로 저장할 수 있다.
제 1 래치부(720) 및 제 2 래치부(740)는, 도 1 의 글로벌 리셋 신호(GRST)와 구별되는 전용 리셋 신호(SRST)에 의해 동시에 초기화될 수 있다. 따라서, 퓨즈 테스트 모드 신호(FTM) 뿐만 아니라 노멀 테스트 모드 신호(NTM) 또한 특정한 전용 리셋 신호(SRST)가 입력되지 않는 한 반도체 장치(100)의 동작 중에 활성화 상태를 유지할 수 있다.
이하, 도 3 내지 도 7 을 참조하여, 본 발명에 실시예에 따른 반도체 장치의 동작을 설명하기로 한다.
도 8 은 본 발명의 실시예에 따른 반도체 장치(100)의 테스트 모드 설정 동작을 설명하기 위한 테이블 이다. 도 9a 는 도 8 의 부트업 동작을 설명하기 위한 타이밍도 이고, 도 9b 는 도 8 의 노멀 동작을 설명하기 위한 타이밍도 다.
도 8 을 참조하면, 테스트 모드는 크게 부트업 동작 시 클럭 신호(FZCLK)에 따라 비휘발성 메모리(110)로부터 출력되는 퓨즈 데이터(FDATA)를 토대로 영구적으로 설정된 테스트 동작이 수행되는 퓨즈 테스트 모드와, 노멀 동작 시 외부로부터 입력된 커맨드(CMD) 및 어드레스(ADD)의 조합에 따라 사용자가 원하는 특정 테스트 동작이 수행되는 노멀 테스트 모드로 구분된다. 제안 발명에서는 부트업 동작을 제 1 구간과 제 2 구간으로 구분하고 부트업 동작의 제 1 구간 동안 퓨즈 테스트 모드를 설정하고, 부트업 동작의 제 2 구간 동안 노멀 테스트 모드를 추가로 설정할 수 있다. 부트업 동작의 제 1 구간과 제 2 구간은 카운팅 종료 신호(CNT_END)에 따라 나누어 질 수 있다. 즉, 클럭 신호(FZCLK)를 카운팅하여 생성된 M 비트의 카운팅 신호(CNT<0:6>)가 최대값(즉, 2M)에 도달하면 카운팅 종료 신호(CNT_END)가 활성화되고, 이에 따라 부트업 동작의 제 1 구간이 종료되고, 제 2 구간이 시작될 수 있다.
도 9a 를 참조하면, 부트업 동작의 제 1 구간에서, 제 1 제어 신호(TMGRPSET0)는 클럭 신호(FZCLK)에 대응하고, 제 1 코드 신호(TCM<0:4>)는 퓨즈 데이터(FDATA) 중 N 비트의 제 1 데이터(FD0)에 대응하고, 제 2 코드 신호(TANL<0:6>)는 M 비트의 카운팅 신호(CNT<0:6>)에 대응한다. 이에 따라, FTM 설정부(162)는, 제 2 코드 신호(TANL<0:6>)가 소정 값을 가질 때 제 1 코드 신호(TCM<0:4>) 중 적어도 하나의 비트가 하이 레벨이 되면, 제 1 제어 신호(TMGRPSET0)에 따라 퓨즈 테스트 모드 신호(FTM)를 활성화시켜 출력할 수 있다. 예를 들어, FTM 설정부(72)는 제 2 코드 신호(TANL<0:6>)가 "1111000"일 때, 제 1 코드 신호(TCM<0:4>) 중 적어도 하나의 비트가 하이 레벨이 되면, 제 1 제어 신호(TMGRPSET0)에 따라 활성화되는 퓨즈 테스트 모드 신호(FTM)를 생성할 수 있다.
한편, 도 9a 에는 퓨즈 테스트 모드 신호(FTM)가 하나의 신호로 도시되어 있지만, 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>)의 비트 수에 따라 다수 개의 신호로 구성될 수 있다. 예를 들어, 제 1 코드 신호(TCM<0:4>)가 5 비트이고, 제 2 코드 신호(TANL<0:6>)가 7 비트로 구성될 때, 퓨즈 테스트 모드 신호(FTM)는 최대 5 * 2^7 = 640 개의 신호들로 구성되어 최대 640 개의 퓨즈 테스트 모드로의 진입을 결정할 수 있다.
또한, 제 2 코드 신호(TANL<0:6>)의 값이 변경될 때마다 제 1 코드 신호(TCM<0:4>), 즉, 퓨즈 데이터(FDATA)가 독출되어야 하므로, 비휘발성 메모리(110)는 퓨즈 테스트 모드를 위해 N*2^M 개의 단위 셀을 구비할 수 있다. 예를 들어, 도 9a 의 제 1 구간에서, 비휘발성 메모리(110)는 노멀 테스트 모드를 위해 5*(128) = 640 개의 단위 셀을 구비할 수 있다.
카운팅 신호(CNT<0:6>)가 최대값(즉, 128)에 도달하면 카운팅 종료 신호(CNT_END)가 활성화되고, 이에 따라 부트업 동작의 제 1 구간이 종료되고, 제 2 구간이 시작될 수 있다.
부트업 동작의 제 2 구간에서, 제 2 제어 신호(TMGRPSET1)는 클럭 신호(FZCLK)에 대응하고, 제 1 코드 신호(TCM<0:4>)는 퓨즈 데이터(FDATA) 중 N 비트의 제 1 데이터(FD0)에 대응하고, 제 2 코드 신호(TANL<0:6>)는 M 비트의 제 2 데이터(FD1)에 대응한다. 이에 따라, NTM 설정부(164)는, 제 1 코드 신호(TCM<0:4>) 중 적어도 하나의 비트가 하이 레벨이 되고 제 2 코드 신호(TANL<0:6>) 중 적어도 하나의 비트가 하이 레벨이 되면, 제 2 제어 신호(TMGRPSET1)에 따라 노멀 테스트 모드 신호(NTM)를 활성화시켜 출력할 수 있다.
한편, 도 9a 에는 노멀 테스트 모드 신호(NTM)가 하나의 신호로 도시되어 있지만, 제 1 코드 신호(TCM<0:4>)의 비트 수에 따라 다수 개의 신호로 구성될 수 있다. 제 1 코드 신호(TCM<0:4>)가 5 비트로 구성될 때, 부트업 동작 시의 노멀 테스트 모드 신호(NTM)는 최대 5 * X (X는 부트업 동작 시 제 2 제어 신호(TMGRPSET1)의 활성화 횟수 혹은 제 2 구간에서 클럭 신호(FZCLK)의 활성화 횟수) 개의 신호들로 구성될 수 있다. 예를 들어, 도 9a 의 제 2 구간에서, 제 2 제어 신호(TMGRPSET1)가 8 주기를 가지므로, 부트업 동작 시의 노멀 테스트 모드 신호(NTM)는 최대 40 개의 테스트 모드로의 진입을 결정할 수 있다. 이 때, 제 2 구간에서 설정되는 노멀 테스트 모드 신호들(NTM)은 새로운 래치부가 아니라 기존에 노멀 동작 시에 설정되는 노멀 테스트 모드 신호들(NTM)을 저장하기 위한 래치부를 그대로 이용할 수 있어 추가적인 면적 증가도 필요하지 않다.
또한, 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>), 즉, 퓨즈 데이터(FDATA)가 한번 독출될 때 하나의 테스트 모드가 설정되므로, 비휘발성 메모리(110)는 노멀 테스트 모드를 위해 (N+M)*X 개의 단위 셀을 구비할 수 있다. 예를 들어, 도 9a 의 제 2 구간에서, 제 2 제어 신호(TMGRPSET1)가 8 주기를 가지므로, 비휘발성 메모리(110)는 노멀 테스트 모드를 위해 (12)*8 = 96 개의 단위 셀을 구비할 수 있다. 이 때, 노멀 테스트 모드를 위해 필요한 단위 셀의 수(즉, (N+M)*X)는 퓨즈 테스트 모드를 위해 필요한 단위 셀의 수(즉, N*2^M )보다 작도록 조절될 수 있다. 제안 발명에서는, 부트업 동작 시 노멀 테스트 모드를 설정할 때, 기존의 카운팅 신호(CNT<0:6>) 대신 퓨즈 데이터(즉, 제 2 데이터(FD1))를 이용함으로써 비휘발성 메모리(110)가 구비해야 할 단위 셀의 개수를 줄일 수 있다.
부트업이 완료되면, 반도체 장치(10)는 외부로부터 입력되는 커맨드(CMD) 및 어드레스(ADDR)에 대응되는 노멀 동작을 수행할 수 있다.
도 9b 를 참조하면, 모드 설정 회로(120)는 노멀 동작 중의 아이들 상태에서 입력되는 커맨드(CMD) 및 어드레스(ADDR)의 조합에 따라 저장된 설정 제어 신호(TMGRPSET1_MRS), 제 1 설정 코드 신호(TCM_MRS<0:4>) 및 제 2 설정 코드 신호(TANL_MRS<0:6>)를 출력할 수 있다.
노멀 동작 시, 제 2 제어 신호(TMGRPSET1)는 설정 제어 신호(TMGRPSET1_MRS)에 대응하고, 제 1 코드 신호(TCM<0:4>)는 제 1 설정 코드 신호(TCM_MRS<0:4>)에 대응하고, 제 2 코드 신호(TANL<0:6>)는 제 2 설정 코드 신호(TANL_MRS<0:6>)에 대응한다. 이에 따라, NTM 설정부(164)는, 제 1 코드 신호(TCM<0:4>) 중 적어도 하나의 비트가 하이 레벨이 되고 제 2 코드 신호(TANL<0:6>) 중 적어도 하나의 비트가 하이 레벨이 되면, 노멀 테스트 모드 신호(NTM)를 활성화시켜 출력할 수 있다.
한편, 도 9b 에는 노멀 테스트 모드 신호(NTM)가 하나의 신호로 도시되어 있지만, 제 1 코드 신호(TCM<0:4>) 및 제 2 코드 신호(TANL<0:6>)의 비트 수에 따라 다수 개의 신호로 구성될 수 있다. 예를 들어, 제 1 코드 신호(TCM<0:4>)가 5 비트이고, 제 2 코드 신호(TANL<0:6>)가 7 비트로 구성될 때, 노멀 테스트 모드 신호(NTM)는 최대 5 * 2^7 = 640 개의 신호들로 구성되어 640 개의 테스트 모드로의 진입을 결정할 수 있다.
상기와 같이, 제안 발명의 테스트 모드 설정 회로는, 추가적인 래치 회로의 증가가 없이, 최소한의 비휘발성 메모리의 단위 셀로도, 노멀 동작 뿐만 아니라 부트업 동작 시에도 노멀 테스트 모드를 설정할 수 있다. 따라서, 외부 커맨드 및 어드레스를 이용하여 테스트 모드 설정이 불가능한 시스템의 경우 혹은 노멀 테스트 모드가 계속해서 유지될 필요가 있을 경우(예를 들어, 리셋 회로를 테스트 하는 경우)에도 노멀 테스트 모드를 이용할 수 있으므로 다양한 환경에 대한 적응성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 반도체 장치 110: 비휘발성 메모리
120: 모드 설정 회로 130: 제 1 코드 출력부
140: 제 2 코드 출력부 150: 테스트 설정 제어부
160: 테스트 모드 설정 회로 170: 테스트부

Claims (20)

  1. 부트업 동작의 제 1 구간 동안 클럭 신호 및 비휘발성 메모리로부터 출력되는 제 1 데이터를 토대로 제 1 테스트 모드로의 진입을 설정하는 제 1 테스트 모드 설정부; 및
    상기 부트업 동작의 제 2 구간 동안 상기 비휘발성 메모리로부터 출력되는 상기 제 1 데이터 및 제 2 데이터를 토대로 제 2 테스트 모드로의 진입을 설정하거나, 노멀 동작 동안 커맨드 및 어드레스의 조합에 따라 생성되는 설정 신호를 토대로 상기 제 2 테스트 모드로의 진입을 설정하는 제 2 테스트 모드 설정부
    를 포함하는 테스트 모드 설정 회로.
  2. 제 1 항에 있어서,
    상기 부트업 동작의 상기 제 1 구간 및 상기 제 2 구간은,
    상기 클럭 신호를 카운팅한 값이 최대값에 도달하는 시점을 기준으로 나누어지는 테스트 모드 설정 회로.
  3. 제 1 항에 있어서,
    상기 제 2 테스트 모드 설정부는,
    상기 노멀 동작 중의 아이들 상태에서 상기 커맨드 및 어드레스의 조합에 따라 생성되는 상기 설정 신호를 토대로 상기 제 2 테스트 모드로의 진입을 설정하는 테스트 모드 설정 회로.
  4. 제 1 항에 있어서,
    상기 제 1 테스트 모드 설정부 및 제 2 테스트 모드 설정부는,
    글로벌 리셋 신호와 구별되는 전용 리셋 신호에 의해 초기화되는 테스트 모드 설정 회로.
  5. 제 1 항에 있어서,
    상기 제 1 테스트 모드 설정부는,
    상기 부트업 동작의 제 1 구간 동안, 상기 클럭 신호를 카운팅하여 생성된 M 비트의 카운팅 신호가 소정 값을 가질 때 N 비트의 상기 제 1 데이터 중 적어도 하나의 비트가 하이 레벨이 되면, 상기 제 1 테스트 모드로의 진입을 설정하고,
    상기 제 2 테스트 모드 설정부는,
    상기 부트업 동작의 제 2 구간 동안, 상기 N 비트의 제 1 데이터 중 적어도 하나의 비트가 하이 레벨이 되고 M 비트의 상기 제 2 데이트 중 적어도 하나의 비트가 하이 레벨이 되면, 상기 제 2 테스트 모드로의 진입을 설정하는
    테스트 모드 설정 회로.
  6. 제 1 항에 있어서,
    상기 비휘발성 메모리는,
    상기 제 1 테스트 모드 설정부를 위한 N*2^M 개의 단위 셀과
    상기 제 2 테스트 모드 설정부를 위한 (N+M)*X 개의 단위 셀을 포함(N은 제 1 데이터의 비트 수, M은 제 2 데이터의 비트 수, X는 부트업 동작의 제 2 구간 동안 상기 클럭 신호의 활성화 횟수)하는 테스트 모드 설정 회로.
  7. 부트업 동작 시 클럭 신호에 따라 프로그램된 퓨즈 데이터를 출력하는 비휘발성 메모리;
    노멀 동작 시 커맨드 및 어드레스의 조합에 따라 저장된 설정 제어 신호, 제 1 설정 코드 신호 및 제 2 설정 코드 신호를 출력하는 모드 설정 회로;
    상기 제 1 설정 코드 신호 또는 상기 퓨즈 데이터를 제 1 코드 신호로 출력하는 제 1 코드 출력부;
    상기 부트업 동작 시 상기 클럭 신호를 카운팅하여 카운팅 신호를 생성하고, 카운팅 종료 신호에 따라 상기 카운팅 신호 및 상기 퓨즈 데이터 중 하나를 선택하여 제 2 코드 신호를 출력하고, 상기 노멀 동작 시 상기 제 2 설정 코드 신호를 상기 제 2 코드 신호로 출력하는 제 2 코드 출력부;
    상기 부트업 동작 시 상기 카운팅 종료 신호에 따라 상기 클럭 신호를 제 1 제어 신호 또는 상기 제 2 제어 신호로 출력하고, 상기 노멀 동작 시 상기 설정 제어 신호를 상기 제 2 제어 신호로 출력하는 테스트 설정 제어부; 및
    상기 제 1 제어 신호 혹은 상기 제 2 제어 신호에 따라 상기 제 1 코드 신호 및 상기 제 2 코드 신호를 디코딩하여 제 1 테스트 모드로 진입하거나 제 2 테스트 모드로 진입하도록 제어하는 테스트 모드 설정 회로
    를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 모드 설정 회로는,
    상기 노멀 동작 중의 아이들 상태에서 상기 커맨드 및 어드레스의 조합에 따라 저장된 상기 설정 제어 신호, 상기 제 1 설정 코드 신호 및 상기 제 2 설정 코드 신호를 출력하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 코드 출력부는,
    상기 부트업 동작 시 상기 퓨즈 데이터 중 N 비트의 제 1 데이터를 상기 제 1 코드 신호로 출력하고, 상기 노멀 동작 시 상기 제 1 설정 코드 신호를 상기 제 1 코드 신호로 출력하는
    반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 코드 출력부는,
    상기 클럭 신호를 카운팅하여 M 비트의 상기 카운팅 신호를 생성하고, 상기 카운팅 신호가 최대값에 도달하면 상기 카운팅 종료 신호를 출력하는 카운터;
    상기 제 2 설정 코드 신호 또는 상기 카운팅 신호를 예비 코드 신호로 생성하는 출력부; 및
    상기 카운팅 종료 신호에 따라 상기 예비 코드 신호 및 상기 퓨즈 데이터 중 M 비트의 제 2 데이터 중 하나를 선택하여 상기 제 2 코드 신호를 출력하는 선택부
    를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 비휘발성 메모리는,
    상기 제 1 테스트 모드를 위한 N*2^M 개의 단위 셀과
    상기 제 2 테스트 모드를 위한 (N+M)*X(X는 부트업 동작 시 제 2 제어 신호의 활성화 횟수) 개의 단위 셀을 포함하는 반도체 장치.
  12. 제 7 항에 있어서,
    상기 테스트 모드 설정 회로는,
    상기 제 1 제어 신호에 따라 상기 제 1 코드 신호 및 상기 제 2 코드 신호를 디코딩하여 상기 제 1 테스트 모드로 진입하도록 제어하는 제 1 테스트 모드 설정부; 및
    상기 제 2 제어 신호에 따라 상기 제 1 코드 신호 및 상기 제 2 코드 신호를 디코딩하여 상기 제 2 테스트 모드로 진입하도록 제어하는 제 2 테스트 모드 설정부
    를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 테스트 모드 설정부는,
    글로벌 리셋 신호와 구별되는 전용 리셋 신호에 의해 초기화되는 반도체 장치.
  14. 제 7 항에 있어서,
    상기 테스트 설정 제어부는,
    상기 카운팅 종료 신호가 비활성화되면 상기 클럭 신호를 상기 제 1 제어 신호로 생성하고, 상기 카운팅 종료 신호가 활성화되면 상기 클럭 신호를 예비 제어 신호로 생성하는 제 1 제어 신호 생성부; 및
    상기 설정 제어 신호 또는 상기 예비 제어 신호를 상기 제 2 제어 신호로 출력하는 제 2 제어 신호 생성부
    를 포함하는 반도체 장치.
  15. 부트업 동작의 제 1 구간 동안 클럭 신호를 카운팅하여 생성된 카운팅 신호 및 비휘발성 메모리로부터 출력되는 제 1 데이터를 토대로 제 1 테스트 모드로 진입하는 단계;
    상기 카운팅 신호가 특정 값에 도달하면 카운팅 종료 신호를 활성화시키는 단계;
    상기 카운팅 종료 신호에 따라 상기 부트업 동작의 제 2 구간 동안 상기 비휘발성 메모리로부터 출력되는 상기 제 1 데이터 및 제 2 데이터를 토대로 제 2 테스트 모드로 진입하는 단계; 및
    노멀 동작 시 커맨드 및 어드레스의 조합에 따라 생성되는 설정 신호를 토대로 상기 제 2 테스트 모드로 재진입하는 단계
    를 포함하는 테스트 모드 설정 방법.
  16. 제 15 항에 있어서,
    상기 제 2 테스트 모드로의 재진입하는 단계는,
    상기 노멀 동작 중의 아이들 상태에서 수행되는 테스트 모드 설정 방법.
  17. 제 15 항에 있어서,
    글로벌 리셋 신호와 구별되는 전용 리셋 신호에 응답하여, 상기 제 1 테스트 모드와 제 2 테스트 모드를 탈출하는 단계
    를 더 포함하는 테스트 모드 설정 방법.
  18. 제 15 항에 있어서,
    상기 제 1 테스트 모드로 진입하는 단계는,
    M 비트의 상기 카운팅 신호가 소정 값을 가질 때 N 비트의 상기 제 1 데이터 중 적어도 하나의 비트가 하이 레벨이 되면, 상기 제 1 테스트 모드로의 진입을 설정하는 단계
    를 포함하는 테스트 모드 설정 방법.
  19. 제 18 항에 있어서,
    상기 제 2 테스트 모드로 진입하는 단계는,
    상기 N 비트의 제 1 데이터 중 적어도 하나의 비트가 하이 레벨이 되고 M 비트의 상기 제 2 데이트 중 적어도 하나의 비트가 하이 레벨이 되면, 상기 제 2 테스트 모드로의 진입을 설정하는 단계
    를 포함하는 테스트 모드 설정 방법.
  20. 제 15 항에 있어서,
    상기 비휘발성 메모리는,
    상기 제 1 테스트 모드를 위한 N*2^N 개의 단위 셀과
    상기 제 2 테스트 모드를 위한 (N+M)*X 개의 단위 셀을 포함(N은 제 1 데이터의 비트 수, M은 제 2 데이터의 비트 수, X는 부트업 동작 시 제 2 구간 동안 클럭 신호의 활성화 횟수)하는 테스트 모드 설정 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094395B2 (en) * 2019-11-07 2021-08-17 Apple Inc. Retention voltage management for a volatile memory
US11335427B1 (en) * 2020-11-04 2022-05-17 Elite Semiconductor Microelectronics Technology Inc. Memory test circuit
CN116917991A (zh) * 2021-05-20 2023-10-20 华为技术有限公司 存储器芯片及其控制方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746227B1 (ko) * 2006-01-24 2007-08-03 삼성전자주식회사 반도체 메모리 장치
KR20120003675A (ko) * 2010-07-05 2012-01-11 삼성전자주식회사 반도체 메모리 장치에서의 테스트 모드 제어회로 및 테스트 모드 진입 방법
KR101190687B1 (ko) * 2010-11-17 2012-10-12 에스케이하이닉스 주식회사 반도체 장치의 테스트 모드 제어 회로 및 그 제어 방법
JP5592238B2 (ja) * 2010-11-18 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその制御方法
KR20130134610A (ko) * 2012-05-31 2013-12-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 테스트 방법
KR20140002135A (ko) * 2012-06-28 2014-01-08 에스케이하이닉스 주식회사 메모리 및 메모리의 테스트 방법
US8788893B2 (en) 2012-08-28 2014-07-22 SK Hynix Inc. Semiconductor device and memory device
KR20140100008A (ko) * 2013-02-05 2014-08-14 삼성전자주식회사 휘발성 메모리 장치의 구동 방법 및 휘발성 메모리 장치의 테스트 방법
KR20150071470A (ko) 2013-12-18 2015-06-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작방법
KR20150119547A (ko) * 2014-04-15 2015-10-26 에스케이하이닉스 주식회사 반도체 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템

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