KR20200139347A - 인에이블 신호 생성 회로 및 이를 이용하는 반도체 장치 - Google Patents

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KR20200139347A
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Abstract

반도체 장치는 커맨드 디코딩 회로 및 인에이블 신호 생성 회로를 포함할 수 있다. 상기 커맨드 디코딩 회로는 커맨드 신호 및 클럭 신호에 기초하여 동작 코드 및 스트로브 펄스를 생성할 수 있다. 상기 인에이블 신호 생성 회로는 상기 동작 코드 및 상기 스트로브 펄스에 기초하여 상기 시드 신호를 생성하고, 상기 시드 신호를 쉬프팅하여 인에이블 신호를 생성할 수 있다. 상기 인에이블 신호 생성 회로는 복수의 동작 코드 및 상기 스트로브 펄스에 기초하여 복수의 가드 키를 생성하고, 상기 복수의 가드 키 중 어느 하나라도 디스에이블되었을 때 상기 인에이블 신호가 생성되는 것을 방지할 수 있다.

Description

인에이블 신호 생성 회로 및 이를 이용하는 반도체 장치 {ENABLE SIGNAL GENERATION CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE ENABLE SIGNAL GENERATION CIRCUIT}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 인에이블 신호를 생성하는 인에이블 신호 생성 회로 및 이를 이용하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기하여 데이터 통신을 수행할 수 있다.
상기 반도체 장치들은 호스트 장치 및 슬레이브 장치로 구분될 수 있다. 상기 호스트 장치는 상기 슬레이브 장치가 다양한 동작을 수행할 수 있도록 상기 슬레이브 장치로 제어 신호를 제공할 수 있다. 예를 들어, 상기 호스트 장치는 상기 슬레이브 장치로 커맨드 신호, 어드레스 신호, 리퀘스트 등의 제어 신호를 제공할 수 있다.
상기 슬레이브 장치는 상기 호스트 장치로부터 전송된 제어 신호에 기초하여 내부적으로 다양한 신호들을 생성할 수 있다. 상기 반도체 장치에서 생성된 내부 신호 중 일부는 인에이블 신호로 기능할 수 있고, 반도체 장치가 특정 동작을 수행할 수 있도록 내부 회로들을 활성화시키거나 비활성화시키기 위해 사용될 수 있다.
본 발명의 실시예는 복수의 가드 키를 인에이블시킬 수 있는 커맨드 신호가 연속적으로 입력되었을 때 인에이블 신호를 생성할 수 있는 인에이블 신호 생성 회로 및 이를 포함하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예는 복수의 가드 키를 인에이블시킬 수 있는 커맨드 신호가 연속적으로 입력되지 않았을 때 상기 인에이블 신호가 생성되지 않도록 리셋을 수행할 수 있는 인에이블 신호 생성 회로 및 이를 포함하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 커맨드 신호 및 클럭 신호에 기초하여 동작 코드 및 스트로브 펄스를 생성하는 커맨드 디코딩 회로; 및 상기 동작 코드 중 적어도 일부 및 상기 스트로브 펄스에 기초하여 시드 신호를 생성하고, 상기 시드 신호가 생성된 후 복수개의 상기 동작 코드 및 상기 스트로브 펄스에 기초하여 복수의 가드 키를 생성하며, 상기 시드 신호를 쉬프팅하여 인에이블 신호를 생성하고, 상기 복수의 가드 키 중 어느 하나라도 디스에이블되었을 때 상기 인에이블 신호가 생성되는 것을 방지하는 인에이블 신호 생성 회로를 포함할 수 있다.
본 발명의 실시예에 따른 인에이블 신호 생성 회로는 순차적으로 입력되는 n개의 동작 코드를 디코딩하여 n개의 디코딩 신호를 생성하고, 스트로브 펄스에 기초하여 상기 n개의 디코딩 신호를 제 1 내지 제 n 가드 키로 생성하며, 상기 n은 2 이상의 정수인 카드 키 생성 회로, 상기 제 1 내지 제 n 가드 키에 기초하여 제 1 내지 제 n 인에이블 리셋 신호를 생성하는 가드 키 리셋 회로; 및 쉬프팅 클럭 신호에 기초하여 시드 신호를 쉬프팅시켜 제 1 내지 제 n 쉬프팅 신호를 생성하고, 상기 제 n 쉬프팅 신호에 기초하여 상기 인에이블 신호를 생성하며, 상기 제 1 내지 제 n 인에이블 리셋 신호에 기초하여 상기 제 1 내지 제 n 쉬프팅 신호를 초기화시키는 인에이블 신호 출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은 커맨드 신호 및 클럭 신호에 기초하여 생성된 동작 코드의 적어도 일부에 기초하여 시드 신호를 생성하는 단계; 상기 커맨드 신호 및 상기 클럭 신호에 기초하여 생성된 첫 번째 동작 코드에 기초하여 제 1 가드 키를 생성하고, 상기 제 1 가드 키에 기초하여 제 1 인에이블 리셋 신호를 인에이블시키는 단계; 상기 제 1 인에이블 신호에 기초하여 상기 시드 신호를 쉬프팅시켜 제 1 쉬프팅 신호를 생성하는 단계; 상기 커맨드 신호 및 상기 클럭 신호에 기초하여 생성된 두 번째 동작 코드에 기초하여 제 2 가드 키를 생성하고, 상기 제 2 가드 키에 기초하여 제 2 인에이블 리셋 신호를 인에이블시키는 단계; 및 상기 제 2 인에이블 리셋 신호에 기초하여 상기 제 1 쉬프팅 신호를 쉬프팅시켜 제 2 쉬프팅 신호를 생성하고, 상기 제 2 쉬프팅 신호에 기초하여 인에이블 신호를 생성하는 단계를 포함할 수 있다.
본 발명의 실시예는 잘못된 정보에 의해 반도체 장치에서 원하지 않는 동작이 수행되는 것을 방지할 수 있다. 따라서, 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 인에이블 신호 생성 회로 및 이를 포함하는 반도체 장치의 구성을 보여주는 도면,
도 3은 도 2에 도시된 시드 신호 생성 회로의 구성을 보여주는 도면,
도 4는 도 2에 도시된 가드 키 생성 회로의 구성을 보여주는 도면,
도 5는 도 2에 도시된 가드 키 리셋 회로의 구성을 보여주는 도면,
도 6은 도 2에 도시된 인에이블 신호 출력 회로의 구성을 보여주는 도면,
도 7은 도 1에 도시된 리페어 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)가 다양한 동작을 수행할 수 있도록 상기 제 2 반도체 장치(120)를 제어하는 마스터 장치일 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)가 동작하는데 사용되는 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(110)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러를 포함할 수 있다. 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 다양한 동작을 수행하는 슬레이브 장치일 수 있다. 상기 제 2 반도체 장치(120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 반도체 장치(120)는 복수의 버스를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 커맨드 버스(101), 클럭 버스(102) 및 데이터 버스(103)를 포함할 수 있다. 상기 커맨드 버스(101) 및 상기 클럭 버스(102)는 단방향 버스일 수 있고, 상기 데이터 버스(103)는 양방향 버스일 수 있다. 상기 제 2 반도체 장치(120)는 커맨드 버스(101)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 커맨드 버스(101)를 통해 커맨드 신호(CA, CS)를 수신할 수 있다. 상기 커맨드 신호는 커맨드 어드레스 신호(CA), 칩 선택 신호(CS) 등 다양한 제어 신호를 포함할 수 있다. 상기 제 2 반도체 장치(120)는 상기 클럭 버스(102)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 클럭 버스를 통해 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 신호(CLK)는 상보 신호(CLKB)와 함께 차동 신호로 전송될 수도 있고, 싱글 엔디드 (single-ended) 신호로 전송될 수도 있다. 상기 제 2 반도체 장치(120)는 데이터 버스(103)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 데이터 버스(103)를 통해 상기 제 1 반도체 장치(110)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(110)로 데이터(DQ)를 전송할 수 있다.
상기 제 1 반도체 장치(110)는 커맨드 생성기(111), 클럭 생성기(112) 및 데이터 생성 회로(113)를 포함할 수 있다. 상기 커맨드 생성기(111)는 상기 커맨드 버스(101)를 통해 전송되는 상기 커맨드 신호(CA, CS)를 생성할 수 있다. 상기 클럭 생성기(112)는 위상 고정 루프 회로와 같은 클럭 생성 회로를 포함할 수 있다. 상기 클럭 생성기(112)는 상기 클럭 버스(102)를 통해 전송되는 상기 클럭 신호(CLK)를 생성할 수 있다. 상기 데이터 회로(113)는 데이터(DQ)를 생성하고, 상기 데이터 버스(103)를 통해 상기 제 2 반도체 장치(120)로 상기 데이터(DQ)를 전송할 수 있고, 상기 데이터 버스(103)를 통해 상기 제 2 반도체 장치(120)로부터 전송된 데이터(DQ)를 수신할 수 있다.
상기 반도체 장치(120)는 노멀 셀 어레이(121), OTP (One Time Programmable) 셀 어레이(122), 인에이블 신호 생성 회로(123) 및 리페어 회로(124)를 포함할 수 있다. 상기 노멀 셀 어레이(121)는 복수의 메모리 셀을 포함할 수 있다. 상기 노멀 셀 어레이(121)는 복수의 워드라인 및 복수의 비트라인을 포함하고, 상기 복수의 워드라인 및 복수의 비트라인이 교차하는 지점에 연결되는 복수의 메모리 셀을 포함할 수 있다. 상기 노멀 셀 어레이(121)는 상기 제 1 반도체 장치(110)로부터 전송된 데이터(DQ)를 저장할 수 있다. 상기 제 2 반도체 장치(120)는 상기 노멀 셀 어레이(121)에 저장된 데이터를 상기 데이터(DQ)로서 상기 제 1 반도체 장치(110)로 출력할 수 있다. 상기 OTP 셀 어레이(122)는 복수의 OTP 메모리 셀을 포함할 수 있다. 상기 OTP 메모리 셀은 퓨즈일 수 있다. 상기 퓨즈는 전기적 퓨즈 또는 안티 퓨즈일 수 있다. 상기 OTP 셀 어레이(122)는 상기 노멀 셀 어레이(111)의 결함 정보나 상기 제 2 반도체 장치(120)의 동작과 관련된 동작 정보를 저장할 수 있다.
상기 인에이블 신호 생성 회로(123)는 상기 커맨드 버스(101) 및 상기 클럭 버스(102)와 연결되어 상기 커맨드 신호(CA, CS) 및 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 인에이블 신호 생성 회로(123)는 상기 커맨드 신호(CA, CS) 및 상기 클럭 신호(CLK)에 기초하여 상기 인에이블 신호(PPREN)를 생성할 수 있다. 상기 인에이블 신호(PPREN)는 상기 리페어 회로(124)를 활성화시키는데 사용되는 신호일 수 있다. 상기 인에이블 신호(PPREN)는 상기 제 2 반도체 장치(120)가 포스트 패키지 리페어 (Post Package Repair) 동작을 수행할 수 있도록 상기 리페어 회로(124)를 활성화시킬 수 있다. 상기 포스트 패키지 리페어 동작은 상기 제 2 반도체 장치(120)가 패키징된 후, 상기 제 2 반도체 장치(120)의 노멀 셀 어레이(121)의 결함을 구제하거나 상기 제 2 반도체 장치(120)의 동작 정보를 설정하기 위해 수행되는 동작일 수 있다. 상기 포스트 패키지 리페어 동작은 상기 노멀 셀 어레이(121)의 결함 정보나 상기 제 2 반도체 장치(120)의 동작 정보를 상기 OTP 셀 어레이(122)에 프로그래밍함으로써 수행될 수 있다.
상기 리페어 회로(124)는 상기 인에이블 신호(PPREN)를 수신하고, 상기 인에이블 신호(PPREN)에 기초하여 활성화될 수 있다. 상기 리페어 회로(124)는 상기 제 1 반도체 장치(110)로부터 상기 커맨드 신호(CA, CS) 및 데이터(DQ)를 수신하고, 상기 커맨드 신호(CA, CS) 및 데이터(DQ)에 기초하여 상기 OTP 셀 어레이(122)에 대한 프로그래밍 동작을 수행할 수 있다. 상기 OTP 메모리 셀(122)이 전기적 퓨즈로 구성될 때, 상기 리페어 회로(124)는 상기 전기적 퓨즈를 럽쳐시키기 위한 럽쳐 회로를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 인에이블 신호 생성 회로(220) 및 상기 인에이블 신호 생성 회로(220)를 포함하는 반도체 장치(200)의 구성을 보여주는 도면이다. 도 2에서, 반도체 장치(200)는 커맨드 디코딩 회로(210) 및 인에이블 신호 생성 회로(220)를 포함할 수 있다. 상기 인에이블 신호 생성 회로(220)는 도 1에 도시된 인에이블 신호 생성 회로(123)로 적용될 수 있다. 상기 커맨드 디코딩 회로(210)는 도 1에 도시된 커맨드 버스(101) 및 클럭 버스(102)와 연결될 수 있고, 상기 커맨드 버스(101)를 통해 상기 커맨드 신호(CA, CS)를 수신하고, 상기 클럭 버스(102)를 통해 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 커맨드 신호는 적어도 커맨드 어드레스 신호(CA) 및 칩 선택 신호(CS)를 포함할 수 있다. 상기 커맨드 디코딩 회로(210)는 상기 커맨드 어드레스 신호(CA)를 디코딩하여 동작 코드(OPC<1:n>)를 생성할 수 있다. 상기 커맨드 디코딩 회로(210)는 상기 클럭 신호(CLK)에 기초하여 스트로브 펄스(SP)를 생성할 수 있다. 상기 커맨드 신호(CA, CS)는 상기 클럭 신호(CLK)에 동기되어 상기 반도체 장치(200)로 입력될 수 있다. 상기 커맨드 디코딩 회로(210)는 상기 클럭 신호(CLK)에 동기하여 상기 커맨드 신호(CA, CS)를 수신할 때마다 상기 동작 코드(OPC<1:n>)를 생성할 수 있다. 즉, 상기 커맨드 디코딩 회로(210)는 순차적으로 입력되는 커맨드 신호(CA, CS)에 기초하여 복수의 동작 코드(OPC<1:n>)를 순차적으로 생성할 수 있다. 상기 스트로브 펄스(SP)는 상기 클럭 신호(CLK)에 동기되어 생성되는 복수의 펄스를 포함할 수 있다. 상기 스트로브 펄스(SP)의 복수의 펄스는 상기 동작 코드(OPC<1:n>)가 출력될 때마다 상기 동작 코드(OPC<1:n>)에 동기되어 출력될 수 있다.
상기 동작 코드(OPC<1:n>)는 복수의 비트를 포함할 수 있다. 예를 들어, 상기 동작 코드는 n개의 비트를 포함할 수 있다. 상기 n은 3 이상의 정수일 수 있다. 상기 커맨드 디코딩 회로(210)는 시드 신호(SEED)를 생성하기 위해 상기 동작 코드(OPC<1:n>) 중 제 m 비트(OPC<m>)를 사용할 수 있다. 상기 m은 1 이상 n 이하의 정수일 수 있다. 상기 동작 코드(OPC<1:n>)는 가드 키를 생성하는데 사용될 수 있다.
상기 인에이블 신호 생성 회로(220)는 상기 복수의 동작 코드(OPC<1:n>) 및 상기 스트로브 펄스(SP)를 수신할 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 동작 코드(OPC<1:n>)의 적어도 일부 및 상기 스트로브 펄스(SP)에 기초하여 시드 신호(SEED)를 생성할 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 동작 코드(OPC<1:n>) 중 제 m 비트(OPC<m>) 및 상기 스트로브 펄스(SP)에 기초하여 상기 시드 신호(SEED)를 생성할 수 있다. 예를 들어, 상기 동작 코드(OPC<1:n>)의 제 m 비트(OPC<m>)가 로직 하이 레벨일 때 상기 스트로브 펄스(SP)에 동기하여 상기 시드 신호(SEED)를 인에이블 시킬 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 동작 코드(OPC<1:n>), 상기 스트로브 펄스(SP) 및 상기 시드 신호(SEED)에 기초하여 인에이블 신호(PPREN)를 생성할 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 시드 신호(SEED)가 인에이블된 후, 복수개의 상기 동작 코드(OPC<1:n>)로부터 복수의 가드 키(GK)를 생성할 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 복수개의 동작 코드(OPC<1:n>)가 기대 값과 각각 대응할 때, 상기 복수의 가드 키(GK)를 각각 인에이블시킬 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 복수의 동작 코드(OPC<1:n>)가 기대 값과 각각 다를 때, 상기 복수의 가드 키(GK)를 각각 디스에이블시킬 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 복수의 가드 키(GK)가 인에이블되었을 때, 상기 시드 신호(SEED)를 쉬프팅시켜 상기 인에이블 신호(PPREN)를 인에이블시킬 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 복수의 동작 코드(OPC<1:n>) 중 어느 하나라도 기대 값과 다를 때, 상기 동작 코드(OPC<1:n>)에 대응되는 가드 키(GK)를 디스에이블시키고, 인에이블 리셋 신호(RST)를 인에이블시켜 상기 인에이블 신호(PPREN)가 생성되는 것을 방지할 수 있다. 일 실시예에서, 상기 인에이블 신호 생성 회로(220)는 제 1 리셋 신호(PPR_RST1)를 더 수신할 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 제 1 리셋 신호(PPR_RST1)에 기초하여 상기 인에이블 리셋 신호(RST)를 생성할 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 제 1 리셋 신호(PPR_RST1)가 인에이블되면, 상기 가드 키(GK)에 무관하게 상기 인에이블 리셋 신호(RST)를 인에이블시킬 수 있다. 일 실시예에서, 상기 인에이블 신호 생성 회로(220)는 상기 가드 키(GK) 및 상기 인에이블 리셋 신호(RST)에 기초하여 제 2 리셋 신호(PPR_RST2)를 생성할 수 있다. 상기 인에이블 신호 생성 회로(220)는 상기 제 2 리셋 신호(PPR_RST2)에 기초하여 상기 시드 신호(SEED)를 초기화시킬 수 있다.
도 2에서, 상기 인에이블 신호 생성 회로(220)는 시드 신호 생성 회로(221), 가드 키 생성 회로(222), 가드 키 리셋 회로(223) 및 인에이블 신호 출력 회로(224)를 포함할 수 있다. 상기 시드 신호 생성 회로(221)는 상기 동작 코드(OPC<1:n>)의 적어도 일부 및 상기 스트로브 펄스(SP)를 수신할 수 있다. 상기 시드 신호 생성 회로(221)는 상기 동작 코드(OPC<1:n>)의 제 m 비트(OPC<m>) 및 상기 스트로브 펄스(SP)에 기초하여 상기 시드 신호(SEED)를 생성할 수 있다. 예를 들어, 상기 시드 신호 생성 회로(221)는 상기 스트로브 펄스(SP)가 인에이블되었을 때 상기 동작 코드(OPC<1:n>)의 제 m 비트(OPC<m>)가 로직 하이 레벨이면, 상기 시드 신호(SEED)를 인에이블시킬 수 있다.
상기 가드 키 생성 회로(222)는 상기 동작 코드(OPC<1:n>) 및 상기 스트로브 펄스(SP)를 수신할 수 있다. 상기 가드 키 생성 회로(222)는 상기 복수의 동작 코드(OPC<1:n>)를 순차적으로 수신하여 복수의 가드 키(GK)를 생성할 수 있다. 예를 들어, 상기 가드 키 생성 회로(222)는 상기 동작 코드(OPC<1:n>)가 입력될 때마다, 상기 동작 코드(OPC<1:n>)를 디코딩하여 상기 복수의 가드 키(GK)를 생성할 수 있다. 이하에서, 예시적으로 상기 가드 키(GK)가 4개인 것을 가정하여 설명하기로 한다. 하지만, 이에 한정하려는 것은 아니며, 가드 키(GK)의 개수는 4개 보다 적을 수도 있고, 4개 보다 많을 수도 있다. 상기 가드 키 생성 회로(222)는 4개의 동작 코드(OPC<1:n>)를 수신하여 4개의 가드 키(GK)를 생성할 수 있다. 상기 가드 키 생성 회로(222)는 상기 4개의 동작 코드(OPC<1:n>)를 디코딩하여 각각 1 비트를 갖는 4개의 디코딩 신호를 생성할 수 있다. 상기 가드 키 생성 회로(222)는 상기 스트로브 펄스(SP)가 인에이블될 때마다 상기 디코딩 신호를 래치하고, 래치된 신호를 상기 가드 키(GK)로 생성할 수 있다. 상기 디코딩 신호 및 상기 가드 키(GK)는 1비트를 갖는 것으로 예시하였지만, 상기 가드 키 생성 회로(222)는 2비트 이상을 갖는 상기 가드 키(GK)를 생성하도록 수정 및 변경될 수 있다. 상기 가드 키 생성 회로(222)는 상기 동작 코드(OPC<1:n>)가 기대 값에 대응하는 코드 값을 가질 때 상기 가드 키(GK)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 가드 키 생성 회로(222)는 상기 동작 코드(OPC<1:n>)가 상기 기대 값과 상이한 코드 값을 가질 때 상기 가드 키(GK)를 로직 로우 레벨로 디스에이블시킬 수 있다.
상기 가드 키 리셋 회로(223)는 상기 가드 키 생성 회로(222)로부터 상기 복수의 가드 키(GK)를 수신할 수 있다. 상기 가드 키 리셋 회로(223)는 상기 복수의 가드 키(GK)에 기초하여 복수의 인에이블 리셋 신호(RST)를 생성할 수 있다. 상기 가드 키 리셋 회로(223)는 상기 4개의 가드 키(GK)에 기초하여 4개의 인에이블 리셋 신호(RST)를 생성할 수 있다. 상기 가드 키(GK)가 로직 하이 레벨로 인에이블될 때, 상기 가드 키 리셋 회로(223)는 상기 인에이블 리셋 신호(RST)를 디스에이블 상태로 유지시킬 수 있다. 상기 가드 키(GK)가 로직 로우 레벨로 디스에이블될 때, 상기 가드 키 리셋 회로(223)는 상기 인에이블 리셋 신호(RST)를 인에이블시킬 수 있다. 상기 가드 키 리셋 회로(223)는 제 1 가드 키(GK1)에 기초하여 제 1 인에이블 리셋 신호(RST1)를 생성하고, 제 2 가드 키(GK2)에 기초하여 제 2 인에이블 리셋 신호(RST2)를 생성할 수 있다. 상기 가드 키 리셋 회로(223)는 제 3 가드 키(GK3)에 기초하여 제 3 인에이블 리셋 신호(RST3)를 생성하고, 제 4 가드 키(GK4)에 기초하여 제 4 인에이블 리셋 신호(RST4)를 생성할 수 있다.
일 실시예에서, 상기 가드 키 리셋 회로(223)는 상기 동작 코드(OPC<1:n>)의 적어도 일부와 상기 가드 키(GK)에 기초하여 하나의 인에이블 리셋 신호(RST)를 생성할 수 있다. 예를 들어, 상기 가드 키 리셋 회로(223)는 상기 동작 코드(OPC<1:n>)의 제 k 비트(OPC<k>)와 상기 가드 키(GK)에 기초하여 상기 인에이블 리셋 신호(RST)를 생성할 수 있다. 상기 k는 1과 n 사이의 m이 아닌 정수일 수 있다. 상기 가드 키 리셋 회로(223)는 첫 번째 동작 코드(OPC<1:n>)의 제 k 비트(OPC<k>)와 상기 첫 번째 동작 코드(OPC<1:n>)로부터 생성된 제 1 가드 키(GK1)에 기초하여 상기 제 1 인에이블 리셋 신호(RST1)를 생성할 수 있다. 상기 가드 키 리셋 회로(223)는 두 번째 동작 코드(OPC<1:n>)의 제 k 비트(OPC<k>)와 상기 두 번째 동작 코드(OPC<1:n>)로부터 생성된 제 2 가드 키(GK2)에 기초하여 상기 제 2 인에이블 리셋 신호(RST2)를 생성할 수 있다. 상기 가드 키 리셋 회로(223)는 세 번째 동작 코드(OPC<1:n>)의 제 k 비트(OPC<k>)와 상기 세 번째 동작 코드(OPC<1:n>)로부터 생성된 제 3 가드 키(GK3)에 기초하여 상기 제 3 인에이블 리셋 신호(RST3)를 생성할 수 있다. 상기 가드 키 리셋 회로(223)는 네 번째 동작 코드(OPC<1:n>)의 제 k 비트(OPC<k>)와 상기 네 번째 동작 코드(OPC<1:n>)로부터 생성된 제 4 가드 키(GK4)에 기초하여 상기 제 4 인에이블 리셋 신호(RST4)를 생성할 수 있다. 상기 가드 키 리셋 회로(223)가 상기 동작 코드(OPC<1:n>)의 적어도 일부와 상기 가드 키(GK)에 기초하여 상기 인에이블 리셋 신호(RST)를 생성하는 경우, 상기 동작 코드(OPC<1:n>)의 적어도 일부는 프리 디코딩 (pre-decoding) 신호와 같이 사용될 수 있고, 상기 동작 코드(OPC<1:n>)를 디코딩하는 상기 가드 키 생성 회로(222)의 로직 게이트의 개수를 최소화시킬 수 있다.
상기 가드 키 리셋 회로(223)는 제 1 리셋 신호(PPR_RST1)를 더 수신할 수 있다. 상기 가드 키 리셋 회로(223)는 상기 제 1 리셋 신호(PPR_RST1)에 기초하여 상기 인에이블 리셋 신호(RST)를 인에이블시킬 수 있다. 상기 가드 키 리셋 회로(223)는 상기 제 1 리셋 신호(PPR_RST1)가 인에이블되면, 상기 제 1 내지 제 4 가드 키(GK1, GK2, GK3, GK4)에 무관하게 상기 제 1 내지 제 4 인에이블 리셋 신호(RST1, RST2, RST3, RST43)를 모두 인에이블시킬 수 있다.
상기 인에이블 신호 출력 회로(224)는 상기 시드 신호(SEED) 및 상기 인에이블 리셋 신호(RST)를 수신할 수 있다. 상기 인에이블 신호 출력 회로(224)는 상기 시드 신호(SEED)를 쉬프팅시켜 상기 인에이블 신호(PPREN)를 생성할 수 있다. 상기 인에이블 신호 출력 회로(224)는 쉬프팅 클럭 신호(SCLK)를 더 수신하고, 상기 쉬프팅 클럭 신호(SCLK)에 동기하여 상기 시드 신호(SEED)를 쉬프팅시킬 수 있다. 상기 쉬프팅 클럭 신호(SCLK)는 상기 클럭 신호(CLK) 및/또는 상기 스트로브 펄스(SP)에 기초하여 생성될 수 있다. 상기 인에이블 신호 출력 회로(224)는 상기 시드 신호(SEED)를 순차적으로 복수 회 쉬프팅시켜 복수의 쉬프팅 신호를 생성할 수 있다. 상기 인에이블 신호 출력 회로(224)는 상기 인에이블 리셋 신호(RST)에 기초하여 상기 쉬프팅 신호를 초기화시켜 상기 인에이블 신호(PPREN)가 생성되는 것을 방지할 수 있다. 상기 가드 키(GK)가 4개일 때, 상기 인에이블 신호 출력 회로(224)는 상기 시드 신호(SEED)를 순차적으로 4회 지연시켜 4개의 쉬프팅 신호를 생성할 수 있다. 상기 인에이블 신호 출력 회로(224)는 상기 제 1 내지 제 4 인에이블 리셋 신호(RST1, RST2, RST3, RST4) 중 어느 하나라도 인에이블되면 대응하는 쉬프팅 신호가 생성되는 것을 방지할 수 있다. 예를 들어, 제 3 인에이블 리셋 신호(RST3)가 인에이블되면, 상기 인에이블 신호 생성 회로는 첫 번째 및 두 번째 쉬프팅 신호를 생성하지만, 상기 세 번째 쉬프팅 신호를 초기화시켜 상기 세 번째 및 네 번째 쉬프팅 신호가 생성되지 않도록 한다. 이에 대한 상세한 설명은 후술하기로 한다.
상기 인에이블 신호 출력 회로(224)는 마지막 쉬프팅 신호에 기초하여 상기 인에이블 신호(PPREN)를 인에이블시킬 수 있다. 상기 인에이블 신호 출력 회로(224)는 상기 제 1 리셋 신호(PPR_RST1)를 더 수신할 수 있다. 상기 인에이블 신호 출력 회로(224)는 상기 제 1 리셋 신호(PPR_RST1)에 기초하여 상기 인에이블 신호(PPREN)를 디스에이블시킬 수 있다. 상기 인에이블 신호 출력 회로(224)는 상기 마지막 쉬프팅 신호가 인에이블되면 상기 인에이블 신호(PPREN)를 인에이블시키고, 상기 제 1 리셋 신호(PPR_RST1)가 인에이블되면 상기 인에이블 신호(PPREN)를 디스에이블시킬 수 있다.
상기 인에이블 신호 출력 회로(224)는 제 2 리셋 신호(PPR_RST2)를 더 생성할 수 있다. 상기 인에이블 신호 출력 회로(224)는 상기 쉬프팅 신호 중 적어도 일부에 기초하여 상기 제 2 리셋 신호(PPR_RST2)를 생성할 수 있다. 상기 인에이블 신호 출력 회로(224)는 상기 시드 신호(SEED)가 쉬프팅 되어 복수의 쉬프팅 신호 중 어느 하나라도 생성되면, 상기 제 2 리셋 신호(PPR_RST2)를 인에이블시킬 수 있다. 상기 제 2 리셋 신호(PPR_RST2)는 상기 시드 신호 생성 회로(221)로 제공될 수 있다. 상기 시드 신호 생성 회로(221)는 상기 제 2 리셋 신호(PPR_RST2)에 기초하여 상기 시드 신호(SEED)를 초기화시킬 수 있다.
도 2에서, 상기 반도체 장치(200)는 제 1 리셋 신호 생성 회로(230)를 더 포함할 수 있다. 상기 제 1 리셋 신호 생성 회로(230)는 상기 커맨드 디코딩 회로(210)로부터 커맨드 신호(CA, CS) 중 적어도 일부를 수신하여 상기 제 1 리셋 신호(PPR_RST1)를 생성할 수 있다. 예를 들어, 상기 제 1 리셋 신호 생성 회로(230)는 상기 커맨드 신호 중 상기 칩 선택 신호(CS)에 기초하여 상기 제 1 리셋 신호(PPR_RST1)를 생성할 수 있다. 상기 칩 선택 신호(CS)는 상기 인에이블 신호(PPREN)가 인에이블되어 상기 반도체 장치(200)가 특정 동작을 수행하는 것을 종료시키기 위해 입력될 수 있고, 상기 제 1 리셋 신호 생성 회로(230)는 상기 칩 선택 신호(CS)에 기초하여 상기 제 1 리셋 신호(PPR_RST1)를 인에이블시킬 수 있다. 상기 제 1 리셋 신호(PPR_RST1)는 상기 가드 키 리셋 회로(223) 및 상기 인에이블 신호 출력 회로(224)로 제공될 수 있다.
도 3은 도 2에 도시된 시드 신호 생성 회로(221)의 구성을 보여주는 도면이다. 도 3에서, 상기 시드 신호 생성 회로(221)는 플립플롭(310)을 포함할 수 있다. 상기 플립플롭(310)의 입력 단자(D)는 상기 동작 코드의 제 m 비트(OPC<m>)를 수신하고, 상기 플립플롭(310)의 클럭 단자는 상기 스트로브 펄스(SP)를 수신할 수 있다. 상기 플립플롭의 리셋 단자(RST)는 상기 제 2 리셋 신호(PPR_RST2)를 수신할 수 있다. 상기 시드 신호(SEED)는 상기 플립플롭(310)의 출력 단자(Q)를 통해 출력될 수 있다. 상기 플립플롭(310)은 상기 스트로브 펄스(SP)에 기초하여 상기 동작 코드의 제 m 비트(OPC<m>)를 상기 시드 신호(SEED)로서 출력할 수 있다. 상기 플립플롭(310)은 상기 스트로브 펄스(SP)가 인에이블되었을 때, 상기 동작 코드의 제 m 비트(OPC<m>)가 로직 하이 레벨이면 상기 시드 신호(SEED)를 로직 하이 레벨로 인에이블시킬 수 있다. 상기 플립플롭(310)은 인에이블된 제 2 리셋 신호(PPR_RST2)를 수신하면 상기 시드 신호(SEED)를 로직 로우 레벨로 초기화시킬 수 있다.
도 4는 도 2에 도시된 가드 키 생성 회로(222)의 구성을 보여주는 도면이다. 도 4에서, 상기 가드 키 생성 회로(222)는 복수의 가드 키 디코더 및 복수의 가드 키 레지스터를 포함할 수 있다. 상기 가드 키 디코더 및 상기 가드 키 레지스터는 상기 반도체 장치(200)가 사용하는 가드 키의 개수에 대응하는 개수로 구비될 수 있다. 도 4에서, 상기 가드 키 생성 회로(222)는 제 1 가드 키 디코더(411), 제 2 가드 키 디코더(412), 제 3 가드 키 디코더(413), 제 4 가드 키 디코더(414), 제 1 가드 키 레지스터(421), 제 2 가드 키 레지스터(422), 제 3 가드 키 레지스터(423), 제 4 가드 키 레지스터(424)를 포함할 수 있다. 상기 제 1 가드 키 디코더(411)는 상기 동작 코드(OPC<1:n>)가 제 1 코드 값을 가질 때, 상기 동작 코드(OPC<1:n>)를 디코딩하여 제 1 디코딩 신호(DC1)를 생성할 수 있다. 상기 제 1 디코딩 신호(DC1)는 1비트의 신호일 수 있고, 상기 동작 코드(OPC<1:n>)가 상기 제 1 코드 값을 가질 때, 로직 하이 레벨을 가질 수 있다. 상기 제 1 코드 값은 상기 제 1 가드 키(GK1)를 인에이블시킬 수 있는 기대 값일 수 있다. 상기 제 2 가드 키 디코더(412)는 상기 동작 코드(OPC<1:n>)가 제 2 코드 값을 가질 때, 상기 동작 코드(OPC<1:n>)를 디코딩하여 제 2 디코딩 신호(DC2)를 생성할 수 있다. 상기 제 2 디코딩 신호(DC2)는 1비트의 신호일 수 있고, 상기 동작 코드(OPC<1:n>)가 상기 제 2 코드 값을 가질 때, 로직 하이 레벨을 가질 수 있다. 상기 제 2 코드 값은 상기 제 2 가드 키(GK2)를 인에이블시킬 수 있는 기대 값일 수 있다. 상기 제 3 가드 키 디코더(413)는 상기 동작 코드(OPC<1:n>)가 제 3 코드 값을 가질 때, 상기 동작 코드(OPC<1:n>)를 디코딩하여 제 3 디코딩 신호(DC3)를 생성할 수 있다. 상기 제 3 디코딩 신호(DC3)는 1비트의 신호일 수 있고, 상기 동작 코드OPC<1:n>)가 상기 제 3 코드 값을 가질 때, 로직 하이 레벨을 가질 수 있다. 상기 제 3 코드 값은 상기 제 3 가드 키(GK3)를 인에이블시킬 수 있는 기대 값일 수 있다. 상기 제 4 가드 키 디코더(414)는 상기 동작 코드(OPC<1:n>)가 제 4 코드 값을 가질 때, 상기 동작 코드(OPC<1:n>)를 디코딩하여 제 4 디코딩 신호(DC4)를 생성할 수 있다. 상기 제 4 디코딩 신호(DC4)는 1비트의 신호일 수 있고, 상기 동작 코드(OPC<1:n>)가 상기 제 4 코드 값을 가질 때, 로직 하이 레벨을 가질 수 있다. 상기 제 4 코드 값은 상기 제 4 가드 키(GK1)를 인에이블시킬 수 있는 기대 값일 수 있다.
상기 1 내지 제 4 가드 키 레지스터(421, 422, 423, 424)는 상기 스트로브 신호(SP)를 공통 수신할 수 있다. 상기 제 1 가드 키 레지스터(421)는 상기 제 1 가드 키 디코더(411)로부터 상기 제 1 디코딩 신호(DC1)를 수신할 수 있다. 상기 제 1 가드 키 레지스터(421)는 상기 스트로브 신호(SP)가 인에이블되었을 때, 상기 제 1 디코딩 신호(DC1)를 저장하고, 상기 제 1 디코딩 신호(DC1)를 상기 제 1 가드 키(GK1)로 출력할 수 있다. 상기 제 2 가드 키 레지스터(422)는 상기 제 2 가드 키 디코더(412)로부터 상기 제 2 디코딩 신호(DC2)를 수신할 수 있다. 상기 제 2 가드 키 레지스터(422)는 상기 스트로브 신호(SP)가 인에이블되었을 때, 상기 제 2 디코딩 신호(DC2)를 저장하고, 상기 제 2 디코딩 신호(DC2)를 상기 제 2 가드 키(GK2)로 출력할 수 있다. 상기 제 3 가드 키 레지스터(423)는 상기 제 3 가드 키 디코더(413)로부터 상기 제 3 디코딩 신호(DC3)를 수신할 수 있다. 상기 제 3 가드 키 레지스터(423)는 상기 스트로브 신호(SP)가 인에이블되었을 때, 상기 제 3 디코딩 신호(DC3)를 저장하고, 상기 제 3 디코딩 신호(DC3)를 상기 제 3 가드 키(GK3)로 출력할 수 있다. 상기 제 4 가드 키 레지스터(424)는 상기 제 4 가드 키 디코더(414)로부터 상기 제 4 디코딩 신호(DC4)를 수신할 수 있다. 상기 제 4 가드 키 레지스터(424)는 상기 스트로브 신호(SP)가 인에이블되었을 때, 상기 제 4 디코딩 신호(DC4)를 저장하고, 상기 제 4 디코딩 신호(DC4)를 상기 제 4 가드 키(GK4)로 출력할 수 있다. 상기 제 1 내지 제 4 가드 키 레지스터(421, 422, 423, 424)는 상기 제 1 리셋 신호(PPR_RST1)를 공통 수신할 수 있다. 상기 제 1 내지 제 4 가드 키 레지스터(421, 422, 423, 424)는 상기 제 1 리셋 신호(PPR_RST1)가 인에이블되었을 때, 상기 제 1 내지 제 4 가드 키(GK1, GK2, GK3, GK4)를 각각 초기화시킬 수 있다. 예를 들어, 상기 제 1 내지 제 4 가드 키 레지스터(421, 422, 423, 424)는 상기 제 1 리셋 신호(PPR_RST1)가 인에이블되었을 때, 저장된 가드 키를 로직 로우 레벨로 초기화시킬 수 있다.
도 5는 도 2에 도시된 가드 키 리셋 회로(223)의 구성을 보여주는 도면이다. 도 4에서, 상기 가드 키 리셋 회로(223)는 공통 가드 키 생성기(510) 및 인에이블 리셋 신호 생성기(520)를 포함할 수 있다. 상기 공통 가드 키 생성기(510)는 상기 동작 코드의 제 k 비트(OPC<k>) 및 상기 스트로브 펄스(SP)에 기초하여 공통 가드 키(CGK)를 생성할 수 있다. 상기 공통 가드 키 생성기(510)는 상기 스트로브 펄스(SP)가 인에이블될 때마다 상기 동작 코드의 제 k 비트(OPC<k>)를 공통 가드 키(CGK)로 출력할 수 있다. 상기 공통 가드 키 생성기(510)는 상기 스트로브 펄스(SP)가 인에이블될 때마다 첫 번째 내지 네 번째 동작 코드의 제 k 비트(OPC<k>)를 각각 상기 공통 가드 키(CGK)로서 출력할 수 있다. 상기 공통 가드 키 생성기(510)는 인버터(511) 및 낸드 게이트(512)를 포함할 수 있다. 상기 인버터(511)는 상기 동작 코드의 제 k 비트(OPC<k>)를 수신하고, 상기 동작 코드의 제 k 비트(OPC<k>)를 반전시킬 수 있다. 상기 낸드 게이트(512)는 상기 인버터(511)의 출력 및 상기 스트로브 펄스(SP)를 수신할 수 있다. 상기 낸드 게이트(512)는 상기 스트로브 펄스(SP)가 하이 레벨로 인에이블되었을 때 상기 인버터(511)의 출력을 반전시켜 상기 공통 가드 키(CGK)를 출력할 수 있다
상기 인에이블 리셋 신호 생성기(520)는 상기 가드 키(GK1, GK2, GK3, GK4) 및 상기 공통 가드 키(CGK)를 수신할 수 있다. 상기 인에이블 리셋 신호 생성기(520)는 상기 가드 키(GK1, GK2, GK3, GK4) 및 상기 공통 가드 키(CGK)에 기초하여 상기 인에이블 리셋 신호(RST1, RST2, RST3, RST4)를 생성할 수 있다. 상기 인에이블 신호 생성기(520)는 상기 공통 가드 키(CGK)와 제 1 가드 키(GK1)에 기초하여 제 1 인에이블 리셋 신호(RST1)를 생성할 수 있다. 상기 인에이블 리셋 신호 생성기(520)는 상기 공통 가드 키(CGK)와 제 2 가드 키(GK2)에 기초하여 제 2 인에이블 리셋 신호(RST2)를 생성할 수 있다. 상기 인에이블 리셋 신호 생성기(520)는 상기 공통 가드 키(CGK)와 제 3 가드 키(GK3)에 기초하여 제 3 인에이블 리셋 신호(RST3)를 생성할 수 있다. 상기 인에이블 리셋 신호 생성기(520)는 상기 공통 가드 키(CGK)와 제 4 가드 키(GK4)에 기초하여 제 4 인에이블 리셋 신호(RST4)를 생성할 수 있다. 상기 인에이블 리셋 신호 생성기(520)는 상기 제 1 리셋 신호(PPR_RST1)를 더 수신할 수 있다. 상기 인에이블 리셋 신호 생성기(520)는 상기 제 1 리셋 신호(PPR_RST1)가 인에이블되었을 때, 상기 가드 키(GK1, GK2, GK3, GK4)와 무관하게 상기 인에이블 리셋 신호(RST1, RST2, RST3, RST4)를 인에이블시킬 수 있다.
상기 인에이블 리셋 신호 생성기(520)는 제 1 낸드 게이트(531), 제 1 노어 게이트(532), 제 1 인버터(533), 제 2 낸드 게이트(541), 제 2 노어 게이트(542), 제 2 인버터(543), 제 3 낸드 게이트(551), 제 3 노어 게이트(552), 제 3 인버터(553), 제 4 낸드 게이트(561), 제 4 노어 게이트(562) 및 제 4 인버터(563)를 포함할 수 있다. 상기 제 1 낸드 게이트(531)는 상기 공통 가드 키(CGK)와 상기 제 1 가드 키(GK1)를 수신할 수 있다. 상기 제 1 노어 게이트(532)는 상기 제 1 낸드 게이트(531)의 출력 및 상기 제 1 리셋 신호(PPR_RST1)를 수신할 수 있다. 상기 제 1 인버터(533)는 상기 제 1 노어 게이트(532)의 출력을 반전시켜 상기 제 1 인에이블 리셋 신호(RST1)를 출력할 수 있다. 상기 제 2 낸드 게이트(541)는 상기 공통 가드 키(CGK)와 상기 제 2 가드 키(GK2)를 수신할 수 있다. 상기 제 2 노어 게이트(542)는 상기 제 2 낸드 게이트(541)의 출력 및 상기 제 1 리셋 신호(PPR_RST1)를 수신할 수 있다. 상기 제 2 인버터(543)는 상기 제 2 노어 게이트(542)의 출력을 반전시켜 상기 제 2 인에이블 리셋 신호(RST2)를 출력할 수 있다. 상기 제 3 낸드 게이트(551)는 상기 공통 가드 키(CGK)와 상기 제 3 가드 키(GK3)를 수신할 수 있다. 상기 제 3 노어 게이트(552)는 상기 제 3 낸드 게이트(551)의 출력 및 상기 제 1 리셋 신호(PPR_RST1)를 수신할 수 있다. 상기 제 3 인버터(553)는 상기 제 3 노어 게이트(552)의 출력을 반전시켜 상기 제 3 인에이블 리셋 신호(RST3)를 출력할 수 있다. 상기 제 4 낸드 게이트(561)는 상기 공통 가드 키(CGK)와 상기 제 4 가드 키(GK4)를 수신할 수 있다. 상기 제 4 노어 게이트(562)는 상기 제 4 낸드 게이트(561)의 출력 및 상기 제 1 리셋 신호(PPR_RST1)를 수신할 수 있다. 상기 제 4 인버터(563)는 상기 제 4 노어 게이트(562)의 출력을 반전시켜 상기 제 4 인에이블 리셋 신호(RST4)를 출력할 수 있다.
상기 스트로브 펄스(SP)가 첫 번째로 인에이블되면 첫 번째 동작 코드(OPC<1:n>)로부터 생성된 공통 가드 키(CGK) 및 상기 제 1 가드 키(GK1)가 상기 인에이블 리셋 신호 생성기(520)로 입력될 수 있다. 상기 공통 가드 키(CGK) 및 상기 제 1 가드 키(GK1)가 모두 로직 하이 레벨일 때, 상기 인에이블 리셋 신호 생성기(520)는 상기 제 1 인에이블 리셋 신호(RST1)를 디스에이블 상태로 유지시킬 수 있다. 상기 공통 가드 키(CGK)와 상기 제 1 가드 키(GK1)의 로직 레벨이 상이할 때, 상기 인에이블 리셋 신호 생성기(520)는 상기 제 1 인에이블 리셋 신호(RST1)를 인에이블시킬 수 있다. 상기 스트로브 펄스(SP)가 두 번째로 인에이블되면 두 번째 동작 코드(OPC<1:n>)로부터 생성된 공통 가드 키(CGK) 및 상기 제 2 가드 키(GK2)가 상기 인에이블 리셋 신호 생성기(520)로 입력될 수 있다. 상기 공통 가드 키(CGK) 및 상기 제 2 가드 키(GK2)가 모두 로직 하이 레벨일 때, 상기 인에이블 리셋 신호 생성기(520)는 상기 제 2 인에이블 리셋 신호(RST2)를 디스에이블 상태로 유지시킬 수 있다. 상기 공통 가드 키(CGK)와 상기 제 2 가드 키(GK2)의 로직 레벨이 상이할 때, 상기 인에이블 리셋 신호 생성기(520)는 상기 제 2 인에이블 리셋 신호(RST2)를 인에이블시킬 수 있다. 상기 스트로브 펄스(SP)가 세 번째로 인에이블되면 세 번째 동작 코드(OPC<1:n>)로부터 생성된 공통 가드 키(CGK) 및 상기 제 3 가드 키(GK3)가 상기 인에이블 리셋 신호 생성기(520)로 입력될 수 있다. 상기 공통 가드 키(CGK) 및 상기 제 3 가드 키(GK3)가 모두 로직 하이 레벨일 때, 상기 인에이블 리셋 신호 생성기(520)는 상기 제 3 인에이블 리셋 신호(RST3)를 디스에이블 상태로 유지시킬 수 있다. 상기 공통 가드 키(CGK)와 상기 제 3 가드 키(GK3)의 로직 레벨이 상이할 때, 상기 인에이블 리셋 신호 생성기(520)는 상기 제 3 인에이블 리셋 신호(RST3)를 인에이블시킬 수 있다. 상기 스트로브 펄스(SP)가 네 번째로 인에이블되면 네 번째 동작 코드(OPC<1:n>)로부터 생성된 공통 가드 키(CGK) 및 상기 제 4 가드 키(K4)가 상기 인에이블 리셋 신호 생성기(520)로 입력될 수 있다. 상기 공통 가드 키(CGK) 및 상기 제 4 가드 키(GK4)가 모두 로직 하이 레벨일 때, 상기 인에이블 리셋 신호 생성기(520)는 상기 제 4 인에이블 리셋 신호(RST4)를 디스에이블 상태로 유지시킬 수 있다. 상기 공통 가드 키(CGK)와 상기 제 4 가드 키(GK4)의 로직 레벨이 상이할 때, 상기 인에이블 리셋 신호 생성기(520)는 상기 제 4 인에이블 리셋 신호(RST4)를 인에이블시킬 수 있다.
도 6은 도 2에 도시된 인에이블 신호 출력 회로(224)의 구성을 보여주는 도면이다. 도 6에서, 상기 인에이블 신호 출력 회로(224)는 쉬프트 레지스터 회로(610), 래치 회로(620) 및 제 2 리셋 신호 생성 회로(630)를 포함할 수 있다. 상기 쉬프트 레지스터 회로(610)는 상기 시드 신호(SEED) 및 상기 쉬프팅 클럭 신호(SCLK)를 수신하여 상기 시드 신호(SEED)를 쉬프팅시킬 수 있다. 상기 쉬프트 레지스터 회로(610)는 상기 시드 신호(SEED)를 쉬프팅시켜 복수의 쉬프팅 신호를 생성할 수 있다. 상기 쉬프트 레지스터 회로(610)는 상기 쉬프팅 클럭 신호(SCLK)가 토글할 때마다 상기 시드 신호(SEED)를 쉬프팅시켜 복수의 쉬프팅 신호를 생성할 수 있다. 예를 들어, 상기 가드 키가 4개일 때, 상기 쉬프트 레지스터 회로(610)는 상기 시드 신호(SEED)를 4번 쉬프팅시켜 제 1 내지 제 4 쉬프팅 신호(Q1, Q2, Q3, Q4)를 생성할 수 있다. 상기 쉬프트 레지스터 회로(610)는 상기 제 1 내지 제 4 인에이블 리셋 신호(RST1, RST2, RST3, RST4)에 기초하여 상기 제 1 내지 제 4 쉬프팅 신호(Q1, Q2, Q3, Q4)를 초기화시킬 수 있다. 상기 쉬프트 레지스터 회로(610)는 제 1 플립플롭(611), 제 2 플립플롭(612), 제 3 플립플롭(613) 및 제 4 플립플롭(614)을 포함할 수 있다. 상기 제 1 플립플롭(611)의 입력 단자(D)는 상기 시드 신호(SEED)를 수신하고, 상기 제 1 플립플롭(611)의 클럭 단자는 상기 쉬프팅 클럭 신호(SCLK)를 수신할 수 있다. 상기 제 1 쉬프팅 신호(Q1)는 상기 제 1 플립플롭(611)의 출력 단자(Q)로부터 출력될 수 있다. 상기 제 1 플립플롭(611)은 리셋 단자(RST)로 상기 제 1 인에이블 리셋 신호(RST1)를 수신할 수 있다. 상기 제 1 플립플롭(611)은 상기 제 1 인에이블 리셋 신호(RST1)가 인에이블되면, 상기 제 1 쉬프팅 신호(Q1)를 초기화시켜 상기 시드 신호(SEED)로부터 상기 제 1 쉬프팅 신호(Q1)가 생성되는 것을 방지할 수 있다.
상기 제 2 플립플롭(612)의 입력 단자(D)는 상기 제 1 쉬프팅 신호(Q1)를 수신하고, 상기 제 2 플립플롭(612)의 클럭 단자는 상기 쉬프팅 클럭 신호(SCLK)를 수신할 수 있다. 상기 제 2 쉬프팅 신호(Q2)는 상기 제 2 플립플롭(612)의 출력 단자(Q)로부터 출력될 수 있다. 상기 제 2 플립플롭(612)은 리셋 단자(RST)로 상기 제 2 인에이블 리셋 신호(RST2)를 수신할 수 있다. 상기 제 2 플립플롭(612)은 상기 제 2 인에이블 리셋 신호(RST2)가 인에이블되면, 상기 제 2 쉬프팅 신호(Q2)를 초기화시켜 상기 제 1 쉬프팅 신호(Q1)로부터 상기 제 2 쉬프팅 신호(Q2)가 생성되는 것을 방지할 수 있다.
상기 제 3 플립플롭(613)의 입력 단자(D)는 상기 제 2 쉬프팅 신호(Q2)를 수신하고, 상기 제 3 플립플롭(613)의 클럭 단자는 상기 쉬프팅 클럭 신호(SCLK)를 수신할 수 있다. 상기 제 3 쉬프팅 신호(Q3)는 상기 제 3 플립플롭(613)의 출력 단자(Q)로부터 출력될 수 있다. 상기 제 3 플립플롭(613)은 리셋 단자(RST)로 상기 제 3 인에이블 리셋 신호(RST3)를 수신할 수 있다. 상기 제 3 플립플롭(613)은 상기 제 3 인에이블 리셋 신호(RST3)가 인에이블되면, 상기 제 3 쉬프팅 신호(Q3)를 초기화시켜 상기 제 2 쉬프팅 신호(Q2)로부터 상기 제 3 쉬프팅 신호(Q3)가 생성되는 것을 방지할 수 있다.
상기 제 4 플립플롭(614)의 입력 단자(D)는 상기 제 3 쉬프팅 신호(Q3)를 수신하고, 상기 제 4 플립플롭(614)의 클럭 단자는 상기 쉬프팅 클럭 신호(SCLK)를 수신할 수 있다. 상기 제 4 쉬프팅 신호(Q4)는 상기 제 4 플립플롭(614)의 출력 단자(Q)로부터 출력될 수 있다. 상기 제 4 플립플롭(614)은 리셋 단자(RST)로 상기 제 4 인에이블 리셋 신호(RST4)를 수신할 수 있다. 상기 제 4 플립플롭(614)은 상기 제 4 인에이블 리셋 신호(RST4)가 인에이블되면, 상기 제 4 쉬프팅 신호(Q4)를 초기화시켜 상기 제 3 쉬프팅 신호(Q3)로부터 상기 제 4 쉬프팅 신호(Q4)가 생성되는 것을 방지할 수 있다.
상기 래치 회로(620)는 상기 쉬프트 레지스터 회로(610)로부터 생성된 쉬프팅 신호 중 마지막 쉬프팅 신호를 수신할 수 있다. 상기 래치 회로(620)는 상기 쉬프트 레지스터 회로(610)로부터 출력된 제 4 쉬프팅 신호(Q4)에 기초하여 상기 인에이블 신호(PPREN)를 생성할 수 있다. 상기 래치 회로(620)는 상기 제 4 쉬프팅 신호(Q4)가 인에이블되면 상기 인에이블 신호(PPREN)를 인에이블시킬 수 있다. 상기 래치 회로(620)는 상기 제 1 리셋 신호(PPR_RST1)를 더 수신할 수 있다. 상기 래치 회로(620)는 상기 제 1 리셋 신호(PPR_RST1)가 인에이블되면 상기 인에이블 신호(PPREN)를 디스에이블시킬 수 있다. 상기 래치 회로(620)는 인버터(621) 및 SR 래치(622)를 포함할 수 있다. 상기 인버터(621)는 상기 제 4 쉬프팅 신호(Q4)를 수신할 수 있다. 상기 인버터(621)는 상기 제 4 쉬프팅 신호(Q4)를 반전시킬 수 있다. 상기 SR 래치(622)는 상기 인버터(621)의 출력 및 상기 제 1 리셋 신호(PPR_RST1)를 수신할 수 있다. 상기 SR 래치(622)는 상기 인버터(621)의 출력에 기초하여 상기 인에이블 신호(PPREN)를 인에이블시키고, 상기 제 1 리셋 신호(PPR_RST1)가 인에이블되었을 때 상기 인에이블 신호(PPREN)를 디스에이블시킬 수 있다. 상기 래치 회로(620)는 마지막 쉬프팅 신호에 기초하여 상기 인에이블 신호(PPREN)를 인에이블시키므로, 상기 제 1 내지 제 4 인에이블 리셋 신호(RST1, RST2, RST3, RST4) 모두가 인에이블되지 않았을 때, 상기 시드 신호(SEED)로부터 생성된 상기 제 4 쉬프팅 신호(Q4)에 기초하여 상기 인에이블 신호(PPREN)를 인에이블시킬 수 있다.
상기 제 2 리셋 신호 생성 회로(630)는 상기 복수의 쉬프팅 신호 중 적어도 일부를 수신할 수 있다. 상기 제 2 리셋 신호 생성기(630)는 상기 복수의 쉬프팅 신호 중 적어도 일부를 수신하여 상기 제 2 리셋 신호(PPR_RST2)를 생성할 수 있다. 상기 제 2 리셋 신호 생성기(630)는 상기 복수의 쉬프팅 신호 중 어느 하나라도 인에이블되었을 때, 상기 제 2 리셋 신호(PPR_RST2)를 인에이블시킬 수 있다. 상기 제 2 리셋 신호(PPR_RST2)는 상기 시드 신호 생성 회로(221)로 제공될 수 있다. 상기 제 2 리셋 신호 생성 회로(630)는 노어 게이트(631), 제 1 인버터(632), 제 2 인버터(633) 및 제 3 인버터(634)를 포함할 수 있다. 상기 노어 게이트(631)는 상기 제 1 내지 제 3 쉬프팅 신호(Q1, Q2, Q3)를 수신할 수 있다. 상기 제 1 내지 제 3 인버터(632, 633, 634)는 상기 노어 게이트(631)의 출력을 순차적으로 반전시켜 상기 제 2 리셋 신호(PPR_RST2)를 생성할 수 있다. 따라서, 상기 제 2 리셋 신호 생성 회로(630)는 상기 제 1 내지 제 3 쉬프팅 신호(Q1, Q2, Q3) 중 어느 하나라도 로직 하이 레벨로 인에이블되었을 때, 로직 하이 레벨로 인에이블되는 상기 제 2 리셋 신호(PPR_RST2)를 생성할 수 있다.
도 2 내지 도 6을 참조하여, 본 발명의 실시예에 따른 인에이블 신호 생성 회로(220) 및 이를 포함하는 반도체 장치(200)의 동작을 설명하면 다음과 같다. 상기 커맨드 디코딩 회로(210)는 입력된 커맨드 신호(CA, CS)에 기초하여 동작 코드(OPC<1:n>)를 생성할 수 있다. 상기 커맨드 신호(CA, CS)에 기초하여 생성된 동작 코드의 제 m 비트(OPC<m>)가 로우 레벨일 때 상기 시드 신호 생성 회로(221)는 상기 시드 신호(SEED)를 생성하지 않을 수 있고, 상기 인에이블 신호(PPREN)를 생성하는 동작이 수행되지 않을 수 있다. 상기 커맨드 신호(CA, CS)에 기초하여 생성된 동작 코드의 제 m 비트(OPC<m>)가 하이 레벨일 때, 상기 시드 신호 생성 회로(221)는 상기 스트로브 펄스(SP)에 동기하여 상기 시드 신호(SEED)를 인에이블시킬 수 있다.
상기 시드 신호(SEED)가 생성된 후 입력된 커맨드 신호(CA, CS)에 기초하여 생성된 동작 코드(OPC<1:n>)는 상기 제 1 가드 키(GK1)를 생성하기 위한 첫 번째 동작 코드일 수 있다. 상기 가드 키 생성 회로(222)는 상기 첫 번째 동작 코드(OPC<1:n>)를 디코딩하여 상기 제 1 가드 키(GK1)를 생성할 수 있다. 상기 첫 번째 동작 코드(OPC<1:n>)가 기대 값과 대응할 때 상기 제 1 가드 키(GK1)가 로직 하이 레벨을 가질 수 있고, 상기 가드 키 리셋 회로(223)는 상기 제 1 인에이블 리셋 신호(RST1)를 디스에이블 상태로 유지시킬 수 있다. 따라서, 상기 인에이블 신호 출력 회로(224)는 상기 시드 신호(SEED)를 상기 쉬프팅 클럭 신호(SCLK)에 동기시켜 상기 제 1 쉬프팅 신호(Q1)로서 출력할 수 있다.
다음으로 입력된 커맨드 신호(CA, CS)에 기초하여 생성된 동작 코드(OPC<1:n>)는 상기 제 2 가드 키(GK2)를 생성하기 위한 두 번째 동작 코드일 수 있다. 상기 가드 키 생성 회로(222)는 상기 두 번째 동작 코드(OPC<1:n>)를 디코딩하여 상기 제 2 가드 키(GK2)를 생성할 수 있다. 상기 두 번째 동작 코드(OPC<1:n>)가 기대 값에 대응할 때 상기 제 2 가드 키(GK2)는 로직 하이 레벨을 가질 수 있고, 상기 가드 키 리셋 회로(223)는 상기 제 2 인에이블 리셋 신호(RST2)를 디스에이블 상태로 유지시킬 수 있다. 따라서, 상기 인에이블 신호 출력 회로(224)는 상기 제 1 쉬프팅 신호(Q1)를 상기 쉬프팅 클럭 신호(SCLK)에 동기시켜 상기 제 2 쉬프팅 신호(Q2)로서 출력할 수 있다.
다음으로 입력된 커맨드 신호(CA, CS)에 기초하여 생성된 동작 코드(OPC<1:n>)는 제 3 가드 키(GK3)를 생성하기 위한 세 번째 동작 코드일 수 있다. 상기 가드 키 생성 회로(222)는 상기 세 번째 동작 코드(OPC<1:n>)를 디코딩하여 상기 제 3 가드 키(GK3)를 생성할 수 있다. 상기 세 번째 동작 코드(OPC<1:n>)가 기대 값과 동일할 때 상기 제 3 가드 키(GK3)는 로직 하이 레벨을 가질 수 있고, 상기 가드 키 리셋 회로(223)는 상기 제 3 인에이블 리셋 신호(RST3)를 디스에이블 상태로 유지시킬 수 있다. 따라서, 상기 인에이블 신호 출력 회로(224)는 상기 제 2 쉬프팅 신호(Q2)를 상기 쉬프팅 클럭 신호(SCLK)에 동기시켜 상기 제 3 쉬프팅 신호(Q3)로서 출력할 수 있다.
다음으로 입력된 커맨드 신호(CA, CS)에 기초하여 생성된 동작 코드(OPC<1:n>)는 네 번째 동작 코드일 수 있다. 상기 가드 키 생성 회로(222)는 상기 네 번째 동작 코드(OPC<1:n>)를 디코딩하여 상기 제 4 가드 키(GK4)를 생성할 수 있다. 상기 네 번째 동작 코드(OPC<1:n>)가 기대 값과 동일할 때 상기 제 4 가드 키(GK4)는 로직 하이 레벨을 가질 수 있고, 상기 가드 키 리셋 회로(223)는 상기 제 4 인에이블 리셋 신호(RST4)를 디스에이블 상태로 유지시킬 수 있다. 따라서, 상기 인에이블 신호 출력 회로(224)는 상기 제 3 쉬프팅 신호(Q3)를 상기 쉬프팅 클럭 신호(SCLK)에 동기시켜 상기 제 4 쉬프팅 신호(Q4)로서 출력할 수 있다.
상기 인에이블 신호 출력 회로(224)는 상기 제 4 쉬프팅 신호(Q4)에 기초하여 상기 인에이블 신호(PPREN)를 인에이블시킬 수 있다. 따라서, 기대 값에 대응하는 첫 번째 내지 네 번째 동작 코드를 생성할 수 있는 커맨드 신호(CA, CS)가 연속적으로 수신되었을 때, 상기 인에이블 신호 생성 회로(220)는 상기 인에이블 신호(PPREN)를 인에이블시킬 수 있다.
상기 첫 번째 내지 네 번째 동작 코드로부터 생성된 상기 제 1 내지 제 4 가드 키(GK1, GK2, GK3, GK4) 중 어느 하나라도 로직 로우 레벨을 갖는다면, 상기 제 1 내지 제 4 인에이블 리셋 신호(RST1, RST2, RST3, RST4) 중 어느 하나가 인에이블될 수 있다. 상기 제 1 내지 제 4 인에이블 리셋 신호(RST1, RST2, RST3, RST4)가 인에이블되면, 상기 인에이블 신호 출력 회로(224)는 상기 제 1 내지 제 4 쉬프팅 신호(Q1, Q2, Q3, Q4)가 생성되는 것을 방지하여 상기 인에이블 신호(PPREN)가 인에이블되지 않도록 한다.
상기 인에이블 신호 출력 회로(224)는 상기 제 1 내지 제 3 쉬프팅 신호(Q1, Q2, Q3) 중 어느 하나라도 인에이블되면 상기 제 2 리셋 신호(PPR_RST2)를 생성할 수 있고, 상기 시드 신호 생성 회로(221)는 상기 시드 신호(SEED)를 로직 로우 레벨로 초기화시킬 수 있다. 상기 반도체 장치(200)는 상기 인에이블 신호(PPREN)에 기초하여 특정 동작을 수행할 수 있다. 이후, 상기 반도체 장치(200)의 특정 동작을 종료시키기 위해 상기 커맨드 신호(CA, CS)가 입력되면, 상기 제 1 리셋 신호 생성 회로(230)는 상기 커맨드 신호(CA, CS)에 기초하여 상기 제 1 리셋 신호(PPR_RST1)를 인에이블시킬 수 있다. 상기 제 1 리셋 신호(PPR_RST1)가 인에이블되면, 상기 가드 키 리셋 회로(223)는 상기 제 1 내지 제 4 인에이블 리셋 신호(224)를 인에이블시켜 상기 제 1 내지 제 4 가드 키(GK1, GK2, GK3, GK4)를 초기화시킬 수 있다. 또한, 상기 인에이블 신호 출력 회로(224)는 상기 제 1 리셋 신호(PPR_RST1)에 기초하여 상기 인에이블 신호(PPREN)를 디스에이블시킬 수 있다.
도 7은 도 1에 도시된 리페어 회로(124) 및 OTP 셀 어레이(122)의 구성을 보여주는 도면이다. 도 7에서, 상기 리페어 회로(124)는 리페어 정보 수신 회로(710), 퓨즈 프로그램 제어 회로(720) 및 럽쳐 회로(730)를 포함할 수 있다. 상기 리페어 정보 수신 회로(710)는 상기 인에이블 신호(PPREN) 및 리페어 정보(RI)를 수신할 수 있다. 상기 리페어 정보 수신 회로(710)는 상기 인에이블 신호(PPREN)가 인에이블되었을 때, 상기 리페어 정보(RI)에 기초하여 리페어 제어 신호(RS)를 생성할 수 있다. 상기 퓨즈 프로그램 제어기(720)는 상기 리페어 제어 신호(RS)에 기초하여 상기 OTP 셀 어레이(122)의 워드 라인 중 특정 워드라인을 선택하기 위한 워드 라인 선택 신호(WLS)를 생성할 수 있다. 상기 퓨즈 프로그램 제어기(720)는 상기 리페어 제어 신호(RS)에 기초하여 상기 OTP 셀 어레이(122)의 비트라인 중 특정 비트라인을 선택하고, 상기 선택된 워드라인 및 선택된 비트라인과 연결된 OTP 메모리 셀을 프로그래밍하기 위한 럽쳐 인에이블 신호(RUPEN)를 생성할 수 있다. 상기 럽쳐 회로(730)는 상기 럽쳐 인에이블 신호(RUPEN)에 기초하여 선택된 OTP 메모리 셀을 럽쳐하여 OTP 메모리 셀을 프로그래밍할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (25)

  1. 커맨드 신호 및 클럭 신호에 기초하여 동작 코드 및 스트로브 펄스를 생성하는 커맨드 디코딩 회로;
    상기 동작 코드 중 적어도 일부 및 상기 스트로브 펄스에 기초하여 시드 신호를 생성하고, 상기 시드 신호가 생성된 후 복수개의 상기 동작 코드 및 상기 스트로브 펄스에 기초하여 복수의 가드 키를 생성하며, 상기 시드 신호를 쉬프팅하여 인에이블 신호를 생성하고, 상기 복수의 가드 키 중 어느 하나라도 디스에이블되었을 때 상기 인에이블 신호가 생성되는 것을 방지하는 인에이블 신호 생성 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 인에이블 신호 생성 회로는
    상기 동작 코드의 중 적어도 일부 및 상기 스트로브 펄스에 기초하여 시드 신호를 생성하는 시드 신호 생성 회로;
    상기 복수개의 상기 동작 코드를 디코딩하여 복수의 디코딩 신호를 생성하고, 상기 스트로브 펄스에 기초하여 상기 복수의 디코딩 신호로부터 상기 복수의 가드 키를 생성하는 가드 키 생성 회로;
    상기 복수의 가드 키에 기초하여 복수의 인에이블 리셋 신호를 생성하는 가드 키 리셋 회로; 및
    쉬프팅 클럭 신호에 동기하여 상기 시드 신호를 쉬프팅시켜 상기 인에이블 신호를 생성하고, 상기 복수의 인에이블 리셋 신호에 기초하여 상기 인에이블 신호가 생성되는 것을 방지하는 인에이블 신호 출력 회로를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 가드 키 리셋 회로는 하나의 동작 코드 중 적어도 일부 및 상기 스트로브 신호에 기초하여 공통 가드 키를 생성하는 공통 가드 키 생성기; 및
    상기 하나의 동작 코드로부터 생성된 가드 키 및 상기 공통 가드 키에 기초하여 하나의 인에이블 리셋 신호를 생성하는 인에이블 리셋 신호 생성기를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 가드 키 리셋 회로는 제 1 리셋 신호를 더 수신하고, 상기 제 1 리셋 신호가 인에이블되었을 때 상기 복수의 가드 키와 무관하게 상기 복수의 인에이블 리셋 신호를 인에이블시키는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 커맨드 신호의 적어도 일부에 기초하여 상기 제 1 리셋 신호를 생성하는 제 1 리셋 신호 생성 회로를 더 포함하는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 인에이블 신호 출력 회로는 상기 쉬프팅 클럭 신호에 기초하여 상기 시드 신호를 쉬프팅 시켜 복수의 쉬프팅 신호를 생성하고, 상기 복수의 인에이블 리셋 신호 중 어느 하나가 인에이블되었을 때 대응하는 쉬프팅 신호가 생성되는 것을 방지하는 쉬프트 레지스터 회로;
    마지막 쉬프팅 신호에 기초하여 상기 인에이블 신호를 생성하는 래치 회로; 및
    상기 복수의 쉬프팅 신호에 기초하여 제 2 리셋 신호를 생성하는 제 2 리셋 신호 생성 회로를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 래치 회로는 상기 마지막 쉬프팅 신호가 인에이블되었을 때 상기 인에이블 신호를 인에이블시키고, 제 1 리셋 신호에 기초하여 상기 인에이블 신호를 디스에이블시키는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 시드 신호 생성 회로는 상기 제 2 리셋 신호에 기초하여 상기 시드 신호를 초기화시키는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 인에이블 신호에 기초하여 포스트 패키지 리페어 동작을 수행하는 리페어 회로를 더 포함하는 반도체 장치.
  10. 순차적으로 입력되는 n개의 동작 코드를 디코딩하여 n개의 디코딩 신호를 생성하고, 스트로브 펄스에 기초하여 상기 n개의 디코딩 신호를 제 1 내지 제 n 가드 키로 생성하며, 상기 n은 2 이상의 정수인 가드 키 생성 회로;
    상기 제 1 내지 제 n 가드 키에 기초하여 제 1 내지 제 n 인에이블 리셋 신호를 생성하는 가드 키 리셋 회로; 및
    쉬프팅 클럭 신호에 기초하여 시드 신호를 쉬프팅시켜 제 1 내지 제 n 쉬프팅 신호를 생성하고, 상기 제 n 쉬프팅 신호에 기초하여 인에이블 신호를 생성하며, 상기 제 1 내지 제 n 인에이블 리셋 신호에 기초하여 상기 제 1 내지 제 n 쉬프팅 신호를 초기화시키는 인에이블 신호 출력 회로를 포함하는 인에이블 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 가드 키 리셋 회로는 하나의 동작 코드 중 적어도 일부 및 상기 스트로브 신호에 기초하여 공통 가드 키를 생성하는 공통 가드 키 생성기; 및
    상기 제 1 내지 제 n 가드 키와 상기 공통 가드 키에 기초하여 상기 제 1 내지 제 n 인에이블 리셋 신호를 생성하는 인에이블 리셋 신호 생성기를 포함하는 인에이블 신호 생성 회로.
  12. 제 11 항에 있어서,
    상기 가드 키 리셋 회로는 제 1 리셋 신호가 인에이블되면 상기 제 1 내지 제 n 인에이블 리셋 신호를 인에이블시키는 인에이블 신호 생성 회로.
  13. 제 10 항에 있어서,
    상기 인에이블 신호 출력 회로는 상기 쉬프팅 클럭 신호에 기초하여 상기 시드 신호를 쉬프팅시켜 제 1 내지 제 n 쉬프팅 신호를 생성하고, 상기 제 1 내지 제 n 인에이블 리셋 신호에 기초하여 상기 제 1 내지 제 n 쉬프팅 신호를 각각 초기화시키는 쉬프트 레지스터 회로; 및
    상기 제 n 쉬프팅 신호 및 제 1 리셋 신호에 기초하여 상기 인에이블 신호를 생성하는 래치 회로를 포함하는 인에이블 신호 생성 회로.
  14. 제 13 항에 있어서,
    상기 래치 회로는 상기 제 n 쉬프팅 신호가 인에이블되었을 때 상기 인에이블 신호를 인에이블시키고, 상기 제 1 리셋 신호가 인에이블되었을 때 상기 인에이블 신호를 디스에이블시키는 인에이블 신호 생성 회로.
  15. 제 13 항에 있어서,
    상기 제 1 내지 제 n 쉬프팅 신호 중 적어도 하나에 기초하여 제 2 리셋 신호를 생성하는 제 2 리셋 신호 생성 회로를 더 포함하고,
    상기 시드 신호는 상기 제 2 리셋 신호에 기초하여 초기화되는 인에이블 신호 생성 회로.
  16. 제 10 항에 있어서,
    상기 n 개의 동작 코드가 생성되기 이전에 생성된 동작 코드에 기초하여 상기 시드 신호를 생성하는 시드 신호 생성 회로를 더 포함하는 인에이블 신호 생성 회로.
  17. 커맨드 신호 및 클럭 신호에 기초하여 생성된 동작 코드의 적어도 일부에 기초하여 시드 신호를 생성하는 단계;
    상기 커맨드 신호 및 상기 클럭 신호에 기초하여 생성된 첫 번째 동작 코드에 기초하여 제 1 가드 키를 생성하고, 상기 제 1 가드 키에 기초하여 제 1 인에이블 리셋 신호를 인에이블시키는 단계;
    상기 제 1 인에이블 신호에 기초하여 상기 시드 신호를 쉬프팅시켜 제 1 쉬프팅 신호를 생성하는 단계;
    상기 커맨드 신호 및 상기 클럭 신호에 기초하여 생성된 두 번째 동작 코드에 기초하여 제 2 가드 키를 생성하고, 상기 제 2 가드 키에 기초하여 제 2 인에이블 리셋 신호를 인에이블시키는 단계; 및
    상기 제 2 인에이블 리셋 신호에 기초하여 상기 제 1 쉬프팅 신호를 쉬프팅시켜 제 2 쉬프팅 신호를 생성하고, 상기 제 2 쉬프팅 신호에 기초하여 인에이블 신호를 생성하는 단계를 포함하는 반도체 장치의 동작 방법.
  18. 제 17 항에 있어서,
    제 1 인에이블 리셋 신호를 인에이블시키는 단계에서, 상기 제 1 가드 키가 인에이블되었을 때 상기 제 1 인에이블 리셋 신호를 디스에이블 상태로 유지시키고, 상기 제 2 가드 키가 디스에이블되었을 때 상기 제 1 인에이블 리셋 신호를 인에이블시키는 반도체 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 제 1 쉬프팅 신호를 생성하는 단계에서, 상기 제 1 인에이블 리셋 신호가 디스에이블된 상태일 때 상기 제 1 쉬프팅 신호를 생성하고, 상기 제 1 인에이블 리셋 신호가 인에이블되었을 때 상기 제 1 쉬프팅 신호가 생성되는 것을 방지하는 반도체 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 제 1 인에이블 리셋 신호가 인에이블되었을 때 상기 시드 신호를 초기화시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  21. 제 17 항에 있어서,
    제 2 인에이블 리셋 신호를 인에이블시키는 단계에서, 상기 제 2 가드 키가 인에이블되었을 때 상기 제 2 인에이블 리셋 신호를 디스에이블 상태로 유지시키고, 상기 제 2 가드 키가 디스에이블되었을 때 상기 제 2 인에이블 리셋 신호를 인에이블시키는 반도체 장치의 동작 방법.
  22. 제 21 항에 있어서,
    상기 제 2 쉬프팅 신호를 생성하는 단계에서, 상기 제 2 인에이블 리셋 신호가 디스에이블된 상태일 때 상기 제 2 쉬프팅 신호를 생성하고, 상기 제 2 인에이블 리셋 신호가 인에이블되었을 때 상기 제 2 쉬프팅 신호가 생성되는 것을 방지하는 반도체 장치의 동작 방법.
  23. 제 21 항에 있어서,
    상기 제 2 인에이블 리셋 신호가 인에이블되었을 때 상기 시드 신호를 초기화시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  24. 제 17 항에 있어서,
    상기 인에이블 신호에 기초하여 포스트 패키지 리페어 동작을 수행하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  25. 제 17 항에 있어서,
    상기 커맨드 신호에 기초하여 상기 인에이블 신호를 초기화시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
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