KR20150136675A - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 장치 및 이를 포함하는 반도체 시스템 Download PDF

Info

Publication number
KR20150136675A
KR20150136675A KR1020140063663A KR20140063663A KR20150136675A KR 20150136675 A KR20150136675 A KR 20150136675A KR 1020140063663 A KR1020140063663 A KR 1020140063663A KR 20140063663 A KR20140063663 A KR 20140063663A KR 20150136675 A KR20150136675 A KR 20150136675A
Authority
KR
South Korea
Prior art keywords
mode
signal
memory
control signal
address
Prior art date
Application number
KR1020140063663A
Other languages
English (en)
Inventor
송청기
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140063663A priority Critical patent/KR20150136675A/ko
Priority to US14/489,020 priority patent/US9396816B2/en
Priority to CN201410843156.6A priority patent/CN105304145B/zh
Publication of KR20150136675A publication Critical patent/KR20150136675A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

메모리 컨트롤러; 및 상기 메모리 컨트롤러로부터 인가된 차단 모드 진입신호에 응답하여 제어신호의 활성화 여부를 결정하고, 상기 메모리 컨트롤러로부터 인가된 제1어드레스 및 제1커맨드에 응답하여 리페어 모드에 진입하되, 상기 제어신호의 활성화 구간에서는 상기 리페어 모드의 진입이 강제로 차단되는 메모리를 포함하는 반도체 시스템이 제공되며, 메모리 내부에서 발생할 수 있는 의도치 않은 리페어 모드의 진입을 차단함으로써 리페어 오동작을 방지할 수 있다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로 반도체 시스템의 포스트 패키지 리페어(Post Package Repair)에 관한 것이다.
반도체 장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리되어야 한다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다. 따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. 리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이마다 스페어 로우와 스페어 컬럼을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다. 즉, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 현재 불량 셀(cell)에 대한 리페어(repair) 방식은 웨이퍼(wafer) 상태에서 리페어하는 방식과 패키지(package) 상태에서 리페어하는 방식이 있다. 웨이퍼 상태에서 리페어하는 방식은 웨이퍼에서 테스트(test)를 수행한 후 불량 셀을 리던던시 셀로 교체하는 방식이다. 패키지 상태에서 리페어하는 방식은 패키징 상태에서 테스트를 진행 후 패키지 상태에서 불량 셀과 교체될 수 있도록 고안된 리던던시 셀로 불량 셀을 대체하는 방식이다. 이를 포스트 패키지 리페어(Post Package Repair) 방식이라고 한다. 이러한 포스트 패키지 리페어는 메모리 컨트롤러로부터 리페어 동작을 수행하라는 명령을 메모리로 인가받음으로써 수행된다. 즉, 메모리 컨트롤러로부터 포스트 패키지 리페어 동작을 수행하기 위한 PPR 모드로 설정하기 위해 특정 어드레스 및 커맨드를 메모리로 인가한다. 인가된 특정 어드레스 및 커맨드에 따라 메모리는 포스트 패키지 리페어 동작을 수행하게 된다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 의도치 않은 포스트 패키지 리페어(PPR) 모드의 진입을 차단함으로써 메모리 내부에서 발생할 수 있는 리페어 오동작을 방지할 수 있는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공한다.
본 발명의 일 실시예에 따른 반도체 시스템은, 메모리 컨트롤러; 및 상기 메모리 컨트롤러로부터 인가된 차단 모드 진입신호에 응답하여 제어신호의 활성화 여부를 결정하고, 상기 메모리 컨트롤러로부터 인가된 제1어드레스 및 제1커맨드에 응답하여 리페어 모드에 진입하되, 상기 제어신호의 활성화 구간에서는 상기 리페어 모드의 진입이 강제로 차단되는 메모리를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템의 동작방법은, 메모리 컨트롤러와 메모리를 포함하는 반도체 시스템의 동작방법에 있어서, 상기 메모리 컨트롤러로부터 차단 모드 진입신호에 응답하여 상기 메모리의 차단 모드 진입/탈출을 결정하는 단계; 상기 차단 모드 탈출시 상기 메모리 컨트롤러에서 생성되는 제1어드레스 및 제1커맨드에 응답하여 상기 메모리를 리페어 모드에 진입시키는 단계;및 상기 차단 모드 진입시 상기 메모리의 리페어 모드 진입이 강제로 차단되는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 외부로부터 인가된 차단 모드 진입신호에 응답하여 제어신호를 생성하기 위한 제어신호 생성부;및 상기 제어신호의 비활성화구간에서 상기 외부로부터 인가된 상기 제1어드레스 및 제1커맨드에 응답하여 리페어 모드의 진입 여부를 결정하기 위한 모드 활성화신호를 활성화시키고, 상기 제어신호의 활성화구간에서 상기 모드 활성화신호를 강제로 비활성화시키는 모드 활성화신호 생성부를 포함할 수 있다.
제안된 실시예에 따른 반도체 시스템은 메모리 내부에서 발생할 수 있는 의도치 않은 리페어 모드의 진입을 차단함으로써 리페어 오동작을 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 시스템의 블록 구성도.
도 2는 도 1의 메모리의 일 실시예를 도시한 회로도.
도 3은 본 발명의 제2 실시예에 따른 반도체 시스템의 블록 구성도.
도 4는 도 3의 메모리의 일 실시예를 도시한 블록 구성도.
도 5A는 일반적으로 메모리에 커맨드가 입력된 경우의 타이밍도이며, 도 5B는 메모리 내부적으로 발생할 수 있는 문제점을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 반도체 시스템(1000)을 도시한 블록 구성도이다.
도 1을 참조하면, 반도체 시스템(1000)은 메모리(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리(100)는 코어부(110)와, 모드 레지스터부(130)와, 제어신호 생성부(150) 및 모드 활성화신호 생성부(170)를 포함할 수 있다.
메모리 컨트롤러(200)는 메모리(100)를 제어하기 위한 제1어드레스(ADD1)와 제1커맨드(CMD1) 및 차단 모드 진입신호(DIS_ENTRY)를 생성하여 메모리(100)로 전송한다. 이때, 차단 모드 진입신호(DIS_ENTRY)는 메모리 컨트롤러(200)로부터 메모리(100)로 전송된 제2어드레스(ADD2) 및 제2커맨드(CMD2)일 수 있다. 또한, 차단 모드 진입신호(DIS_ENTRY)는 메모리 컨트롤러(200)에서 인가된 제2어드레스(ADD2) 및 제2커맨드(CMD2) 뿐만 아니라, 메모리(100)의 테스트 구간을 정의하기 위한 테스트 동작신호일 수 있다. 이때, 테스트 동작신호는 메모리 컨트롤러(200)에서 직접 인가된 테스트 신호(T_SIG) 및 제2커맨드(CMD2)에 응답하여 생성될 수 있다. 또한, 제1어드레스(ADD1)와 제1커맨드(CMD1)는 메모리(100)의 리페어 모드의 진입 여부를 결정하기 위한 신호가 된다. 리페어 모드는 포스트 패키지 리페어(Post Package Repair;PPR) 동작을 수행하는 모드로써 패키지(package)된 상태의 메모리에 대해 리페어 동작을 의미한다.
메모리(100)는 메모리 컨트롤러(200)로부터 인가된 차단 모드신호(DIS_ENTRY)에 응답하여 제어신호(PPR_CTRL)의 활성화 여부를 결정하고, 메모리 컨트롤러(200)로부터 인가된 제1어드레스(ADD1) 및 제1커맨드(CMD1)에 응답하여 리페어 모드에 진입하되, 제어신호(PPR_CTRL)의 활성화 구간에서는 리페어 모드의 진입이 강제로 차단된다.
메모리(100)의 코어부(110)는 다수의 셀(미도시)을 구비하고, 메모리 컨트롤러(200)로부터 리페어 모드로 설정하기 위한 정보를 인가받으면 PPR 모드로 동작하도록 한다. PPR 모드는 리페어 동작을 수행하는 모드로써 다수의 셀 중에서 결함 셀이 발견되는 경우에 결함 셀을 해당 결함 셀에 대응하는 리던던시 셀로 리페어(repair) 하는 동작을 의미한다. 이때, 메모리(100)는 리페어 모드에 진입하기 위한 정보를 메모리 컨트롤러(200)로부터 제1어드레스(ADD1) 및 제1커맨드(CMD1)로 전달받게 된다. 다시 말해, 코어부(110)는 메모리 컨트롤러(200)로부터 리페어 모드에 진입하라는 명령에 따라 리페어 동작을 수행하게 된다.
모드 레지스터부(130)는 메모리 컨트롤러(200)로부터 제1커맨드(CMD1)를 인가받아 다양한 MRS(Mode Register Set)코드를 생성한다. 참고로, 일반적인 메모리(100)는 동작 모드를 미리 설정하여 동작한다. 즉, 메모리 컨트롤러(200)는 메모리(100)를 억세스(access)하기 전에 메모리(100)에 카스 레이턴시(Column Address Strobe Latency), 버스트 타입(Burst Type), 버스트 랭스(Burst Length)등을 미리 설정한다. 이러한, 동작 모드를 셋팅하여 저장하는 장소가 모드 레지스터부(130)이다.
여기서, 모드 레지스터부(130)로 인가되는 제1커맨드(CMD1)는 메모리(100)의 커맨드 디코더(미도시)에서 디코딩된 신호일 수 있다. 제1커맨드(CMD1)를 인가받은 모드 레지스터부(130)는 제1MRS코드(MR_1)를 설정한다. 모드 레지스터부(130)에서 설정된 제1MRS코드(MR_1)는 코어부(110)의 리페어 동작에 관련된 코드이다. 다시 말해, 제1MRS코드(MR_1)는 제1커맨드(CMD1)를 인가받아 코어부(110)의 리페어 모드(PPR)로 진입하기 위한 코드를 의미한다.
제어신호 생성부(150)는 메모리 컨트롤러(200)로부터 인가된 차단 모드 진입신호(DIS_ENTRY)에 응답하여 제어신호(PPR_CTRL)를 활성화한다. 또한, 제어신호 생성부(150)는 메모리 컨트롤러(200)로부터 인가되거나, 또는 메모리(100)의 내부로부터 생성된 차단 모드 탈출신호(DIS_EXIT)에 응답하여 제어신호(PPR_CTRL)를 비활성화시킨다. 따라서, 제어신호 생성부(150)는 차단 모드 진입신호(DIS_ENTRY)을 통해 제어신호(PPR_CTRL)를 설정하고, 차단 모드 탈출신호(DIS_EXIT)로 제어신호(PPR_CTRL)를 초기화시킨다.
모드 활성화신호 생성부(170)는 제어신호(PPR_CTRL)와 제1어드레스(ADD1) 및 제1커맨드(CMD1)를 인가받아 리페어 모드의 진입 여부를 결정하기 위한 모드 활성화신호(PPREN)를 생성한다. 구체적으로, 모드 활성화신호 생성부(170)는 제어신호(PPR_CTRL)의 비활성화 구간에서는 제1어드레스(ADD1) 및 제1커맨드(CMD1)에 의해 설정된 제1MRS코드(MR_1)에 응답하여 모드 활성화신호(PPREN)를 활성화시킨다. 다시 말해, 제어신호(PPR_CTRL)가 비활성화된 경우에 제1어드레스(ADD1)와 제1MRS코드(MR_1)가 인가되면 모드 활성화신호(PPREN)가 활성화되어 리페어 모드(PPR)에 진입하고, 제1어드레스(ADD1)와 제1MRS코드(MR_1)가 인가되지 않으면 모드 활성화신호(PPREN)가 비활성화되어 리페어 모드(PPR)에 진입하지 않는다. 반면에, 제어신호(PPR_CTRL)의 활성화 구간에서는 모드 활성화신호(PPREN)를 강제로 비활성화시킨다.
다음으로 동작에 대해 설명하면, 메모리 컨트롤러(200)에서 리페어 모드의 진입을 차단하기 위해 차단 모드 진입신호(DIS_ENTRY)를 메모리(100)로 인가한다. 메모리(100)에서 차단 모드 진입신호(DIS_ENTRY)에 응답하여 제어신호(PPR_CTRL)가 활성화되면 제어신호(PPR_CTRL)가 활성화된 구간 동안에는 제1어드레스(ADD1) 및 제1커맨드(CMD1)가 인가되더라도 모드 활성화신호(PPREN)가 비활성화되어 리페어 모드(PPR)의 진입이 강제로 차단된다. 이후, 메모리 컨트롤러(200)에서 리페어 모드로 진입하기 위해 차단 모드 탈출신호(DIS_EXIT)가 메모리(100)로 인가되면, 메모리(100)에서 차단 모드 탈출신호(DIS_EXIT)에 응답하여 제어신호(PPR_CTRL)가 비활성화된다. 제어신호(PPR_CTRL)가 비활성화되고, 제1어드레스(ADD1) 및 제1커맨드(CM1)가 인가되면 모드 활성화신호(PPREN)가 활성화되어 코어부(110)는 리페어 모드로 진입하게 된다.
본 발명의 제1실시예에 따른 반도체 시스템(1000)은 메모리 컨트롤러(200)로부터 차단 모드 진입신호(DIS_ENTRY)에 응답하여 메모리(100)의 차단 모드 진입/탈출을 결정한다. 여기서, 차단 모드는 메모리(100)의 리페어 모드를 차단하기 위한 모드를 의미한다. 차단 모드 탈출시 메모리 컨트롤러(200)에서 생성되는 제1어드레스(ADD1) 및 제1커맨드(CMD1)에 응답하여 메모리(100)를 리페어 모드에 진입한다. 반면에, 차단 모드 진입시에는 메모리(100)의 리페어 모드 진입이 강제로 차단된다. 따라서, 반도체 시스템(1000)은 메모리(100) 내부에서 발생할 수 있는 의도치 않은 리페어 모드의 진입을 차단함으로써 리페어 오동작을 방지할 수 있다.
도 2는 도 1의 메모리(100)의 일 실시예를 도시한 회로도이다.
도 2를 참조하면, 메모리는 모드 레지스터부(130)와, 제어신호 생성부(150) 및 모드 활성화신호 생성부(170)를 포함할 수 있다. 제어신호 생성부(150)는 제어신호 설정부(151)와, 제어신호 초기화부(153) 및 래치부(155)를 포함할 수 있다. 여기서, 모드 활성화신호 생성부(170)는 모드 활성화신호 제어부(171) 및 출력부(173)로 구성될 수 있다.
모드 레지스터부(130)는 메모리 컨트롤러로부터 제1커맨드(CMD1)를 인가받아 설정된 제1MRS코드(MR_1)를 출력한다. 또한, 모드 레지스터부(130)는 메모리 컨트롤러로부터 제2커맨드(CMD2)를 인가받아 설정된 제2MRS코드(MR_2)를 출력한다. 제1어드레스(ADD1) 및 제1커맨드(CMD1)는 메모리의 리페어모드 진입 여부를 결정하기 위한 신호가 된다. 따라서, 제1MRS코드(MR_1)는 리페어 모드로 진입하기 위한 코드이다. 전술하였듯이, 리페어 모드의 진입을 차단하기 위한 차단 모드 진입신호는 제2어드레스(ADD2) 및 제2커맨드(CMD2)에 의해 설정된 제2MRS코드(MR_2)가 조합된 신호일 수 있다. 또한, 차단 모드 진입신호는 메모리의 테스트 구간을 정의하기 위한 테스트 동작신호일 수 있다. 구체적으로, 테스트 동작신호는 제2MRS코드(MR_2) 및 테스트 신호(T_SIG)가 조합된 신호일 수 있다.
이하, 차단 모드 진입신호로써 제2어드레스(ADD2) 및 제2MRS코드(MR_2)가 조합된 신호를 일례로 설명하도록 한다.
제어신호 설정부(151)는 앤드 게이트(AND)로 구성될 수 있다. 제어신호 설정부(151)는 인가된 제2어드레스(ADD2) 및 제2MRS코드(MR_2)를 인가받는다. 제어신호 설정부(151)는 제2어드레스(ADD2) 및 제2MRS 코드(MR_2)가 '하이' 레벨로 활성화된 구간에서 제1출력신호(A)를 '하이'로 활성화한다. 따라서, 제어신호 설정부(151)는 리페어 모드로 진입하는 것을 원하지 않을 경우에 제2어드레스(ADD2) 및 제2MRS코드(MR_2)를 인가받아 리페어 모드의 진입을 차단하기 위한 제어신호(PPR_CTRL)가 활성화되도록 설정한다. 제어신호 설정부(151)로 입력되는 제2어드레스(ADD2) 및 제2MRS코드(MR_2)를 통해 제어신호(PPR_CTRL)를 생성하는 것을 일례로 설명하였으나, 메모리 컨트롤러로부터 테스트 신호(T_SIG)를 인가받아 제2MRS코드(MR_2)와의 조합으로 제어신호(PPR_CTRL)를 설정하는 것이 가능하다.
제어신호 초기화부(153)는 노어 게이트(NOR)로 구성될 수 있다. 제어신호 초기화부(153)는 인가된 제1차단 모드 탈출신호(RESET) 또는 제2차단 모드 탈출신호(SRX)가 '하이' 레벨로 활성화되면 제2출력신호(B)를 '하이'로 활성화한다. 여기서, 제1차단 모드 탈출신호(RESET)는 메모리 컨트롤러로부터 인가된 신호이며, 제2차단 모드 탈출신호(SRX)는 메모리 내부에서 설정된 신호일 수 있다. 즉, 제2차단 모드 탈출신호(SRX)는 메모리 내부의 특정 커맨드에 의해서 생성되거나, 또는 메모리를 제어하는 신호들의 조합을 통해 생성될 수 있다. 따라서, 메모리의 리페어 모드를 수행하고자 하는 경우에 제어신호 초기화부(153)는 메모리 컨트롤러(미도시)에서 인가된 제1차단 모드 탈출신호(RESET)에 의해 제어신호(PPR_CTRL)를 비활성화시킬 수도 있지만, 제2차단 모드 탈출신호(SRX)로 설정하여 이 신호(SRX)를 통해 제어신호(PPR_CTRL)를 비활성화시킬 수 있다.
래치부(155)는 제1출력신호(A)가 '하이'로 활성화되면 이에 응답하여 제어신호(PPR_CTRL)를 '하이'로 출력하고, 제2출력신호(B)가 '하이'로 활성화되면 이에 응답하여 제어신호(PPR_CTRL)를 '로우'로 출력한다.
모드 활성화신호 생성부(170)의 모드 활성화신호 제어부(171)는 앤드 게이트(AND)로 구성될 수 있다. 이때, 모드 활성화신호 제어부(171)로 입력된 제1MRS 코드(MR_1)와 제어신호(PPR_CTRL)를 조합하여 출력부(173)로 전달한다. 출력부(173)는 플립-플롭(F/F)으로 구성될 수 있다. 플립-플롭(F/F)의 입력단(D)으로 제1어드레스(ADD1)가 입력된다. 플립-플롭(F/F)의 클럭단(CLK)으로 모드 활성화신호 제어부(171)에서 출력된 신호를 인가받는다. 플립-플롭(F/F)의 출력단(Q)은 제1어드레스(ADD1)를 제1MRS 코드(MR_1)와 제어신호(PPR_CTRL)가 조합된 신호에 동기시켜 모드 활성화신호(PPREN)로 출력한다.
도시되지 않았으나, 모드 활성화신호 생성부(170)는 메모리 컨트롤러로부터 인가되거나, 또는 메모리 내부로부터 생성된 초기화신호(미도시)에 응답하여 모드 활성화신호(PPREN)를 초기화하기 위한 모드 활성화신호 초기화부를 포함할 수 있다.
다음으로 구체적인 동작에 대해 설명하기로 한다. 예컨대, 제어신호 생성부(150)의 제어신호 설정부(151)로 제2어드레스(ADD2) 및 제2MRS 코드(MR_2)가 인가되면 제어신호(PPR_CTRL)가 활성화된다. 제어신호(PPR_CTRL)가 활성화되면 제1어드레스(ADD1) 및 제1MRS코드(MR_1)의 입력 여부에 관계없이 모드 활성화신호(PPREN)는 비활성화된다. 반면에, 제1차단 모드 탈출신호(RESET) 또는 제2차단 모드 탈출신호(SRX)가 인가되면 제어신호(PPR_CTRL)가 비활성화된다. 이 경우에 모드 활성화신호 생성부(170)는 제1어드레스(ADD1) 및 제1MRS 코드(MR_1)에 따라 모드 활성화신호(PPREN)의 생성 여부가 결정된다. 즉, 리페어 모드(PPR)로 진입하기 위하여 제1차단 모드 탈출신호(RESET) 또는 제2차단 모드 탈출신호(SRX)가 인가되면 제어신호(PPR_CTRL)는 비활성화된다. 이때, 제1커맨드(CMD1)를 인가받은 모드 레지스터부(130)에서 제1MRS 코드(MR_1)가 출력되고, 제1MRS 코드(MR_1)와 제1어드레스(ADD1)에 따라 모드 활성화신호(PPREN)가 활성화된다.
<제2 실시예>
도 3은 본 발명의 제2 실시예에 따른 반도체 시스템(3000)의 블록 구성도이다.
도 3을 참조하면, 반도체 시스템(3000)은 메모리(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 메모리(300)는 코어부(310)와, 모드 레지스터부(330)와, 테스트 모드신호 생성부(350) 및 모드 활성화신호 생성부(370)를 포함할 수 있다.
메모리 컨트롤러(400)는 메모리(300)를 제어하기 위한 제1어드레스(ADD1)와 제1커맨드(CMD1) 및 차단 모드 진입신호(DIS_ENTRY)를 생성하여 메모리(300)로 전송한다. 이때, 차단 모드 진입신호(DIS_ENTRY)는 메모리 컨트롤러(400)에서 인가된 제2어드레스(ADD2) 및 테스트 제어신호(CTRL_SIG)이다. 또한, 제1어드레스(ADD1)와 제1커맨드(CMD1)는 메모리(300)의 리페어 모드의 진입 여부를 결정하기 위한 신호가 된다. 리페어 모드는 PPR모드로써 패키지된 상태의 메모리에 대해 리페어 동작을 의미한다.
메모리(300)는 메모리 컨트롤러(400)로부터 인가된 차단 모드신호(DIS_ENTRY)에 응답하여 테스트 모드신호(TM_PPR_CTRL)의 활성화 여부를 결정하고, 메모리 컨트롤러(400)로부터 인가된 제1어드레스(ADD1) 및 제1커맨드(CMD1)에 응답하여 리페어 모드에 진입하되, 테스트 모드신호(TM_PPR_CTRL)의 활성화 구간에서는 리페어 모드의 진입이 강제로 차단된다.
메모리(300)의 코어부(310)는 다수의 셀(미도시)을 구비하고, 메모리 컨트롤러(400)로부터 리페어 모드로 설정하기 위한 정보를 인가받으면 PPR 모드로 동작하도록 한다. PPR 모드는 리페어 동작을 수행하는 모드로써 다수의 셀 중에서 결함 셀이 발견되는 경우에 결함 셀을 해당 결함 셀에 대응하는 리던던시 셀로 리페어 하는 동작을 의미한다. 이때, 메모리(300)는 리페어 모드에 진입하기 위한 정보를 메모리 컨트롤러(400)로부터 제1어드레스(ADD1) 및 제1커맨드(CMD1)로 전달받게 된다. 다시 말해, 코어부(310)는 메모리 컨트롤러(400)로부터 리페어 모드에 진입하라는 명령에 따라 리페어 동작을 수행하게 된다.
모드 레지스터부(330)는 메모리 컨트롤러(400)로부터 제1커맨드(CMD1)를 인가받아 다양한 MRS코드를 생성한다. 참고로, 일반적인 메모리(300)는 동작 모드를 미리 설정하여 동작한다. 여기서, 모드 레지스터부(330)로 인가되는 제1커맨드(CMD1)는 메모리(300)의 커맨드 디코더(미도시)에서 디코딩된 신호일 수 있다. 제1커맨드(CMD1)를 인가받은 모드 레지스터부(330)는 제1MRS코드(MR_1)를 설정한다. 모드 레지스터부(330)에서 설정된 제1MRS코드(MR_1)는 코어부(310)의 리페어 동작에 관련된 코드이다. 다시 말해, 제1MRS코드(MR_1)는 제1커맨드(CMD1)를 인가받아 코어부(310)의 리페어 모드(PPR)로 진입하기 위한 코드를 의미한다.
테스트 모드신호 생성부(350)는 메모리 컨트롤러(400)로부터 인가된 차단 모드 진입신호(DIS_ENTRY)에 응답하여 테스트 모드신호(TM_PPR_CTRL)를 활성화한다. 또한, 테스트 모드신호 생성부(350)는 메모리 컨트롤러(400)로부터 인가되거나, 또는 메모리(300)의 내부로부터 생성된 차단 모드 탈출신호(DIS_EXIT)에 응답하여 테스트 모드신호(TM_PPR_CTRL)를 비활성화시킨다. 따라서, 테스트 모드신호 생성부(350)는 차단 모드 진입신호(DIS_ENTRY)을 통해 테스트 모드신호(TM_PPR_CTRL)를 설정하고, 차단 모드 탈출신호(DIS_EXIT)로 테스트 모드신호(TM_PPR_CTRL)를 초기화시킨다.
모드 활성화신호 생성부(370)는 테스트 모드신호(TM_PPR_CTRL)와 제1어드레스(ADD1) 및 제1커맨드(CMD1)를 인가받아 리페어 모드의 진입 여부를 결정하기 위한 모드 활성화신호(PPREN)를 생성한다. 구체적으로, 모드 활성화신호 생성부(370)는 테스트 모드신호(TM_PPR_CTRL)의 비활성화 구간에서는 제1어드레스(ADD1) 및 제1커맨드(CMD1)에 의해 설정된 제1MRS코드(MR_1)에 응답하여 모드 활성화신호(PPREN)를 활성화시킨다. 다시 말해, 테스트 모드신호(TM_PPR_CTRL)가 비활성화된 경우에 제1어드레스(ADD1)와 제1MRS코드(MR_1)가 인가되면 모드 활성화신호(PPREN)가 활성화되어 리페어 모드(PPR)에 진입하고, 제1어드레스(ADD1)와 제1MRS코드(MR_1)가 인가되지 않으면 모드 활성화신호(PPREN)가 비활성화되어 리페어 모드(PPR)에 진입하지 않는다. 반면에, 테스트 모드신호(TM_PPR_CTRL)의 활성화 구간에서는 모드 활성화신호(PPREN)를 강제로 비활성화시킨다.
다음으로 동작에 대해 설명하면, 메모리 컨트롤러(400)에서 리페어 모드의 진입을 차단하기 위해 차단 모드 진입신호(DIS_ENTRY)를 메모리(300)로 인가한다. 메모리(300)에서 차단 모드 진입신호(DIS_ENTRY)에 응답하여 테스트 모드신호(TM_PPR_CTRL)가 활성화되면 테스트 모드신호(TM_PPR_CTRL)가 활성화된 구간 동안에는 제1어드레스(ADD1) 및 제1커맨드(CMD1)가 인가되더라도 모드 활성화신호(PPREN)가 비활성화되어 리페어 모드(PPR)의 진입이 강제로 차단된다. 이후, 메모리 컨트롤러(400)에서 리페어 모드로 진입하기 위해 차단 모드 탈출신호(DIS_EXIT)가 메모리(300)로 인가되면, 메모리(300)에서 차단 모드 탈출신호(DIS_EXIT)에 응답하여 테스트 모드신호(TM_PPR_CTRL)가 비활성화된다. 테스트 모드신호(TM_PPR_CTRL)가 비활성화되고, 제1어드레스(ADD1) 및 제1커맨드(CM1)가 인가되면 모드 활성화신호(PPREN)가 활성화되어 코어부(310)는 리페어 모드로 진입하게 된다.
본 발명의 제2실시예에 따른 반도체 시스템(3000)은 메모리 컨트롤러(400)로부터 직접 인가되는 차단 모드 진입신호(DIS_ENTRY)에 의해 메모리(300) 내부에서 테스트 모드신호(TM_PPR_CTRL)를 설정할 수 있다. 즉, 테스트 모드신호(TM_PPR_CTRL)에 의해 특정 테스트 모드를 설정하여 리페어 모드의 진입을 제어할 수 있어 내부의 테스트 동작시 의도치 않게 발생할 수 있는 리페어 모드의 진입을 막을 수 있다.
도 4는 도 3의 메모리의 일 실시예를 도시한 블록 구성도이다.
도 4를 참조하면, 메모리는 코어부(310)와, 모드 레지스터부(330)와, 테스트 모드신호 생성부(350) 및 모드 활성화신호 생성부(370)를 포함할 수 있다.
전술한 바와 같이, 코어부(310)는 메모리 컨트롤러(미도시)로부터 리페어 모드에 진입하라는 명령에 따라 PPR동작을 수행하게 된다. 모드 레지스터부(330)는 메모리 컨트롤러로부터 제1커맨드(CMD1)를 인가받아 제1MRS코드(MR_1)를 생성한다.
테스트 모드신호 생성부(350)는 제2어드레스(ADD2)와 테스트 제어신호(CTRL_SIG)를 입력받아 테스트 모드신호(TM_PPR_CTRL)를 생성한다. 참고로, 제2어드레스(ADD2) 중 일부 어드레스 신호(ADD<7>)는 테스트 모드를 진입하거나 탈출하는 제어를 위한 정보가 입력되는 신호이다. 나머지 비트의 어드레스 신호는 다양한 테스트 모드 중 현재 테스트하고 싶은 모드를 선택하기 위해 사용된다. 또한, 테스트 제어신호(CTRL_SIG)는 어드레스 신호(ADD<7>)와 함께 특정 테스트 모드를 활성화하거나, 비활성화시키는 경우에도 사용될 수 있다. 활성화된 테스트 모드신호(TM_PPR_CTRL)에 의해 모드 활성화신호(PPREN)가 강제로 비활성화된다. 즉, 테스트 모드신호(TM_PPR_CTRL)는 모드 활성화신호(PPREN)를 비활성화시켜 메모리가 리페어 모드로 진입하지 못하도록 차단하기 위한 신호이다.
모드 활성화신호 생성부(370)는 제1어드레스(ADD1)와 제1MRS 코드(MR_1) 및 테스트 모드신호(TM_PPR_CTRL)를 인가받아 모드 활성화신호(PPREN)를 생성한다. 모드 활성화신호 생성부(370)는 테스트 모드신호(TM_PPR_CTRL)가 비활성화구간에서 제1어드레스(ADD1) 및 제1MRS코드(MR_1)에 응답하여 모드 활성화신호(PPREN)를 활성화시킨다. 또한, 테스트 모드신호(TM_PPR_CTRL)가 활성화구간에서는 모드 활성화신호(PPREN)를 강제로 비활성화시킨다. 예컨대, 메모리가 테스트 모드가 아닌 경우에는 테스트 모드신호(TM_PPR_CTRL)가 비활성화되고, 외부에서 리페어 모드(PPR)에 진입을 위해 제1어드레스(ADD1) 및 제1MRS코드(MR_1)가 인가되면 모드 활성화신호(PPREN)는 활성화되어 코어부(310)가 리페어 모드(PPR)로 진입하게 된다.
다음으로는, 본 발명의 실시예에 따른 반도체 시스템에 대한 효과를 설명하기 위한 타이밍도이다.
도5A는 일반적으로 메모리에 커맨드가 입력된 경우의 타이밍도이며, 도5B는 메모리 내부적으로 발생할 수 있는 문제점을 설명하기 위한 타이밍도이다.
일반적으로 메모리에 구비된 다수의 핀(pin) 또는 패드(pad)를 통해서 어드레스 및 커맨드가 인가된다. 도5A를 참조하면, 다수의 어드레스 핀으로 인가된 다수의 어드레스 신호(BG[1:0], BA[1:0],A[13:0])와 다수의 커맨드 핀으로 인가된 다수의 커맨드 신호(CS_n, ACT_n, RAS_n/A16, CAS_n/A15, WE_n/A14)로 액티브 동작을 위한 타이밍도를 확인할 수 있다.
도5B는 메모리 내부적으로 트레이닝(training) 동작 시 발생할 수 있는 문제를 설명하기 위한 것이다. 참고로, 트레이닝 동작은 고속으로 동작하는 메모리가 정상적으로 동작하기 위해서 필요한 동작이다. 즉, 메모리의 동작 초기에 반드시 메모리와 데이터 처리 장치 간 인터페이스 트레이닝라는 동작이 수행되어야 한다. 인터페이스 트레이닝을 통해 메모리와 데이터 처리 장치 간 정상 동작이 수행되기 전 명령, 주소, 데이터를 전달하기 위한 동작을 최적화시킨다. 도5B를 참조하면, 메모리 동작 초기에 수행되는 트레이닝 동작 중 액티브 커맨드 핀에 대해서 트레이닝 동작시 액티브 커맨드 핀으로 인가된 액티브 커맨드 신호(ACT_n)를 시간 지연(time sweep)시킴으로써 내부 클럭신호(CLK)의 적절한 tIS/tIH 파라미터 내에 최적화된 시점을 찾는 동작을 수행하게 된다. 이때, 액티브 커맨드 신호(ACT_n)가 클록의 tIS/tIH(Input Setrup Time/Input Hold Time) 파라미터를 벗어나게 되면 나머지 핀으로 인가되는 신호의 조합에 의해 의도치 않게 MRS 코드를 설정하는 동작이 수행될 수 있다. 이렇게 설정된 MRS코드와 어드레스의 조합을 통해서 메모리 컨트롤러로부터 리페어 모드를 진입하라는 명령이 아닌 메모리 내부에서 자체적으로 리페어 모드에 진입하는 오동작이 발생할 수 있다. 따라서, 추후에 액티브 커맨드 신호 및 라이트 커맨드 신호가 입력되면 리페어 모드에 진입하여 리페어를 위한 동작이 이루어지게 되고, 이는 향후에 사용할 PPR용 리던던시 셀을 미리 사용하게 되는 문제가 발생할 수 있다.
하지만, 본 발명의 실시예에 따른 반도체 시스템은 차단 모드 진입신호에 응답하여 리페어 모드를 차단하기 위한 차단 모드 진입시 리페어 모드의 진입을 강제로 차단할 수 있다. 따라서, 도5B와 같이 트레이닝 동작으로 MRS가 설정되는 것으로 인식하여 리페어 모드에 진입하는 상황을 방지하기 위해 어드레스 및 커맨드와 같은 차단 모드 진입신호를 설정하여 리페어 모드를 차단하도록 제어할 수 있다. 또한, 리페어 모드의 진입을 차단하는 모드를 통해 메모리 내부적으로 테스트 시에 tIS/tIH 마진 또는 기준 전압의 마진을 확인하는 과정에서 리페어 모드에 진입하는 상황을 방지할 수 있다. 이는, 메모리 내부의 오동작으로 설정된 리페어 동작을 방지하는 효과를 가져올 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100:메모리 110:코어부
130:모드 레지스터부 150:제어신호 생성부
170:모드 활성화신호 생성부 300:메모리 컨트롤러
1000:반도체 시스템

Claims (20)

  1. 메모리 컨트롤러; 및
    상기 메모리 컨트롤러로부터 인가된 차단 모드 진입신호에 응답하여 제어신호의 활성화 여부를 결정하고, 상기 메모리 컨트롤러로부터 인가된 제1어드레스 및 제1커맨드에 응답하여 리페어 모드에 진입하되, 상기 제어신호의 활성화 구간에서는 상기 리페어 모드의 진입이 강제로 차단되는 메모리
    를 포함하는 반도체 시스템.
  2. 제1항에 있어서,
    상기 리페어 모드는 포스트 패키지 리페어(Post Package Repair) 모드인 것을 특징으로 하는 반도체 시스템.
  3. 제1항에 있어서,
    상기 차단 모드 진입신호는 제2어드레스 및 제2커맨드인 것을 특징으로 하는 반도체 시스템.
  4. 제1항에 있어서,
    상기 차단 모드 진입신호는 상기 메모리의 테스트 구간을 정의하기 위한 테스트 동작신호인 것을 특징으로 하는 반도체 시스템.
  5. 제3항에 있어서,
    상기 메모리는,
    상기 제2어드레스 및 상기 제2커맨드에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성부;및
    상기 제1어드레스와 상기 제1커맨드 및 상기 제어신호를 인가받아 리페어 모드의 진입 여부를 결정하기 위한 모드 활성화신호를 생성하는 모드 활성화신호 생성부
    를 포함하는 반도체 시스템.
  6. 제5항에 있어서,
    상기 메모리는,
    상기 제어신호가 활성화되면 상기 제1어드레스 및 상기 제1커맨드가 인가되는 것에 관계없이 상기 모드 활성화신호가 비활성화되어 상기 리페어 모드의 진입을 강제로 차단하며,
    상기 제어신호가 비활성화되고 상기 제1어드레스 및 상기 제1커맨드가 인가되면 상기 모드 활성화신호가 활성화되어 상기 리페어 모드로 진입하는 것을 특징으로 하는 반도체 시스템.
  7. 제3항에 있어서,
    상기 제어신호 생성부는,
    상기 제2어드레스 및 상기 제2커맨드에 응답하여 상기 제어신호를 활성화시키는 제어신호 설정부;및
    상기 메모리 컨트롤러로부터 인가되거나, 또는 상기 메모리의 내부로부터 생성된 차단 모드 탈출신호에 응답하여 상기 제어신호를 비활성화시키는 제어신호 초기화부
    를 포함하는 반도체 시스템.
  8. 제5항에 있어서,
    상기 모드 활성화신호 생성부는,
    상기 제어신호의 비활성화구간에서 상기 제1어드레스 및 상기 제1커맨드에 응답하여 상기 모드 활성화신호를 활성화시키고, 상기 제어신호의 활성화구간에서 상기 모드 활성화신호를 강제로 비활성화시키는 모드 활성화신호 제어부; 및
    상기 메모리 컨트롤러로부터 인가되거나, 또는 상기 메모리의 내부로부터 생성된 초기화 신호에 응답하여 상기 모드 활성화신호를 초기화시키는 모드 활성화신호 초기화부
    를 포함하는 반도체 시스템.
  9. 제1항에 있어서,
    상기 메모리는 패키지(package)된 상태인 것을 특징으로 하는 반도체 시스템.
  10. 메모리 컨트롤러와 메모리를 포함하는 반도체 시스템의 동작방법에 있어서,
    상기 메모리 컨트롤러로부터 차단 모드 진입신호에 응답하여 상기 메모리의 차단 모드 진입/탈출을 결정하는 단계;
    상기 차단 모드 탈출시 상기 메모리 컨트롤러에서 생성되는 제1어드레스 및 제1커맨드에 응답하여 상기 메모리를 리페어 모드에 진입시키는 단계;및
    상기 차단 모드 진입시 상기 메모리의 리페어 모드 진입이 강제로 차단되는 단계
    를 포함하는 반도체 시스템의 동작방법.
  11. 제10항에 있어서,
    상기 리페어 모드는 포스트 패키지 리페어(Post Package Repair) 모드인 것을 특징으로 하는 반도체 시스템의 동작방법.
  12. 제10항에 있어서,
    상기 차단 모드 진입신호는 제2어드레스 및 제2커맨드인 것을 특징으로 하는 반도체 시스템의 동작방법.
  13. 제10항에 있어서,
    상기 차단 모드 진입신호는 상기 메모리의 테스트 구간을 정의하기 위한 테스트 동작신호인 것을 특징으로 하는 반도체 시스템의 동작방법.
  14. 제12항에 있어서,
    상기 메모리의 차단 모드 진입/탈출을 결정하는 단계는,
    상기 제2어드레스 및 상기 제2커맨드에 응답하여 상기 차단 모드로 진입하는 단계;및
    상기 메모리 컨트롤러로부터 인가되거나, 또는 상기 메모리 내부로부터 생성된 차단 모드 탈출신호에 응답하여 상기 차단 모드를 탈출하는 단계
    를 포함하는 반도체 시스템의 동작방법.
  15. 외부로부터 인가된 차단 모드 진입신호에 응답하여 제어신호를 생성하기 위한 제어신호 생성부;및
    상기 제어신호의 비활성화구간에서 상기 외부로부터 인가된 상기 제1어드레스 및 제1커맨드에 응답하여 리페어 모드의 진입 여부를 결정하기 위한 모드 활성화신호를 활성화시키고, 상기 제어신호의 활성화구간에서 상기 모드 활성화신호를 강제로 비활성화시키는 모드 활성화신호 생성부
    를 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 리페어 모드는 포스트 패키지 리페어(Post Package Repair) 모드인 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서,
    상기 차단 모드 진입신호는 제2어드레스 및 제2커맨드인 것을 특징으로 하는 반도체 장치.
  18. 제15항에 있어서,
    상기 차단 모드 진입신호는 테스트 구간을 정의하기 위한 테스트 동작신호인 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 제어신호 생성부는,
    상기 제2어드레스 및 상기 제2커맨드에 응답하여 상기 제어신호를 활성화시키는 제어신호 설정부;및
    상기 외부로부터 인가되거나, 또는 내부로부터 생성된 차단 모드 탈출신호에 응답하여 상기 제어신호를 비활성화시키는 제어신호 초기화부
    를 포함하는 반도체 장치.
  20. 제15항에 있어서,
    상기 모드 활성화신호 생성부는,
    상기 제어신호의 비활성화구간에서 상기 제1어드레스 및 상기 제1커맨드에 응답하여 상기 모드 활성화신호를 활성화시키고, 상기 제어신호의 활성화구간에서 상기 모드 활성화신호를 강제로 비활성화시키는 모드 활성화신호 제어부; 및
    상기 메모리 컨트롤러로부터 인가되거나, 또는 상기 메모리의 내부로부터 생성된 초기화 신호에 응답하여 상기 모드 활성화신호를 비활성화시키는 모드 활성화신호 초기화부
    를 포함하는 반도체 장치.
KR1020140063663A 2014-05-27 2014-05-27 반도체 장치 및 이를 포함하는 반도체 시스템 KR20150136675A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140063663A KR20150136675A (ko) 2014-05-27 2014-05-27 반도체 장치 및 이를 포함하는 반도체 시스템
US14/489,020 US9396816B2 (en) 2014-05-27 2014-09-17 Semiconductor device and semiconductor system including the same
CN201410843156.6A CN105304145B (zh) 2014-05-27 2014-12-30 半导体器件和包括该半导体器件的半导体系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140063663A KR20150136675A (ko) 2014-05-27 2014-05-27 반도체 장치 및 이를 포함하는 반도체 시스템

Publications (1)

Publication Number Publication Date
KR20150136675A true KR20150136675A (ko) 2015-12-08

Family

ID=54702576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140063663A KR20150136675A (ko) 2014-05-27 2014-05-27 반도체 장치 및 이를 포함하는 반도체 시스템

Country Status (3)

Country Link
US (1) US9396816B2 (ko)
KR (1) KR20150136675A (ko)
CN (1) CN105304145B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943629B2 (en) 2019-06-04 2021-03-09 SK Hynix Inc. Enable signal generation circuit and semiconductor apparatus using the same
US11348625B2 (en) 2019-06-04 2022-05-31 SK Hynix Inc. Enable signal generation circuit and semiconductor apparatus using the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9213491B2 (en) * 2014-03-31 2015-12-15 Intel Corporation Disabling a command associated with a memory device
CN108920210B (zh) * 2018-06-28 2021-06-15 郑州云海信息技术有限公司 一种加载存储控制软件的方法、系统及相关组件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6449699B2 (en) * 1999-03-29 2002-09-10 International Business Machines Corporation Apparatus and method for partitioned memory protection in cache coherent symmetric multiprocessor systems
KR100583945B1 (ko) 2000-03-03 2006-05-26 삼성전자주식회사 반도체 메모리 장치
US7768847B2 (en) * 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
CN103019870A (zh) * 2012-12-14 2013-04-03 大唐移动通信设备有限公司 一种处理复位信号的方法及通信设备
KR102087759B1 (ko) * 2013-11-04 2020-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작방법 및 다수의 반도체 메모리 장치를 포함하는 반도체 메모리 모듈의 동작방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943629B2 (en) 2019-06-04 2021-03-09 SK Hynix Inc. Enable signal generation circuit and semiconductor apparatus using the same
US11348625B2 (en) 2019-06-04 2022-05-31 SK Hynix Inc. Enable signal generation circuit and semiconductor apparatus using the same
US11817175B2 (en) 2019-06-04 2023-11-14 SK Hynix Inc. Enable signal generation circuit and semiconductor apparatus using the same

Also Published As

Publication number Publication date
US20150348650A1 (en) 2015-12-03
CN105304145B (zh) 2020-06-02
US9396816B2 (en) 2016-07-19
CN105304145A (zh) 2016-02-03

Similar Documents

Publication Publication Date Title
US10861519B2 (en) Apparatuses and methods for targeted refreshing of memory
US10818337B2 (en) Semiconductor memory device for preventing occurrence of row hammer issue
KR102468251B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
CN106057249B (zh) 半导体存储器件
KR20160106319A (ko) 반도체 메모리 장치
KR20150136675A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
KR20180068095A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
KR20170141448A (ko) 럽처 제어 장치 및 이를 포함하는 반도체 장치
JP5462453B2 (ja) 半導体装置
KR102087759B1 (ko) 반도체 메모리 장치의 동작방법 및 다수의 반도체 메모리 장치를 포함하는 반도체 메모리 모듈의 동작방법
KR102083374B1 (ko) 반도체 장치 및 그의 제어 방법
KR102471525B1 (ko) 반도체 메모리 장치 및 리프레쉬 방법
KR101075495B1 (ko) 반도체 모듈에 포함된 다수의 반도체 장치를 선택하는 회로 및 그 동작방법
KR20150105048A (ko) 반도체 메모리 장치
KR20120052564A (ko) 반도체 메모리 장치의 리페어 회로
US8520462B2 (en) Semiconductor memory apparatus
KR102384769B1 (ko) 반도체 장치
KR20150113364A (ko) 반도체 메모리 및 그의 동작방법
US20160254043A1 (en) Semiconductor memory device and method of operating the same
KR20070039714A (ko) 반도체 메모리 소자의 리페어 회로
KR20140017075A (ko) 반도체 메모리 장치 및 그 동작 방법
KR102133861B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
JP5205992B2 (ja) 半導体メモリおよびメモリシステム
US10553303B2 (en) Semiconductor device and operating method thereof
KR20220157722A (ko) 테스트를 수행하는 전자장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination