TWI733967B - 用於修復操作的修復電路以及包括修復電路的記憶體裝置 - Google Patents

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Abstract

本發明公開了一種記憶體裝置，其包括：多個記憶單元陣列，每個記憶單元陣列包括正常單元陣列和冗餘單元陣列；第一熔絲單元，其包括與記憶單元陣列之中的第一記憶單元陣列相對應的多個第一熔絲組；第二熔絲單元，其包括與記憶單元陣列之中的第二記憶單元陣列相對應的多個第二熔絲組，第一熔絲組分別與第二熔絲組相對應；以及修復單元，其適用於基於表示第一熔絲組和第二熔絲組中的每個熔絲組是失效還是可用的資訊，從第一熔絲組和述第二熔絲組中選擇彼此對應的一對熔絲組，並且對選中的熔絲組對中的記憶單元陣列的修復目標列位址進行程式化。

Description

用於修復操作的修復電路以及包括修復電路的記憶體裝 置
本發明的示例性實施例係關於一種記憶體裝置。具體地，本發明的示例性實施例係關於一種用於修復操作的修復電路以及包括該修復電路的記憶體裝置。
諸如，例如動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)和電阻式記憶體的記憶體裝置可以包括以矩陣形式佈置的多個記憶單元。隨著記憶體裝置的容量增加以及所製造的記憶體裝置的尺寸縮小，記憶單元中的有缺陷記憶單元的數量也增加。通常，有缺陷記憶單元可以包括失效記憶單元和弱記憶單元。失效記憶單元可以被定義為在硬體方面不起作用的記憶單元。例如，失效記憶單元可以被定義為由於在半導體製造程序期間出現的缺陷而不操作的記憶單元(諸如連接線短路的記憶單元)。弱記憶單元可以被定義為不符合滿意性能標準的記憶單元。例如，弱記憶單元可以包括資料保持時間未達到參考時間的記憶單元。
如果在記憶單元中即使存在一個失效記憶單元，則理想地包括失效記憶單元的記憶體裝置也不得不被視為有缺陷記憶體裝置，因為記憶體裝置可能不能正常操作。被判定為有缺陷記憶體裝置的記憶體裝置可能不得不被放棄。當包括失效記憶單元的所有記憶體裝置被視為有缺陷記憶體裝置時，製造程序的良率將顯著下降。此外，由於記憶單元高度整合，並且數千萬個以上的記憶單元被整合到一個晶片中，所以儘管製造程序中有進步，但失效記憶單元的數量趨向於增加。
因此，希望開發一種用於有效地修復有缺陷記憶單元的方法，以提高良率以及實現記憶體裝置的高整合度和高速度。用於修復有缺陷記憶單元的一種方法是提供一種用於利用內部的冗餘單元替換有缺陷記憶單元的修復電路。修復電路可以包括熔絲電路，其可以對與有缺陷記憶單元相對應的位址進行程式化。在此，「程式化」可以指用於在熔絲電路中儲存與有缺陷記憶單元相對應的位址的一系列操作。
近年來，由於低電壓高速操作和縮小製造尺寸的趨勢，記憶單元的資料保持特性趨於降低，這也可能導致弱記憶單元的數量增加。換言之，儲存在記憶體裝置中的資料中出現錯誤位元的頻率急劇增加。為了解決該問題，致力於透過在記憶體裝置的內部中的錯誤校正碼(Error Correction Code,ECC)操作來檢測和校正錯誤位元。
可以存在執行ECC操作的各種操作方法，並且可以基於資料位元的數量及其操作方法來確定同位檢查位元的有效數量。在DRAM的情況下，同位檢查位元的數量可以基於一次寫入/讀取的資料位元的數量和ECC操作的方法來確定。此外，由於操作所消耗的電流量和讀取資料所花費的時間是DRAM 中非常重要的性能指標，因此可以重點考慮電流消耗和讀取操作特性，以確定ECC操作的方法和除了一次寫入/讀取的資料位元的數量之外的同位檢查位元的數量。
當ECC操作被應用於記憶體裝置時，也可認為ECC操作執行記憶體裝置的修復操作。用於修復操作的資料單元可以基於在製造程序期間出現的缺陷類型和用於有效地檢測缺陷的測試操作方法來確定。例如，對於用於確保記憶體裝置中的無缺陷記憶單元的測試操作，可以在關斷ECC操作的同時執行測試操作。在測試操作期間，基於小於ECC操作的基本資料單元的資料單元來檢測和修復記憶單元，以便有效地檢測缺陷。簡言之，當用於修復操作的最小資料單元和用於ECC操作的基本資料單元可以彼此不同時，或者當以各種條件(諸如導通/關斷ECC操作)執行測試操作時，可以附加考慮ECC操作以找到目標熔絲並執行修復操作。
本申請要求2017年5月12日提交的申請號為10-2017-0059331的韓國專利申請的優先權，其全部內容透過引用合併於此。
本發明的實施例關於一種記憶體裝置，其可以基於可能根據條件而不同的資料單元來檢測和修復有缺陷記憶單元。
根據本發明的實施例，一種半導體器件包括：多個記憶單元陣列，每個記憶單元陣列包括正常單元陣列和冗餘單元陣列；第一熔絲單元，其包括與記憶單元陣列之中的第一記憶單元陣列相對應的多個第一熔絲組；第二熔絲單元，其包括與記憶單元陣列之中的第二記憶單元陣列相對應的多個第二 熔絲組，第一熔絲組分別與第二熔絲組相對應；以及修復單元，其適用於基於表示第一熔絲組和第二熔絲組中的每個熔絲組是失效還是可用的資訊，從第一熔絲組和第二熔絲組中選擇彼此對應的一對熔絲組，並且對選中的熔絲組對中的記憶單元陣列的修復目標列位址進行程式化。
修復單元可以包括：計數單元，其適用於透過對時脈訊號進行計數來產生與第一熔絲組和第二熔絲組順序相對應的計數訊號；儲存單元，其適用於儲存表示第一熔絲組和第二熔絲組中的每個熔絲組是失效還是可用的資訊，並回應於計數訊號而輸出對應熔絲組的資訊；以及控制單元，其適用於回應於計數訊號而基於從儲存單元輸出的資訊來產生表示選中的熔絲組對的目標訊號。
計數單元可以包括：計數器，其適用於回應於時脈訊號而透過逐個增加熔絲計數訊號的值來輸出熔絲計數訊號；以及編碼器，其適用於透過對熔絲計數訊號進行編碼來產生計數訊號。
控制單元可以包括：選擇訊號產生器，其適用於產生分別與來自第一熔絲組和第二熔絲組中彼此對應的多個熔絲組對相對應的多個選擇訊號；選擇訊號組合器，其適用於回應於計數訊號而透過將選擇訊號組合來產生鎖存訊號；以及鎖存器，其適用於回應於鎖存訊號而透過鎖存熔絲計數訊號來產生目標訊號。
選擇訊號產生器可以包括分別與熔絲組對相對應的多個訊號產生元件，以及每個訊號產生元件可以包括：第一致能元件，其適用於回應於計數訊號而基於從儲存單元輸出的資訊來產生對應熔絲組對的第一熔絲組的致能訊號；第二致能元件，其適用於回應於計數訊號而基於從儲存單元輸出的資訊 來產生對應熔絲組對的第二熔絲組的致能訊號；以及第一訊號組合元件，其適用於透過將第一致能元件的輸出訊號和第二致能元件的輸出訊號組合來產生熔絲組對的選擇訊號。
選擇訊號組合器可以包括：第二訊號組合元件，其適用於回應於計數訊號而根據選擇訊號的邏輯位準來致能輸出訊號；以及模式選擇元件，其適用於回應於模式選擇訊號而將第二訊號組合元件的輸出訊號或從儲存單元輸出的資訊作為鎖存訊號來選擇性地傳送。
記憶單元陣列的每個記憶單元陣列可以包括多個記憶塊，並且第一熔絲組和第二熔絲組的每個熔絲組可以包括分別與記憶塊相對應的多個熔絲元件。
計數單元還可以包括比較器，其適用於透過將修復目標行位址與熔絲計數訊號進行比較來產生檢測訊號。
選擇訊號組合器還可以包括：鎖存訊號產生元件，其適用於回應於檢測訊號而將模式選擇元件的輸出訊號作為鎖存訊號來傳送。
第一致能元件和第二致能元件可以回應於檢測訊號而產生第一熔絲組和第二熔絲組的熔絲元件之中的對應熔絲元件的致能訊號。
執行伴隨錯誤校正碼(ECC)操作的寫入/讀取操作以便檢測在記憶單元陣列中出現的缺陷，並且可選地，可以在沒有ECC操作的情況下執行寫入/讀取操作以便分別檢測在第一記憶單元陣列或第二記憶單元陣列中出現的缺陷。
當透過使用N位元的資料單元檢測在記憶單元陣列中出現的缺陷時，可以透過使用1/2*N位元的資料單元來檢測在第一記憶單元陣列或第二記憶單元陣列中出現的缺陷，其中N是自然數。
根據本發明的另一個實施例，一種修復電路包括：多個第一熔絲組，其對應於多個記憶單元陣列之中的第一記憶單元陣列；多個第二熔絲組，其對應於記憶單元陣列之中的第二記憶單元陣列，並且形成分別與第一熔絲組相對應的多個熔絲組對；儲存單元，其適用於儲存表示第一熔絲組和第二熔絲組中的每個熔絲組是失效還是可用的資訊；以及控制單元，其適用於基於儲存在儲存單元中的資訊來選擇熔絲組對之中的一個熔絲組對並且輸出目標訊號。
修復電路還可以包括：計數單元，其適用於透過對時脈訊號進行計數來產生與第一熔絲組和第二熔絲組順序相對應的計數訊號。
儲存單元可以回應於計數訊號而將第一熔絲組和第二熔絲組之中的對應熔絲組的資訊傳送到控制單元。
控制單元可以包括：選擇訊號產生器，其適用於產生分別與熔絲組對相對應的多個選擇訊號；選擇訊號組合器，其適用於回應於計數訊號而透過將選擇訊號組合來產生鎖存訊號；以及鎖存器，其適用於回應於鎖存訊號而透過鎖存計數訊號來產生目標訊號。
選擇訊號產生器可以包括分別與熔絲組對相對應的多個訊號產生元件，以及每個訊號產生元件可以包括：第一致能元件，其適用於回應於計數訊號而基於儲存在儲存單元中的資訊來產生對應的熔絲組對的第一熔絲組的致能訊號；第二致能元件，其適用於回應於計數訊號而基於儲存在儲存單元中 的資訊來產生對應熔絲組對的第二熔絲組的致能訊號；以及第一訊號組合元件，其適用於透過將第一致能元件的輸出訊號和第二致能元件的輸出訊號組合來產生熔絲組對的選擇訊號。
選擇訊號組合器可以包括：第二訊號組合元件，其適用於回應於計數訊號而根據選擇訊號的邏輯位準來致能輸出訊號；以及模式選擇元件，其適於回應於模式選擇訊號而將第二訊號組合元件的輸出訊號或儲存在儲存單元中的資訊作為鎖存訊號來選擇性地傳送。
在錯誤校正碼(ECC)-開啟模式中，當從記憶單元陣列檢測到缺陷時，熔絲組對之中的對應熔絲組對可以被使用或被指示為失效。
在錯誤校正碼(ECC)-關閉模式中，當從第一記憶單元陣列或第二記憶單元陣列檢測到缺陷時，第一熔絲組和第二熔絲組之中的對應熔絲組可以被使用或被指示為失效。
100:記憶區域
100_1~100_n:記憶單元陣列
110_1~110_n:正常單元陣列
120_1~120_n:冗餘單元陣列
200:熔絲單元
210:第一熔絲單元
211~214:熔絲組
214_1~214_m:熔絲元件
220:第二熔絲單元
221~224:熔絲組
300:修復單元
310:計數單元
311:計數器
312:編碼器
313:比較器
320:儲存單元
330:控制單元
410:選擇訊號產生器
411~414:訊號產生元件
420:選擇訊號組合器
430:鎖存器
510:第一致能元件
520:第二致能元件
530:第一訊號組合元件
610:第二訊號組合元件
620:模式選擇元件
630:鎖存訊號產生元件
BLK:記憶塊
F1~Fm:熔絲
FailedAddress<0：M-1>:修復目標行位址
FAILBLK:檢測訊號
FUSE0~FUSE3:計數訊號
FuseCount<0：N-1>:熔絲計數訊號
FZADD_LATP:鎖存訊號
INV1~INV9:反相器
MODE_SEL:模式選擇訊號
MUX:多工器
NAND1~NAND9:反及閘
NOR1~NOR4:反或閘
REGION_AB:計數訊號
TARGET_FZt<0：K>:目標訊號
TG1、TG2:傳輸門
USED:輸出訊號
USEDB_FU0~USEDB_FU3:選擇訊號
USED_PRE:熔絲組資訊
USED0_A~USED3_A:致能訊號
USED0_B~USED3_B:致能訊號
YFZCLK:時脈訊號
〔圖1〕是圖示了根據本發明的一個實施例的記憶體裝置的方塊圖。
〔圖2〕是圖示了〔圖1〕中所示的第一熔絲單元和第二熔絲單元的配置的方塊圖。
〔圖3〕是圖示了〔圖1〕中所示的計數單元的配置的方塊圖。
〔圖4〕是圖示了〔圖1〕中所示的控制單元的配置的方塊圖。
〔圖5〕是圖示了〔圖4〕中所示的第一訊號產生元件的具體配置的電路圖。
〔圖6〕是圖示了〔圖4〕中所示的選擇訊號組合器的具體配置的電路圖。
〔圖7〕是圖示了從〔圖1〕中所示的記憶體裝置的操作產生的訊號的波形圖。
下面將透過參照所附圖式來更詳細地描述本發明的示例性實施例。然而，本發明可以採用不同的形式來實施，而不應被解釋為僅限於在本文中闡述的實施例。確切地說，提供了這些實施例使得本公開將是徹底的和完整的，並將本發明的範圍充分地傳達給本領域的技術人員。貫穿本公開，相同的元件符號在本發明的各種所附圖式和實施例中表示相同的部分。
圖1是圖示了根據本發明的一個實施例的記憶體裝置的方塊圖。
圖1示出了包括記憶區域100和修復電路的記憶體裝置，該記憶體裝置可以包括熔絲單元200和修復單元300。記憶區域100可以包括多個記憶單元，並且修復電路可以修復記憶區域100的記憶單元之中的有缺陷記憶單元。
記憶區域100可以包括多個記憶單元陣列100_1至100_n。記憶單元陣列100_1至100_n中的每個記憶單元陣列可以包括正常單元陣列110_1至110_n和與正常單元陣列110_1至110_n相對應的冗餘單元陣列120_1至120_n。冗餘單元陣列120_1至120_n可以包括以冗餘行和冗餘列佈置的冗餘單元。
記憶體裝置可以適用於透過使用冗餘行來修復回應於啟動/預充電命令而出現的缺陷，並且適用於透過使用冗餘列來修復回應於寫入/讀取命令而出現的缺陷。根據本發明的一個實施例，冗餘單元陣列120_1至120_n可以包括由冗餘單元形成的冗餘列，以修復回應於與ECC操作相關的寫入/讀取命令而出現的缺陷。
記憶體裝置可以適用於在一次寫入/讀取操作期間透過記憶單元陣列100_1至100_n輸入/輸出N位元資料。在這種情況下，可以基於N位元資料單元來執行根據寫入/讀取操作的ECC操作或列修復操作。然而，根據半導體製造程序期間的測試操作的列修復操作可以在關斷ECC操作的同時來執行以確保無缺陷記憶單元，或者可以基於小於N位元的資料單元來執行以提高效率。
例如，圖1中所示的記憶體裝置的列修復操作可以基於K位元的單元(其中K=1/2×N)來執行。換言之，可以透過將記憶單元陣列100_1至100_n分成兩半來執行修復操作。在這種情況下，熔絲單元200可以包括第一熔絲單元210和第二熔絲單元220。第一熔絲單元210可以對應於記憶單元陣列100_1至100_n之中的第一記憶單元陣列100_1至100_k，並且第二熔絲單元220可以對應於記憶單元陣列100_1至100_n之中的其他記憶單元陣列100_k+1至100_n(其為第二記憶單元陣列100_k+1至100_n)。
圖2是示出圖1中所示的第一熔絲單元210和第二熔絲單元220的配置的方塊圖。圖2示出了第一熔絲單元210和第二熔絲單元220分別包括四個熔絲組211至214和221至224。該配置被設計用於對例如每個記憶塊BLK的四個修復目標列位址進行程式化。給定配置僅僅是示例性的，並且本發明的範圍和概念不限於該結構。因此，應當注意，任何適當數量的熔絲組可以被包括在一個熔絲單元中，並且任何適當數量的熔絲單元也可以被包括在熔絲陣列中。
此外，熔絲組211至214和221至224中的每個熔絲組可以包括與記憶塊BLK相對應的多個熔絲元件214_1至214_m。熔絲元件214_1至214_m中的每個熔絲元件可以包括與修復目標列位址的每個位相對應的多個熔絲F1至 Fm。此後，為了便於描述，將僅針對一個記憶塊BLK(即，一個熔絲元件)來描述熔絲組211至214和221至224是可用還是失效。
第一熔絲單元210的熔絲組211至214和第二熔絲單元220的熔絲組221至224可以根據測試操作和修復操作而被單獨使用或被視為失效熔絲組。換言之，第一熔絲單元210的熔絲組211至214可以透過對記憶單元陣列100_1至100_n之中的第一記憶單元陣列100_1至100_k的測試而被單獨使用或被視為失效熔絲組。同樣地，第二熔絲單元220的熔絲組221至224可以透過對記憶單元陣列100_1至100_n之中的第二記憶單元陣列100_k+1至100_n的測試而被單獨使用或被視為失效熔絲組。
例如，如圖2所示，當第一記憶單元陣列100_1至100_k的正常單元陣列110_1至110_k中出現缺陷時，可以使用第一熔絲單元210的第三熔絲組213。此外，當第一記憶單元陣列100_1至100_k的冗餘單元陣列120_1至120_k中出現缺陷時，第一熔絲單元210的第四熔絲組214可以被視為失效熔絲組。同樣地，由於在第二記憶單元陣列100_k+1至100_n的正常單元陣列110_k+1至110_n和冗餘單元陣列120_k+1至120_n中出現的相應缺陷，第二熔絲單元220的第四熔絲組224和第一熔絲組221可以被使用並被視為失效熔絲組。
然而，如上所述，第一熔絲單元210的熔絲組211至214和第二熔絲單元220的熔絲組221至224也可以基於N位元單元來測試，該N位元單元用於根據伴隨有ECC操作的寫入/讀取操作的列修復操作。為此，例如，可以選擇和測試N位元單元的兩個熔絲組。在這種情況下，一對被測試的熔絲組也可用於列修復操作。下面將更詳細地描述該對被測試的熔絲組的使用。
可以存在用於執行ECC操作的各種操作方法。可以在本發明的該實施例中假設圖1的記憶體裝置使用ECC操作方法，該ECC操作方法在出現1位元錯誤時執行錯誤校正，而在出現多於2位元的錯誤時檢測多位元錯誤。這裡，當透過針對寫入/讀取資料操作而執行的ECC操作檢測到2位元錯誤時，已經出現的錯誤可以是以下三種情況之中的一種。
情況1-當第一記憶單元陣列100_1至100_k中出現2位元錯誤時。
情況2-當第一記憶單元陣列100_1至100_k中出現1位元錯誤以及第二記憶單元陣列100_k+1至100_n中出現1位元錯誤時。
情況3-當第二記憶單元陣列100_k+1至100_n中出現2位元錯誤時。
對於上述情況之中的情況1和情況3，可以分別對第一記憶單元陣列100_1至100_k和第二記憶單元陣列100_k+1至100_n執行修復操作。然而，由於對於所有情況1、情況2和情況3，從實際資料中沒有檢測到錯誤位元，而是從透過ECC操作處理和改變的資料中檢測到錯誤位元，因此難以計算出實際出現錯誤的區域。
因此，可以對包括分別從第一熔絲單元210和第二熔絲單元220中選擇的熔絲組的一對熔絲組執行測試操作，以便根據伴隨ECC操作的寫入/讀取操作來執行列修復操作。然而，因為可以對一對熔絲組執行測試操作，所以在執行列修復操作時可能還有其他的考慮。
如圖2中所示，分別屬於第一熔絲單元210和第二熔絲單元220的多個熔絲組(諸如，例如，第一熔絲組211和221)可以形成一對熔絲組。在一個實施例中，熔絲組可以透過從熔絲單元210和220中的每個熔絲單元選擇一個 熔絲組來配對。例如，諸如第一熔絲組211和221的相鄰熔絲組可以被配對。基於所形成的一對熔絲組，可以透過測試操作來檢測與一對熔絲組相對應的冗餘單元陣列120_1至120_n中的錯誤。在本文中，當在與一對熔絲組中的一個熔絲組相對應的任意一個冗餘單元陣列120_1至120_k或120_k+1至120_n中出現1位元錯誤時，可以透過ECC操作將該對熔絲組判定為可用熔絲組。
例如，即使在與熔絲組211相對應的冗餘單元陣列120_1至120_k中出現1位元錯誤，也可以確定一對熔絲組211和221是可用熔絲組。類似地，當第二熔絲組212和222形成一對熔絲組並且經受測試操作時，即使在與熔絲組222相對應的冗餘單元陣列120_k+1至120_n中出現1位元錯誤，也可以將該對熔絲組212和222確定為可用熔絲組。然而，當在列修復操作期間熔絲組211和熔絲組222被組合並使用時，由於冗餘單元陣列具有2位元錯誤，所以可以再次檢測到錯誤。為了防止在包括被單獨確定為可用的組合熔絲組的熔絲組對中檢測到2位元錯誤，可能必須從第一熔絲單元210和第二熔絲單元220中的每個熔絲單元中選擇用於列修復操作的熔絲組，因為那些熔絲組已經被選擇用於測試操作。
根據本發明的一個實施例，透過參照圖1來詳細描述用於檢測用於修復操作的目標熔絲的方法。如圖2中所示，示例性地描述了第一熔絲單元210和第二熔絲單元220中的每個熔絲單元分別包括四個熔絲組211至214和221至224。
參見圖1，修復單元300可以包括計數單元310、儲存單元320和控制單元330。修復單元300可以在包括在第一熔絲單元210和第二熔絲單元220 中的第一熔絲組211至214和第二熔絲組221至224之中選擇目標熔絲組，並對記憶單元陣列100_1至100_n的修復目標列位址進行程式化。
修復單元300可以基於關於第一熔絲組211至214和第二熔絲組221至224中的每個熔絲組是失效還是可用的資訊來從第一熔絲組211至214和第二熔絲組221至224中選擇彼此對應的一對熔絲組作為目標熔絲組。在本文中，透過修復測試操作，可以單獨測試第一熔絲組211至214和第二熔絲組221至224，或者對應的第K個熔絲組可以形成一對並被測試。此外，基於模式選擇訊號MODE_SEL，修復單元300可以在第一熔絲組211至214和第二熔絲組221至224之中選擇一個熔絲組作為目標熔絲組，這將在下面參考圖6更詳細地描述。
計數單元310可以對時脈訊號YFZCLK進行計數，並產生計數訊號REGION_AB和FUSE0至FUSE3，該FUSE0至FUSE3與第一熔絲組211至214和第二熔絲組221至224順序對應。計數訊號REGION_AB和FUSE0至FUSE3可以包括用於區分第一熔絲單元210和第二熔絲單元220的第一計數訊號REGION_AB以及與熔絲組211至214和221至224相對應的第二計數訊號FUSE0至FUSE3。第一計數訊號REGION_AB和第二計數訊號FUSE0至FUSE3可以根據計數單元310的計數操作而被順序地致能。
根據本發明的一個實施例，當記憶單元陣列100_1至100_n包括多個記憶塊BLK時，第一熔絲組211至214和第二熔絲組221至224可以包括與每個記憶塊BLK相對應的多個熔絲元件。計數單元310可以基於修復目標行位址FailedAddress<0：M-1>來產生檢測訊號FAILBLK，該檢測訊號FAILBLK表示與記憶塊BLK之中具有已出現的缺陷的記憶塊相對應的熔絲元件。
儲存單元320可以儲存表示第一熔絲組211至214和第二熔絲組221至224中的每個熔絲組是失效還是可用的資訊。透過在半導體製造程序期間執行的測試，第一熔絲組211至214和第二熔絲組221至224可以用於利用對應的冗餘單元來替換具有已出現的缺陷的正常單元，或者由於缺陷出現在對應的冗餘單元中而被視為失效。儲存單元320可以儲存表示第一熔絲組211至214和第二熔絲組221至224(或者包括在第一熔絲組211至214和第二熔絲組221至224中的熔絲元件)的狀態的資訊，並且回應於計數訊號REGION_AB和FUSE0至FUSE3而輸出對應熔絲組的熔絲組資訊USED_PRE。
控制單元330可以回應於計數訊號REGION_AB和FUSE0至FUSE3而基於從控制單元330輸出的資訊來從第一熔絲組211至214和第二熔絲組221至224中選擇彼此對應的一對熔絲組。控制單元330可以產生表示選中的一對熔絲組的目標訊號TARGET_FZt<0：K>。下面參照圖4至6更詳細地描述控制單元330的操作。
圖3是示出圖1中所示的計數單元310的配置的方塊圖。根據本發明的一個實施例，計數單元310可以包括計數器311和編碼器312。
計數器311可以透過將熔絲計數訊號FuseCount<0：N-1>的值逐個地增加來輸出熔絲計數訊號FuseCount<0：N-1>。如圖2中所示，熔絲組211至214和221至224中的每個熔絲組可以包括至少一個熔絲元件。當熔絲組211至214和221至224中的每個熔絲組包括多個熔絲元件時，熔絲計數訊號FuseCount<0：N-1>可以逐個地增加，以對應於熔絲組211至214和221至224以及每個熔絲元件。換言之，熔絲計數訊號FuseCount<0：N-1>的值可以從第一熔絲元件(例如，第一熔絲組211的第一熔絲元件211_1)到最後熔絲元件(例如，第二熔絲組224 的最後熔絲元件224_m)逐個地增加。在一個實施例中，當熔絲組211至214和221至224中的每個熔絲組僅包括一個熔絲元件時，熔絲計數訊號FuseCount<0：N-1>可以逐個地增加以對應於熔絲組211至214和221至224中的每個熔絲組。
編碼器312可以透過對熔絲計數訊號FuseCount<0：N-1>進行編碼來產生第一計數訊號REGION_AB和第二計數訊號FUSE0至FUSE3。透過編碼操作，編碼器312可以產生邏輯位準從第一邏輯位準改變到第二邏輯位準的第一計數訊號REGION_AB，以及從第一計數訊號REGION_AB的邏輯位準起被順序地致能的第二計數訊號FUSE0至FUSE3。
根據本發明的一個實施例，計數單元310還可以包括比較器313。比較器313可以透過將修復目標行位址FailedAddress<0：M-1>與熔絲計數訊號FuseCount<0：N-1>進行比較來產生檢測訊號FAILBLK。根據本發明的一個實施例，當記憶單元陣列100_1至100_n包括多個記憶塊BLK時，第一熔絲組211至214和第二熔絲組221至224可以包括多個熔絲元件，該多個熔絲元件分別與記憶塊BLK相對應。因此，修復目標行位址FailedAddress<0：M-1>可以表示在記憶塊BLK之中已經出現缺陷的記憶塊，並且當熔絲計數訊號FuseCount<0：N-1>表示熔絲組211至214和221至224中的每個熔絲組中的熔絲元件之中的對應熔絲元件時，比較器313可以將檢測訊號FAILBLK致能。
圖4是示出了圖1中所示的控制單元330的配置的方塊圖。根據本發明的一個實施例，控制單元330可以包括選擇訊號產生器410、選擇訊號組合器420和鎖存器430。
回應於第一計數訊號REGION_AB和第二計數訊號FUSE0至FUSE3，選擇訊號產生器410可以基於從儲存單元320輸出的資訊USED_PRE來產生多個選擇訊號USEDB_FU0至USEDB_FU3，該多個選擇訊號USEDB_FU0至USEDB_FU3分別與第一熔絲組211至214和第二熔絲組221至224中彼此對應的多個熔絲組對相對應。換言之，選擇訊號產生器410可以產生分別與第一熔絲組對至第四熔絲組對211和221、212和222、213和223以及214和224相對應的第一選擇訊號至第四選擇訊號USEDB_FU0、USEDB_FU1、USEDB_FU2和USEDB_FU3。選擇訊號產生器410可以包括分別與第一熔絲組對至第四熔絲組對211和221、212和222、213和223以及214和224相對應的第一訊號產生元件411至第四訊號產生元件414。第一訊號產生元件411至第四訊號產生元件414可以分別輸出第一選擇訊號至第四選擇訊號USEDB_FU0、USEDB_FU1、USEDB_FU2和USEDB_FU3。
選擇訊號組合器420可以回應於第一計數訊號REGION_AB而透過將第一選擇訊號至第四選擇訊號USEDB_FU0、USEDB_FU1、USEDB_FU2和USEDB_FU3組合來產生鎖存訊號FZADD_LATP。當第一計數訊號REGION_AB處於第二邏輯位準時，例如，當第一計數訊號REGION_AB處於邏輯高位準時，可以根據第一選擇訊號至第四選擇訊號USEDB_FU0、USEDB_FU1、USEDB_FU2和USEDB_FU3的邏輯位準來致能鎖存訊號FZADD_LATP。
鎖存器430可以回應於鎖存訊號FZADD_LATP而透過鎖存熔絲計數訊號FuseCount<0：N-1>來產生目標訊號TARGET_FZt<0：K>。當鎖存訊號 FZADD_LATP被致能為目標訊號TARGET_FZt<0：K>時，鎖存器430可以輸出熔絲計數訊號FuseCount<0：N-1>的值。
圖5是示出了圖4中所示的第一訊號產生元件411至第四訊號產生元件414的示例性配置的電路圖。第一訊號產生元件411至第四訊號產生元件414可以具有僅具有不同輸入訊號的相同配置。因此，在圖5中僅代表性地示出了第一訊號產生元件411。
第一訊號產生元件411可以包括第一致能元件510、第二致能元件520和第一訊號組合元件530。
第一致能元件510可以回應於計數訊號REGION_AB和FUSE0而基於從儲存單元320輸出的熔絲組資訊USED_PRE來產生與第一熔絲組對211和221之中的第一熔絲組211相對應的致能訊號USED0_A。換言之，計數訊號REGION_AB和FUSE0可以對應於第一熔絲組211被致能，並且第一致能元件510可以基於表示第一熔絲組211是失效還是可用的熔絲組資訊USED_PRE來產生第一熔絲組211的致能訊號USED0_A。
當第一熔絲組211包括多個熔絲元件時，第一致能元件510還可以從比較器313接收檢測訊號FAILBLK。第一致能元件510可以基於檢測訊號FAILBLK來產生用於第一熔絲組211的熔絲元件的致能訊號USED0_A。根據本發明的一個實施例，第一致能元件510可以包括反及閘NAND1至NAND4、反相器INV1至INV3以及傳輸門TG1和TG2。
第二致能元件520可以回應於計數訊號REGION_AB和FUSE0而基於從儲存單元320輸出的熔絲組資訊USED_PRE來產生與第一熔絲組對211和221中的第二熔絲組211相對應的致能訊號USED0_B。換言之，計數訊號 REGION_AB和FUSE0可以對應於第二熔絲組221被致能，並且第二致能元件520可以基於表示第二熔絲組221是失效還是可用的熔絲組資訊USED_PRE來產生第二熔絲組221的致能訊號USED0_B。
當第二熔絲組221包括多個熔絲元件時，第二致能元件520還可以從比較器313接收檢測訊號FAILBLK。第二致能元件520可以基於檢測訊號FAILBLK來產生用於第二熔絲組221的熔絲元件的致能訊號USED0_B。根據本發明的一個實施例，第二致能元件520可以包括反及閘NAND1和NAND5、反相器INV1以及反或閘NOR1。第二致能元件520可以與第一致能元件510共用反相器INV1和反或閘NOR1。
第一訊號組合元件530可以透過將致能訊號USED0_A和USED0_B組合來產生第一熔絲組對211和221的第一選擇訊號USEDB_FU0。當第一熔絲組對211和221的所有熔絲組都可用時，第一訊號組合元件530可以將第一選擇訊號USEDB_FU0致能為邏輯高位準。根據本發明的一個實施例，第一訊號組合元件530可以包括反或閘NOR2和NOR3。
圖6是示出了圖4中所示的選擇訊號組合器420的示例性配置的電路圖。選擇訊號組合器420可以包括第二訊號組合元件610和模式選擇元件620。
當第一計數訊號REGION_AB處於第二邏輯位準時，例如，當第一計數訊號REGION_AB處於邏輯高位準時，第二訊號組合元件610可以根據第一選擇訊號至第四選擇訊號USEDB_FU0、USEDB_FU1、USEDB_FU2和USEDB_FU3的邏輯位準而致能輸出訊號USED。當第一選擇訊號至第四選擇訊號USEDB_FU0、USEDB_FU1、USEDB_FU2和USEDB_FU3都處於邏輯高位準 時，第二訊號組合元件610可以將輸出訊號USED致能為第二邏輯位準(例如，邏輯低位準)。根據本發明的一個實施例，第二訊號組合元件610可以由反及閘NAND6和NAND7、反相器INV4和INV5以及反或閘NOR4來形成。
模式選擇元件620可以回應於模式選擇訊號MODE_SEL而選擇性地傳送第二訊號組合元件610的輸出訊號USED和從儲存單元320輸出的熔絲組資訊USED_PRE。換言之，當模式選擇訊號MODE_SEL為‘1’時，模式選擇元件620可以原樣輸出第二訊號組合元件610的輸出訊號USED，並且當模式選擇訊號MODE_SEL為‘0’時，模式選擇元件620可以原樣輸出從儲存單元320輸出的熔絲組資訊USED_PRE。根據本發明的一個實施例，模式選擇元件620可以包括反相器INV6和多工器MUX。
因此，當模式選擇訊號MODE_SEL為‘1’時，選擇訊號組合器420可以基於透過判定第一熔絲組對至第四熔絲組對211和221、212和222、213和223以及214和224的熔絲組是否可用而產生的訊號USED來產生目標訊號TARGET_FZt<0：K>。另一方面，當模式選擇訊號MODE_SEL為‘0’時，選擇訊號組合器420可以基於表示第一熔絲組211至214和第二熔絲組221至224中的每個熔絲組是否可用的熔絲組資訊USED_PRE來產生目標訊號TARGET_FZt<0：K>。終究，對應的熔絲組對可以根據記憶體裝置的模式而從第一熔絲組211至214和第二熔絲組221至224中來選擇並程式化，或者一個熔絲組可以根據記憶體裝置的模式而從第一熔絲組211至214和第二熔絲組221至224中來選擇並程式化。
根據本發明的一個實施例，選擇訊號組合器420還可以包括鎖存訊號產生元件630。當檢測訊號FAILBLK處於邏輯高位準時，鎖存訊號產生元 件630可以將模式選擇元件620的輸出訊號作為鎖存訊號FZADD_LATP來傳送。簡言之，當檢測訊號FAILBLK處於邏輯高位準並且模式選擇元件620的輸出訊號被致能到邏輯低位準時，鎖存訊號產生元件630可以將鎖存訊號FZADD_LATP致能到邏輯高位準。鎖存訊號產生元件630可以同步於時脈訊號YFZCLK來操作，並且其可以包括反及閘NAND8和NAND9以及反相器INV7至INV9。
圖7是透過圖1中所示的記憶體裝置的操作產生的訊號的波形圖。
圖7示出了缺陷出現在記憶區域100的記憶塊BLK之中的第二記憶塊中的示例性實施例。換言之，計數單元310可以回應於修復目標行位址FailedAddress<1>而同步於熔絲計數訊號FuseCount<0：N-1>的值之中與熔絲組211至214和221至224的第二熔絲元件相對應的值001、011、021、031、101、111、121和131來致能檢測訊號FAILBLK。因此，將描述根據一個實施例的對第二熔絲元件的操作，其可以採用相同的方式來應用於熔絲組211至214和221至224的其他熔絲元件。
第一訊號產生元件411至第四訊號產生元件414可以根據邏輯低位準的第一計數訊號REGION_AB和被順序地致能的第二計數訊號FUSE0至FUSE3來被順序地致能。換言之，第一致能元件510可以被順序地致能，從而可以基於從儲存單元320輸出的熔絲組資訊USED_PRE來產生對應的第一熔絲組的致能訊號。
參考圖7，表示第一熔絲組211至214和第二熔絲組221至224中的每個熔絲組是失效還是被使用的資訊USED_PRE可以被設置為邏輯高位準，當 對應的熔絲組被視為缺陷或被使用時，並且當熔絲組可用時，資訊USED_PRE可以被設置為邏輯低位準。因此，第一熔絲組211和212的致能訊號USED0_A和USED1_A可以基於具有邏輯低位準(
Figure 106144451-A0305-02-0024-1
)的資訊USED_PRE而被產生為邏輯高位準，並且第一熔絲組213和214的致能訊號USED2_A和USED3_A可以基於具有邏輯高位準(
Figure 106144451-A0305-02-0024-2
)的資訊USED_PRE而被產生為邏輯低位準。
根據計數單元310的計數操作，第一計數訊號REGION_AB可以從邏輯低位準轉變為邏輯高位準，並且第二計數訊號FUSE0至FUSE3可以再次被順序地致能。因此，第一訊號產生元件411至第四訊號產生元件414中的每個訊號產生元件的第二致能元件520可以被順序地致能，並且基於從儲存單元320輸出的資訊USED_PRE來產生對應的第二熔絲組的致能訊號。
根據一個實施例，第二熔絲組222和223的致能訊號USED1_B和USED2_B可以基於具有邏輯低位準(
Figure 106144451-A0305-02-0024-3
)的資訊USED_PRE而被產生為邏輯低位準。而且，第二熔絲組222和223的致能訊號USED0_B和USED3_B可以基於具有邏輯高位準(
Figure 106144451-A0305-02-0024-4
)的資訊USED_PRE而被產生為邏輯高位準。簡言之，圖7的時序圖示出了第一熔絲組211和212以及第二熔絲組222和223是可用的示例性實施例，如圖2所示。
第一訊號產生元件411至第四訊號產生元件414的第一訊號組合元件530可以透過將第一致能訊號USED0_A至USED3_A與第二致能訊號USED0_B至USED3_B進行組合來產生第一選擇訊號USEDB_FU0至第四選擇訊號USEDB_FU3。當對應的致能訊號USED0_A~USED0_B至USED3_A~USED3_B處於邏輯高位準以及邏輯低位準時，第一選擇訊號USEDB_FU0至第四選擇訊號USEDB_FU3可以被輸出為邏輯高位準。
因此，回應於與可用第一熔絲組212相對應的具有邏輯高位準的第一致能訊號USED1_A和與可用第二熔絲組222相對應的具有邏輯低位準的第二致能訊號USED1_B，第二選擇訊號USEDB_FU1可以具有邏輯高位準(
Figure 106144451-A0305-02-0025-5
)。另一方面，第一選擇訊號USEDB_FU0、第三選擇訊號USEDB_FU2和第四選擇信USEDB_FU3的對應位準(參見虛線)具有邏輯低位準。因此，回應於邏輯高位準的第二選擇訊號USEDB_FU1，第二訊號組合元件610的輸出訊號USED的對應位準可以是邏輯低位準。
根據一個實施例，當輸入到模式選擇元件620的模式選擇訊號MODE_SEL是邏輯高位準時，輸出訊號USED可以被傳送到鎖存訊號產生元件630，並且鎖存訊號產生元件630可以基於檢測訊號FAILBLK來將鎖存訊號FZADD_LATP致能到邏輯高位準。此外，當鎖存訊號FZADD_LATP被致能時，已鎖存的熔絲計數訊號FuseCount<0：N-1>可以被輸出為目標訊號TARGET_FZt<0：K>。
終究，圖7的波形圖中的修復單元300可以將與第二熔絲組222的第二熔絲元件相對應的計數11輸出為目標訊號TARGET_FZt<0：K>。因此，可以在包括第二熔絲組222的第二熔絲對中對修復目標列位址進行程式化。
另一方面，當模式選擇訊號MODE_SEL是邏輯低位準時，模式選擇元件620可以將從儲存單元320輸出的資訊USED_PRE傳送到鎖存訊號產生元件630，並且鎖存訊號產生元件630可以基於檢測訊號FAILBLK而根據具有邏輯低位準的資訊USED_PRE的熔絲組來將鎖存訊號FZADD_LATP致能至邏輯高位準。根據圖7的時序圖中所示的操作，鎖存訊號FZADD_LATP可以對應於第一熔絲組211的第二熔絲元件被致能，且因此與其相對應的計數01可以被輸出 為目標訊號TARGET_FZt<0：K>。換言之，當模式選擇訊號MODE_SEL是邏輯低位準時，修復單元300可以僅對用於與目標訊號TARGET_FZt<0：K>相對應的熔絲組的修復目標列位址進行程式化。
根據本發明的示例性實施例，用於列修復操作的最小單元可以被確定為不同於執行ECC操作的記憶體裝置中的用於錯誤校正碼(ECC)操作的單元。因此，可以根據製造程序或諸如導通/關斷ECC操作的條件而基於各種單元來執行測試操作，這有助於提高效率。此外，儘管用於列修復操作的最小單元不同於用於ECC操作的單元，但是可以快速找到目標記憶單元，該目標記憶單元用於替換在ECC操作期間被檢測為有缺陷記憶單元的記憶單元。
儘管已經參照特定的實施例描述了本發明，但是對於本領域的技術人員來說顯而易見的是，在不脫離如所附申請專利範圍所限定的本發明的精神和範圍的情況下，可以進行各種改變和修改。
100:記憶區域
100_1~100_n:記憶單元陣列
110_1~110_n:正常單元陣列
120_1~120_n:冗餘單元陣列
200:熔絲單元
210:第一熔絲單元
220:第二熔絲單元
300:修復單元
310:計數單元
320:儲存單元
330:控制單元
BLK:記憶塊
FailedAddress<0：M-1>:修復目標行位址
FAILBLK:檢測訊號
FUSE0~FUSE3:計數訊號
MODE_SEL:模式選擇訊號
REGION_AB:計數訊號
TARGET_FZt<0：K>:目標訊號
USED_PRE:熔絲組資訊
YFZCLK:時脈訊號

Claims (19)

  1. 一種記憶體裝置，其包括：多個記憶單元陣列，每個記憶單元陣列包括正常單元陣列和冗餘單元陣列；第一熔絲單元，其包括與該多個記憶單元陣列之中的第一記憶單元陣列相對應的多個第一熔絲組；第二熔絲單元，其包括與該多個記憶單元陣列之中的第二記憶單元陣列相對應的多個第二熔絲組，該多個第一熔絲組分別與該多個第二熔絲組相對應；以及修復單元，其適用於基於表示該多個第一熔絲組和該多個第二熔絲組中的每個熔絲組是失效還是可用的資訊，從該多個第一熔絲組和該多個第二熔絲組中選擇彼此對應的一對熔絲組，並且對選中的熔絲組對中的記憶單元陣列的修復目標列位址進行程式化。 其中，在錯誤校正碼(ECC)-開啟模式中，當從該多個記憶單元陣列檢測到缺陷時，在熔絲組對之中的對應熔絲組對被使用或被指示為失效。
  2. 如請求項1所述的記憶體裝置，其中，修復單元包括：計數單元，其適用於透過對時脈訊號進行計數來產生與該多個第一熔絲組和該多個第二熔絲組順序相對應的計數訊號； 儲存單元，其適用於儲存表示該多個第一熔絲組和該多個第二熔絲組中的每個熔絲組是失效還是可用的資訊，並回應於該計數訊號而輸出對應熔絲組的資訊；以及控制單元，其適用於回應於該計數訊號而基於從儲存單元輸出的資訊來產生表示選中的熔絲組對的目標訊號。
  3. 如請求項2所述的記憶體裝置，其中，計數單元包括：計數器，其適用於回應於該時脈訊號而透過逐個地增加熔絲計數訊號的值來輸出熔絲計數訊號；以及編碼器，其適用於透過對該熔絲計數訊號進行編碼來產生計數訊號。
  4. 如請求項3所述的記憶體裝置，其中，該控制單元包括：選擇訊號產生器，其適用於產生分別與來自該多個第一熔絲組和該多個第二熔絲組中彼此對應的多個熔絲組對相對應的多個選擇訊號；選擇訊號組合器，其適用於回應於該計數訊號而透過將該選擇訊號組合來產生鎖存訊號；以及鎖存器，其適用於回應於該鎖存訊號而透過鎖存該熔絲計數訊號來產生該目標訊號。
  5. 如請求項4所述的記憶體裝置，其中，該選擇訊號產生器包括分別與熔絲組對相對應的多個訊號產生元件，以及每各該訊號產生元件包括： 第一致能元件，其適用於回應於該計數訊號而基於從儲存單元輸出的資訊來產生對應的熔絲組對的該多個第一熔絲組的致能訊號；第二致能元件，其適用於回應於該計數訊號而基於從儲存單元輸出的資訊來產生對應的熔絲組對的該多個第二熔絲組的致能訊號；以及第一訊號組合元件，其適用於透過將該第一致能元件的輸出訊號和該第二致能元件的該輸出訊號組合來產生熔絲組對的選擇訊號。
  6. 如請求項4所述的記憶體裝置，其中，該選擇訊號組合器包括：第二訊號組合元件，其適用於回應於該計數訊號而根據該選擇訊號的邏輯位準來致能輸出訊號；以及模式選擇元件，其適用於回應於模式選擇訊號而將該第二訊號組合元件的輸出訊號或從儲存單元輸出的資訊作為該鎖存訊號來選擇性地傳送。
  7. 如請求項6所述的記憶體裝置，其中，該多個記憶單元陣列的每個記憶單元陣列包括多個記憶塊，並且該多個第一熔絲組和該多個第二熔絲組的每個熔絲組包括分別與記憶塊相對應的多個熔絲元件。
  8. 如請求項7所述的記憶體裝置，其中，計數單元還包括： 比較器，其適用於透過將修復目標行位址與該熔絲計數訊號進行比較來產生檢測訊號。
  9. 如請求項8所述的記憶體裝置，其中，該選擇訊號組合器還包括：該鎖存訊號產生元件，其適用於回應於該檢測訊號而將該模式選擇元件的該輸出訊號作為該鎖存訊號來傳送。
  10. 如請求項8所述的記憶體裝置，其中，第一致能元件和第二致能元件回應於該檢測訊號而產生該多個第一熔絲組和該多個第二熔絲組的該熔絲元件之中的對應熔絲元件的致能訊號。
  11. 如請求項1所述的記憶體裝置，其中，執行伴隨有錯誤校正碼(ECC)操作的寫入/讀取操作以檢測在該多個記憶單元陣列中出現的缺陷，並且可選地，在沒有ECC操作的情況下執行寫入/讀取操作以分別檢測在第一記憶單元陣列或第二記憶單元陣列中出現的缺陷。
  12. 如請求項11所述的記憶體裝置，其中，當透過使用N位元的資料單元檢測在該多個記憶單元陣列中出現的缺陷時，透過使用1/2*N位元的資料單元來檢測在第一記憶單元陣列或第二記憶單元陣列中出現的缺陷，其中N是自然數。
  13. 一種修復電路，其包括：多個第一熔絲組，其對應於多個記憶單元陣列之中的第一記憶單元陣列； 該多個第二熔絲組，其對應於該多個記憶單元陣列之中的第二記憶單元陣列，並且形成分別與該多個第一熔絲組相對應的多個熔絲組對；儲存單元，其適用於儲存表示該多個第一熔絲組和該多個第二熔絲組中的每個熔絲組是失效還是可用的資訊；以及控制單元，其適用於基於儲存在儲存單元中的資訊來選擇熔絲組對之中的一個熔絲組對並且輸出目標訊號。其中，在錯誤校正碼(ECC)-開啟模式中，當從該多個記憶單元陣列檢測到缺陷時，在熔絲組對之中的對應熔絲組對被使用或被指示為失效。
  14. 如請求項13所述的修復電路，還包括：計數單元，其適用於透過對時脈訊號進行計數來產生與該多個第一熔絲組和該多個第二熔絲組順序相對應的計數訊號。
  15. 如請求項14所述的修復電路，其中，儲存單元回應於該計數訊號而將該多個第一熔絲組和該多個第二熔絲組之中的對應熔絲組的資訊傳送到該控制單元。
  16. 如請求項14所述的修復電路，其中，該控制單元包括：選擇訊號產生器，其適用於產生分別與熔絲組對相對應的多個選擇訊號；選擇訊號組合器，其適用於回應於該計數訊號而透過將該選擇訊號組合來產生鎖存訊號；以及 鎖存器，其適用於回應於該鎖存訊號而透過鎖存計數訊號來產生該目標訊號。
  17. 如請求項16所述的修復電路，其中，該選擇訊號產生器包括分別與熔絲組對相對應的多個訊號產生元件，以及每各該訊號產生元件包括：第一致能元件，其適用於回應於該計數訊號而基於儲存在儲存單元中的資訊來產生對應的熔絲組對的該多個第一熔絲組的致能訊號；第二致能元件，其適用於回應於該計數訊號而基於儲存在儲存單元中的資訊來產生對應的熔絲組對的該多個第二熔絲組的致能訊號；以及第一訊號組合元件，其適用於透過將該第一致能元件的輸出訊號和該第二致能元件的該輸出訊號組合來產生熔絲組對的選擇訊號。
  18. 如請求項16所述的修復電路，其中，該選擇訊號組合器包括：第二訊號組合元件，其適用於回應於該計數訊號而根據該選擇訊號的邏輯位準來致能該輸出訊號；以及模式選擇元件，其適用於回應於模式選擇訊號而將該第二訊號組合元件的該輸出訊號或儲存在儲存單元中的資訊作為該鎖存訊號來選擇性地傳送。
  19. 如請求項13所述的修復電路，其中，在錯誤校正碼(ECC)-關閉模式中，當從第一記憶單元陣列或第二記憶單元陣列檢測到缺陷時，在該多個第一熔絲組和該多個第二熔絲組之中的對應熔絲組被使用或被指示為失效。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190017424A (ko) * 2017-08-11 2019-02-20 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 메모리 장치
US10340267B1 (en) 2017-12-29 2019-07-02 Micron Technology, Inc. Semiconductor devices including control logic levels, and related memory devices, control logic assemblies, electronic systems, and methods
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
US10297290B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods
US11373726B2 (en) 2019-04-03 2022-06-28 Texas Instruments Incorporated Management of multiple memory in-field self-repair options
TWI711036B (zh) * 2020-01-22 2020-11-21 大陸商珠海南北極科技有限公司 記憶體的修復電路及方法
KR20210108740A (ko) * 2020-02-26 2021-09-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20210113841A (ko) * 2020-03-09 2021-09-17 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
US11244741B1 (en) 2020-11-04 2022-02-08 Micron Technology, Inc. Selectable fuse sets, and related methods, devices, and systems
CN114512171A (zh) * 2020-11-17 2022-05-17 华邦电子股份有限公司 内存存储装置及其操作方法
CN114999555B (zh) * 2021-03-01 2024-05-03 长鑫存储技术有限公司 熔丝故障修复电路
KR20220131115A (ko) 2021-03-19 2022-09-27 에스케이하이닉스 주식회사 리페어동작을 수행하는 장치
CN116580746B (zh) * 2023-07-06 2023-09-26 浙江力积存储科技有限公司 用于存储阵列的熔断器单元及其处理方法、存储阵列

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045581A1 (en) * 2000-05-26 2001-11-29 Hitachi, Ltd. Semiconductor device
US6356615B1 (en) * 1999-10-13 2002-03-12 Transmeta Corporation Programmable event counter system
US20100165766A1 (en) * 2008-12-30 2010-07-01 Young-Han Jeong Semiconductor Memory Device
US20130315016A1 (en) * 2012-05-25 2013-11-28 SK Hynix Inc. Column repair circuit
US20170083398A1 (en) * 2015-09-18 2017-03-23 SK Hynix Inc. Repair circuit, semiconductor apparatus and semiconductor system using the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315012B1 (ko) * 1998-06-17 2002-02-28 박종섭 반도체소자의행/열리던던시리페어확인방법
KR100554986B1 (ko) * 2003-12-30 2006-03-03 주식회사 하이닉스반도체 효율적으로 에러셀을 리페어 할 수 있는 반도체 메모리 장치
WO2005117027A1 (en) * 2004-05-20 2005-12-08 Analog Devices, Inc. Repair of memory cells
KR100712596B1 (ko) * 2005-07-25 2007-04-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치
KR20080095009A (ko) * 2007-04-23 2008-10-28 주식회사 하이닉스반도체 컬럼 리던던시 회로
KR100878307B1 (ko) * 2007-05-11 2009-01-14 주식회사 하이닉스반도체 멀티 워드라인 테스트 제어 회로 및 그의 제어 방법
KR101069677B1 (ko) * 2009-06-09 2011-10-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 이를 위한 프로브 테스트 제어 회로
KR20110073953A (ko) * 2009-12-24 2011-06-30 주식회사 하이닉스반도체 반도체 메모리의 퓨즈 셋 및 이를 이용한 리패어 판단 회로
KR101131557B1 (ko) * 2010-04-30 2012-04-04 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 회로 및 리페어 방법
KR20130135658A (ko) * 2012-06-01 2013-12-11 삼성전자주식회사 패키징 후에 발생되는 불량 셀을 구제하는 메모리 장치
KR101912372B1 (ko) * 2012-06-29 2018-10-26 에스케이하이닉스 주식회사 Ｅｃｃ 회로를 포함하는 반도체 장치
US8971137B2 (en) * 2013-03-07 2015-03-03 Intel Corporation Bit based fuse repair
KR101862379B1 (ko) 2013-04-19 2018-07-05 삼성전자주식회사 Ｅｃｃ 동작과 리던던시 리페어 동작을 공유하는 메모리 장치
KR20150018106A (ko) * 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 리페어 회로를 포함한 반도체 메모리 장치
KR102117633B1 (ko) * 2013-09-12 2020-06-02 에스케이하이닉스 주식회사 셀프 리페어 장치
KR20150124008A (ko) * 2014-04-25 2015-11-05 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법
KR102204390B1 (ko) * 2014-09-12 2021-01-18 삼성전자주식회사 빠른 불량 셀 구제 동작의 메모리 장치
KR20160074211A (ko) 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 포스트 패키지 리페어 장치
KR20160138617A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 스마트 셀프 리페어 장치 및 방법
KR20170008553A (ko) * 2015-07-14 2017-01-24 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법
CN107799155B (zh) * 2016-09-06 2022-11-01 三星电子株式会社 包括列冗余的存储装置
KR20180082875A (ko) * 2017-01-11 2018-07-19 에스케이하이닉스 주식회사 이퓨즈 회로
KR102520438B1 (ko) * 2017-01-12 2023-04-13 에스케이하이닉스 주식회사 비휘발성 저장 회로 및 그를 포함하는 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356615B1 (en) * 1999-10-13 2002-03-12 Transmeta Corporation Programmable event counter system
US20010045581A1 (en) * 2000-05-26 2001-11-29 Hitachi, Ltd. Semiconductor device
US20100165766A1 (en) * 2008-12-30 2010-07-01 Young-Han Jeong Semiconductor Memory Device
US20130315016A1 (en) * 2012-05-25 2013-11-28 SK Hynix Inc. Column repair circuit
US20170083398A1 (en) * 2015-09-18 2017-03-23 SK Hynix Inc. Repair circuit, semiconductor apparatus and semiconductor system using the same

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