KR102520438B1 - 비휘발성 저장 회로 및 그를 포함하는 반도체 메모리 장치 - Google Patents

비휘발성 저장 회로 및 그를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 비휘발성 저장 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것으로, 본 발명의 실시 예에 따른 비휘발성 저장 회로는, 각각이 복수 개의 퓨즈셋들과 플래그 퓨즈를 포함하는 퓨즈셋 그룹들을 포함하는 비휘발성 저장부; 프로그램 모드 시 입력 어드레스를 상기 퓨즈셋들에 프로그램하며, 동일 입력 어드레스를 반복하여 프로그램하는 반복 프로그램 모드에서 상기 입력 어드레스를 특정 퓨즈셋에 프로그램하고 상기 특정 퓨즈셋이 해당하는 퓨즈셋 그룹의 상기 플래그 퓨즈를 프로그램하는 럽처 제어부; 및 리드 모드 시, 상기 퓨즈셋들에 프로그램된 어드레스가 퓨즈 데이터로 출력되도록 제어하며, 상기 플래그 퓨즈가 프로그램된 퓨즈셋 그룹의 경우, 상기 특정 퓨즈셋에 프로그램된 어드레스를 상기 해당 퓨즈셋 그룹의 나머지 퓨즈셋의 퓨즈 데이터로 출력되도록 제어하는 부트업 제어부를 포함할 수 있다.

Description

비휘발성 저장 회로 및 그를 포함하는 반도체 메모리 장치 {NONVOLATILE STORAGE CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 비휘발성 저장 회로로부터 래치 회로들로 데이터를 전송하는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 장치는 리페어 정보 등 다양한 내부 제어 동작에 필요한 정보를 저장하기 위해 비휘발성 메모리를 사용한다. 이러한 비휘발성 메모리로 가장 일반적으로 사용되는 것이 퓨즈이다. 퓨즈는 레이저에 의해 퓨즈가 컷팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
최근에는 이-퓨즈의 면적 상 제한을 해결하기 위해 이-퓨즈를 어레이로 구현하여 반도체 장치의 내부 동작에 필요한 정보를 저장하는 방식이 연구되고 있다. 이-퓨즈를 어레이로 구현하는 경우 이-퓨즈의 데이터를 증폭하기 위한 증폭기를 공유할 수 있어 전체 면적을 감소시킬 수 있게 된다.
어레이 이-퓨즈(Array e-fuse)에 저장된 퓨즈 데이터를 사용하기 위해서는, 어레이 이-퓨즈(Array e-fuse)로부터 전달되는 퓨즈 데이터를 래치 회로에 저장하는 부트업 동작이 필요하다. 일반적으로, 어레이 이-퓨즈(Array e-fuse) 내의 각 이-퓨즈는 래치 회로의 단위 래치와 일대일로 대응하여 부트업 동작 시 퓨즈 데이터를 래치 회로로 전송한다. 부트업 동작 후에, 반도체 장치는 래치 회로에 저장된 데이터를 바탕으로 내부 회로들을 설정한 후 노멀 동작을 수행할 수 있다.
한편, 어레이 이-퓨즈(Array e-fuse)에 퓨즈 데이터를 프로그램하는 럽처 동작 시, 소정 개수의 이-퓨즈들을 포함하는 퓨즈셋에 해당 퓨즈 데이터를 프로그램할 수 있다. 이 때, 동일한 퓨즈 데이터를 서로 다른 퓨즈셋들에 연속하여 프로그램해야하는 경우, 불필요한 여러 번의 럽처 과정이 요구되며 이로 인한 전류 소모 및 테스트 시간이 증가된다.
본 발명의 실시 예가 해결하고자 하는 기술적 과제는, 비휘발성 저장 회로의 퓨즈셋들을 소정 개수로 그룹핑하고, 각 퓨즈셋 그룹의 퓨즈셋들이 동일한 데이터를 프로그램하고 있음을 알리는 플래그 퓨즈를 이용하여 중복되는 데이터를 관리할 수 있는 비휘발성 저장 회로 및 그를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 비휘발성 저장 회로는, 각각이 복수 개의 퓨즈셋들과 플래그 퓨즈를 포함하는 퓨즈셋 그룹들을 포함하는 비휘발성 저장부; 프로그램 모드 시 입력 어드레스를 상기 퓨즈셋들에 프로그램하며, 동일 입력 어드레스를 반복하여 프로그램하는 반복 프로그램 모드에서 상기 입력 어드레스를 특정 퓨즈셋에 프로그램하고 상기 특정 퓨즈셋이 해당하는 퓨즈셋 그룹의 상기 플래그 퓨즈를 프로그램하는 럽처 제어부; 및 리드 모드 시, 상기 퓨즈셋들에 프로그램된 어드레스가 퓨즈 데이터로 출력되도록 제어하며, 상기 플래그 퓨즈가 프로그램된 퓨즈셋 그룹의 경우, 상기 특정 퓨즈셋에 프로그램된 어드레스를 상기 해당 퓨즈셋 그룹의 나머지 퓨즈셋의 퓨즈 데이터로 출력되도록 제어하는 부트업 제어부를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 반도체 메모리 장치는 노멀 셀들이 구비된 노멀 셀 영역 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체될 리던던시 셀들이 구비된 리던던시 셀 영역을 포함하는 메모리 어레이 영역; 각각이 복수 개의 퓨즈셋들과 플래그 퓨즈를 포함하는 퓨즈셋 그룹들을 포함하는 비휘발성 저장부; 럽처 모드 시, 상기 리페어 대상 셀들의 리페어 어드레스를 상기 퓨즈셋들에 프로그램하며, 반복 프로그램 모드에서는, 상기 리페어 어드레스를 특정 퓨즈셋에 프로그램하고 상기 특정 퓨즈셋이 해당하는 퓨즈셋 그룹의 플래그 퓨즈를 프로그램하는 럽처 제어부; 부트업 모드 시, 상기 퓨즈셋들에 프로그램된 리페어 어드레스를 퓨즈 데이터로 출력하며, 상기 플래그 퓨즈가 프로그램된 퓨즈셋 그룹의 경우, 상기 특정 퓨즈셋에 프로그램된 리페어 어드레스를 상기 해당 퓨즈셋 그룹의 나머지 퓨즈셋의 퓨즈 데이터로 출력하도록 제어하는 부트업 제어부; 상기 퓨즈 데이터를 저장하는 래치 회로; 및 상기 래치 회로에 저장된 퓨즈 데이터를 이용하여 상기 리페어 대상 셀들과 상기 리던던시 셀들의 리페어 동작이 수행되도록 제어하는 리페어 제어 회로를 포함할 수 있다.
제안된 실시 예에 따른 비휘발성 저장 회로는, 동일한 데이터를 여러 개의 서로 다른 퓨즈셋들에 프로그램하는 경우, 최초의 퓨즈셋에만 해당 데이터를 프로그램하고, 해당 퓨즈셋이 포함된 퓨즈셋 그룹의 플래그 퓨즈를 프로그램하여 나머지 퓨즈셋들의 데이터를 산출함으로써 불필요한 럽처 동작을 방지하고, 럽처 동작에 소모되는 전류 및 테스트 시간을 줄일 수 있는 효과가 있다.
도 1 은 본 발명의 실시 예에 따른 비휘발성 저장 회로의 블록 구성도 이다.
도 2 는 본 발명의 실시 예에 따른 반도체 메모리 장치의 블록 구성도 이다.
도 3 은 도 2 의 메모리 어레이 영역의 노멀 셀 영역을 도시한 도면이다.
도 4a 및 도 4b 는 온-칩(ON-CHIP) ECC 모드에 따른 도 2 의 비휘발성 저장부의 럽처 상태를 설명하기 위한 도면 이다.
도 5 는 도 4a 의 퓨즈셋(FS)의 물리적 주소 정보(PLI)의 상세 구성도 이다.
도 6 은 도 2 의 럽처 제어부의 동작을 설명하기 위한 플로우 차트 이다.
도 7 은 도 6 의 동작 설명의 이해를 돕기 위해 메모리 어레이 영역의 노멀 셀 영역을 도시한 도면이다.
도 8a 및 도 8b 는 도 6 의 동작 설명의 이해를 돕기 위해 비휘발성 저장부의 럽처 상태를 도시한 도면이다.
도 9 는 도 2 의 부트업 제어부의 동작을 설명하기 위한 플로우 차트 이다.
도 10a 및 도 10b 는 도 9 의 동작 설명의 이해를 돕기 위해 플래그 데이터에 따라 도 2 의 비휘발성 저장부로부터 독출된 퓨즈 데이터를 도시한 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예들을 첨부 도면을 참조하여 설명하고자 한다.
이하의 실시 예에서는, 설명의 편의를 위해 비휘발성 저장 회로가 이-퓨즈 어레이 회로 등의 퓨즈 회로로 구성되며, 외부에서 입력되는 리페어 어드레스를 퓨즈 회로의 각 퓨즈셋에 퓨즈셋 데이터로 프로그램 하는 경우를 예로 들어 설명한다.
도 1 은 본 발명의 실시 예에 따른 비휘발성 저장 회로(100)의 블록 구성도 이다.
도 1 을 참조하면, 비휘발성 저장 회로(100)는, 비휘발성 저장부(110), 럽처 제어부(122) 및 부트업 제어부(124)를 포함할 수 있다.
비휘발성 저장부(110)는, 다수 개의 퓨즈셋 그룹들(FS_GRP1~FS_GRPN)을 포함할 수 있다. 다수 개의 퓨즈셋 그룹들(FS_GRP1~FS_GRPN)은 각각 복수 개의 퓨즈셋들(FS)과 플래그 퓨즈(Z)를 포함할 수 있다. 플래그 퓨즈(Z)는 다수 개의 퓨즈셋 그룹들(FS_GRP1~FS_GRPN) 각각에 할당될 수 있으며, 해당 플래그 퓨즈(Z)가 특정 값(예를 들어, '1')으로 프로그램된 경우, 대응되는 퓨즈셋 그룹(FS_GRP)에 포함된 퓨즈셋들(FS)이 동일한 리페어 어드레스를 프로그램하고 있다고 판단할 수 있다.
한편, 비휘발성 저장부(110)는 이-퓨즈 어레이 회로를 예로 들어 설명하였지만, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 어느 하나로 구성될 수 수 있다.
이하에서는, 설명의 편의를 위해, N개의 퓨즈셋 그룹들(FS_GRP1~FS_GRPN) 각각이 4개의 퓨즈셋들(FS1_1~FS1_4, FS2_1~FS2_4, …, FSN_1~FSN_4) 및 대응되는 플래그 퓨즈(Z1~ZN)를 구비하는 경우를 예를 들어 설명한다.
럽처 제어부(122)는, 프로그램 모드 시, 외부로부터 입력되는 입력 어드레스(FADD)를 퓨즈셋들(FS)에 프로그램할 수 있다. 럽처 제어부(122)는, 동일 입력 어드레스(FADD)를 반복하여 프로그램하는 반복 프로그램 모드에서, 입력 어드레스(FADD)를 특정 퓨즈셋(FS)에 프로그램하고 특정 퓨즈셋(FS)이 해당하는 퓨즈셋 그룹(FS_GRP)의 플래그 퓨즈(Z)를 특정 값으로 프로그램할 수 있다. 바람직하게는, 특정 퓨즈셋(FS)은 각 퓨즈셋 그룹(FS_GRP)의 첫번째 퓨즈셋(FSx_1)일 수 있다. 또한, 하나의 퓨즈셋 그룹(FS_GRP)에 구비되는 퓨즈셋들(FS)의 개수는 반복 프로그램 모드에서 동일 입력 어드레스(FADD)가 연속하여 입력되는 횟수에 따라 결정될 수 있다.
예를 들어, 럽처 제어부(122)는, 반복 프로그램 모드에서 동일 입력 어드레스(FADD)가 4번 연속하여 입력되면, 입력 어드레스(FADD)를 제 1 퓨즈셋 그룹(FS_GRP1)의 제 1 퓨즈셋(FS1_1)에 한번만 프로그램하고 제 1 플래그 퓨즈(Z1)를 '1'로 프로그램할 수 있다. 즉, 동일 입력 어드레스(FADD)를 제 1 퓨즈셋 그룹(FS_GRP1)의 나머지 제 2 내지 제 4 퓨즈셋(FS1_2~FS1_4)에 추가로 3번 더 반복해서 프로그램하지 않더라도, 제 1 플래그 퓨즈(Z1)를 '1'로 프로그램함으로써 해당 동일 입력 어드레스(FADD)에 대한 프로그램 동작을 완료할 수 있다. 여기서, 프로그램 모드는 퓨즈셋(FS)에 포함된 퓨즈들을 럽처하는 럽처 모드에 대응하고, 반복 프로그램 모드는 비휘발성 저장 회로가 내장된 반도체 장치 내부에 ECC 기능을 탑재한 온-칩(ON-CHIP) ECC 모드가 활성화된 상태에서 프로그램 동작이 수행되는 모드에 대응할 수 있다. 이에 관련된 자세한 사항은 후술하기로 한다.
보다 자세하게, 럽처 제어부(122)는, 럽처 인에이블 신호(RUP_EN)가 활성화되면 프로그램 모드로 진입하고, 럽처 인에이블 신호(RUP_EN) 및 온-칩 ECC 모드 신호(ECC_ON)가 모두 활성화되면 반복 프로그램 모드로 진입할 수 있다. 럽처 제어부(122)는, 럽처 인에이블 신호(RUP_EN)가 활성화되고 온-칩 ECC 모드 신호(ECC_ON)가 비활성화되면, 외부로부터 입력되는 입력 어드레스(FADD)를 토대로 리페어 어드레스(RA)를 생성하고, 리페어 어드레스(RA)를 프로그램할 퓨즈셋(FS)을 선택하기 위한 퓨즈셋 선택 신호(FS_SEL<1:K>)를 생성할 수 있다. 이 때, 온-칩 ECC 모드 신호(ECC_ON)가 비활성화되었으므로 플래그 설정 신호(FLAG<1:N>)는 생성되지 않는다.
럽처 제어부(122)는, 럽처 인에이블 신호(RUP_EN) 및 온-칩 ECC 모드 신호(ECC_ON)가 모두 활성화되면, 소정 횟수 연속하여 입력되는 동일 입력 어드레스(FADD)를 토대로 리페어 어드레스(RA)를 생성하고, 리페어 어드레스(RA)를 프로그램할 퓨즈셋(FS)을 선택하기 위한 퓨즈셋 선택 신호(FS_SEL<1:K>) 및 선택된 퓨즈셋(FS)이 해당하는 퓨즈셋 그룹(FS_GRP)의 플래그 퓨즈(Z)를 프로그램하기 위한 플래그 설정 신호(FLAG<1:N>)를 생성할 수 있다. 예를 들어, 럽처 제어부(122)는, 각 퓨즈셋 그룹(FS_GRP)의 제 1 퓨즈셋(FSx_1)을 선택하기 위한 퓨즈셋 선택 신호(FS_SEL<1:K>)를 생성하고, 선택된 퓨즈셋(FS)이 해당하는 퓨즈셋 그룹(FS_GRP)의 플래그 퓨즈(Z)를 '1' 로 프로그램하기 위한 플래그 설정 신호(FLAG<1:N>)를 생성할 수 있다. 이 때, 럽처 제어부(122)는, 해당 퓨즈셋 그룹(FS_GRP)의 나머지 제 2 내지 제 4 퓨즈셋(FSx_2~FSx_4)을 프로그램 하기 위한 퓨즈셋 선택 신호(FS_SEL<1:K>)는 생성하지 않는다. 이에 따라, 해당 퓨즈셋 그룹(FS_GRP)의 나머지 제 2 내지 제 4 퓨즈셋(FSx_2~FSx_4)에는 리페어 어드레스(RA)가 프로그램되지 않는다.
부트업 제어부(124)는, 리드 모드 시, 퓨즈셋들(FS)에 프로그램된 리페어 어드레스(RA)가 퓨즈 데이터(FDATA)로 출력되도록 제어할 수 있다. 부트업 제어부(124)는, 플래그 퓨즈(Z)가 특정 값으로 프로그램된 퓨즈셋 그룹(FS_GRP)의 경우, 특정 퓨즈셋(FS)에 프로그램된 리페어 어드레스(RA)가 해당 퓨즈셋 그룹(FS_GRP)의 나머지 퓨즈셋(FS)의 퓨즈 데이터(FDATA)로 출력되도록 제어할 수 있다. 예를 들어, 부트업 제어부(124)는, 리드 모드 시, 제 1 플래그 퓨즈(Z1)가 '1'로 프로그램된 경우, 제 1 퓨즈셋 그룹(FS_GRP1)의 제 1 퓨즈셋(FS1_1)에 프로그램된 리페어 어드레스(RA)를 제 1 퓨즈셋 그룹(FS_GRP1)의 나머지 제 2 내지 제 4 퓨즈셋(FS1_2~FS1_4)의 퓨즈 데이터(FDATA)로 출력하도록 제어할 수 있다. 여기서, 리드 모드는 퓨즈 회로에 저장된 리페어 어드레스를 독출하는 동작으로 부트업 모드에 대응할 수 있다.
보다 자세하게, 부트업 제어부(124)는, 부트업 신호(BOOTUP)가 활성화되면 리드 모드로 진입할 수 있다. 부트업 제어부(124)는, 부트업 신호(BOOTUP)가 활성화되면, 비휘발성 저장부(110)로부터 출력되는 퓨즈셋 데이터(FS_D)를 입력받아 퓨즈 데이터(FDATA)로 출력할 수 있다. 이 때, 퓨즈셋 데이터(FS_D)는 각 퓨즈셋의 물리적 주소 정보(PLI, Physical Location Information), 각 퓨즈셋(FS)에 프로그램된 리페어 어드레스 정보(RAI, Repair Address Information) 및 플래그 퓨즈(Z)에 프로그램된 플래그 데이터를 포함할 수 있다. 부트업 제어부(124)는, 퓨즈셋 데이터(FS_D)를 토대로, 플래그 데이터가 특정 값으로 프로그램된 퓨즈셋 그룹(FS_GRP)의 경우, 제 1 퓨즈셋(FSx_1)에 프로그램된 리페어 어드레스(RA)가 해당 퓨즈셋 그룹(FS_GRP)의 나머지 제 2 내지 제 4 퓨즈셋(FSx_2~FSx_4)의 퓨즈 데이터(FDATA)로 출력되도록 제어할 수 있다. 한편, 리드 동작 시 비휘발성 저장부(110)의 각 퓨즈셋을 선택하여 퓨즈셋 데이터(FS_D)를 출력되도록 제어하는 제어 신호를 생성하는 구성(미도시)이 추가로 구비될 수 있다.
상기와 같이, 본 발명의 실시 예에 따른 비휘발성 저장 회로는, 내부의 퓨즈셋들을 소정 개수로 그룹핑하고 각 퓨즈셋 그룹의 퓨즈셋들이 동일한 데이터를 프로그램하고 있음을 알리는 플래그 퓨즈를 선택적으로 프로그램할 수 있다. 즉, 프로그램 모드 시 동일한 입력 어드레스를 서로 다른 퓨즈셋들에 반복하여 프로그램하는 경우, 하나의 퓨즈셋 그룹의 최초의 퓨즈셋에만 입력 어드레스를 프로그램하고 나머지 퓨즈셋에는 추가적인 프로그램 동작을 수행하지 않고, 리드 모드 시 플래그 퓨즈를 이용하여 나머지 퓨즈셋들의 데이터를 산출함으로써 불필요한 럽처 동작을 방지하고, 럽처 동작에 소모되는 전류 및 테스트 시간을 줄일 수 있다.
이하, 본 발명의 구체적인 실시 예로, 비휘발성 저장 회로가 반도체 메모리 장치에 탑재되어 구현된 경우를 예로 들어 설명한다.
반도체 메모리 장치는 설계 및 제조 이후에, 웨이퍼 레벨의 테스트 과정들과 패키지 이후의 테스트 과정들을 거쳐 결함이 발생한 메모리 셀(이하, '리페어 대상 메모리 셀'이라고 한다)을 검출하고, 검출된 리페어 대상 메모리 셀에 대응하는 어드레스(이하, '리페어 어드레스'라고 한다)를 어레이 이-퓨즈(Array e-fuse) 등의 퓨즈 회로에 프로그램한다. 그리고, 부트업 동작 시, 반도체 메모리 장치는, 퓨즈 회로에 프로그램된 리페어 정보를 래치 회로에 저장하여 이를 토대로 리페어 대상 메모리 셀과 리던던시 메모리 셀 간의 리던던트 경로를 형성한다. 이후, 노멀 동작 시, 리페어 어드레스에 해당하는 어드레스가 입력되는 경우, 반도체 메모리 장치는 리던던트 경로를 토대로 리페어 대상 메모리 셀 대신에 리던던시 메모리 셀을 액세스하는 동작(이하, '리페어 동작'이라 칭함)을 수행할 수 있다. 이러한 리페어 동작을 통해 반도체 메모리 장치는 정상적인 동작을 보장받는다.
한편, 반도체 메모리 장치의 크기가 축소됨에 따라 페일 데이터가 랜덤하게 발생되어 소프트 에러(soft error) 발생이 증가하고 있다. 따라서, 이를 해결하기 위해 최근에는 메모리 장치 내부에 ECC 기능을 탑재하는 온-칩(ON-CHIP) ECC 스킴을 채용하고 있다. 즉, 반도체 메모리 장치는 수율 확보를 위하여, 리페어 대상 메모리 셀들을 리던던시 메모리 셀들로 교체하는 리페어 동작을 수행하거나 온-칩(ON-CHIP) ECC 스킴을 이용하여 리페어될 수 있다.
온-칩(ON-CHIP) ECC 스킴을 구현하기 위해서는, ECC용 패리티 비트를 특정 공간에 할당하여 저장하여 둘 수 있다. 특히, 온-칩(ON-CHIP) ECC 스킴을 채용한 반도체 메모리 장치의 경우, ECC용 패리티 비트를 메모리 어레이 영역의 일부 영역에 할당하여 저장하는 방법이 제안되고 있다.
도 2 는 본 발명의 실시 예에 따른 반도체 메모리 장치(200)의 블록 구성도 이다. 이하에서, 본 발명의 실시 예는 컬럼 리페어 동작을 수행하는 경우를 예로 들어 설명한다. 하지만, 본 발명은 이에 한정되지 않으며, 로우 리페어 동작을 수행하는 경우도 적용될 수 있다.
도 2 를 참조하면, 반도체 메모리 장치(200)는, 비휘발성 저장 회로(210), 래치 회로(230), 리페어 제어 회로(240). 메모리 어레이 영역(250), 로우 회로(260), 컬럼 회로(270) 및 데이터 입출력 회로(280)를 포함할 수 있다.
메모리 어레이 영역(250)은 노멀 셀들이 구비된 노멀 셀 영역(252) 및 노멀 셀들 중 리페어 대상 셀들과 대체될 리던던시 셀들이 구비된 리던던시 셀 영역(254)을 구비할 수 있다. 메모리 어레이 영역(250)의 메모리 셀들은 워드 라인(WL)을 통해 로우 회로(260)와 연결되고, 비트 라인(BL)을 통해 컬럼 회로(270)와 연결될 수 있다. 본 발명의 실시 예에 따른 메모리 어레이 영역(250)은 휘발성 메모리 셀들로 구성될 수 있다. 바람직하게는, 메모리 어레이 영역(250)은 DRAM (Dynamic Random Access Memory) 셀들로 구성될 수 있다.
비휘발성 저장 회로(210)는 비휘발성 저장부(212), 럽처 제어부(222) 및 부트업 제어부(224)를 포함할 수 있다.
비휘발성 저장부(212)는 리페어 대상 셀들의 컬럼 어드레스(즉, 리페어 어드레스)를 프로그래밍하기 위한 다수의 퓨즈셋들(FS)을 포함할 수 있다. 비휘발성 저장부(212)는 각각 복수 개의 퓨즈셋들(FS)과 플래그 퓨즈(Z)를 포함하는 다수 개의 퓨즈셋 그룹들(FS_GRP1~FS_GRPN)을 포함할 수 있다. 도 2 의 비휘발성 저장부(212)는 도 1 의 비휘발성 저장부(110)와 실질적으로 동일하므로 상세한 설명은 생략하기로 한다. 이하에서는, 설명의 편의를 위해, N개의 퓨즈셋 그룹들(FS_GRP1~FS_GRPN) 각각이 8 개의 퓨즈셋들(FS1_1~FS1_8, FS2_1~FS2_8, …, FSN_1~FSN_8) 및 대응되는 플래그 퓨즈(Z1~ZN)를 구비하는 경우를 예를 들어 설명한다.
럽처 제어부(222)는, 럽처 인에이블 신호(RUP_EN)가 활성화되는 럽처 모드시 외부로부터 입력되는 입력 어드레스(FADD)를 토대로 리페어 어드레스(RA)를 생성하고, 리페어 어드레스(RA)를 프로그램할 퓨즈셋(FS)을 선택하기 위한 퓨즈셋 선택 신호(FS_SEL<1:K>)을 생성할 수 있다. 특히, 럽처 제어부(222)는, 럽처 인에이블 신호(RUP_EN) 및 온-칩 ECC 모드 신호(ECC_ON)가 모두 활성화되는 반복 프로그램 모드에서는, 입력 어드레스(FADD)를 토대로 리페어 어드레스(RA)를 생성하고, 리페어 어드레스(RA)를 프로그램할 퓨즈셋(FS)을 선택하기 위한 퓨즈셋 선택 신호(FS_SEL<1:K>) 및 선택된 퓨즈셋(FS)이 해당하는 퓨즈셋 그룹(FS_GRP)의 플래그 퓨즈(Z)를 프로그램하기 위한 플래그 설정 신호(FLAG<1:N>)를 생성할 수 있다. 참고로, 온-칩 ECC 모드 신호(ECC_ON)는 온-칩(ON-CHIP) ECC 모드시 활성화되는 신호이다. 도 2 의 럽처 제어부(222)는 도 1 의 럽처 제어부(122)와 실질적으로 동일하므로 상세한 설명은 생략하기로 한다.
부트업 제어부(224)는, 부트업 신호(BOOTUP)가 활성화되는 부트업 모드 시, 다수의 퓨즈셋(FS)로부터 출력되는 퓨즈셋 데이터(FS_D)를 입력받아 퓨즈 데이터(FDATA)로 래치 회로(230)에 출력할 수 있다. 특히, 부트업 제어부(224)는, 퓨즈셋 데이터(FS_D)를 토대로, 플래그 퓨즈(Z)가 특정 값으로 프로그램된 퓨즈셋 그룹(FS_GRP)의 경우, 제 1 퓨즈셋(FSx_1)에 프로그램된 리페어 어드레스(RA)가 해당 퓨즈셋 그룹(FS_GRP)의 나머지 제 2 내지 제 8 퓨즈셋들(FSx_2~FSx_8)의 퓨즈 데이터(FDATA)로 출력되도록 제어할 수 있다. 도 2 의 부트업 제어부(224)는 도 1 의 부트업 제어부(124)와 실질적으로 동일하므로 상세한 설명은 생략하기로 한다.
래치 회로(230)는 비휘발성 저장 회로(210)로부터 제공되는 퓨즈 데이터(FDATA)를 저장하고, 리페어 정보(INF_R)를 리페어 제어 회로(240)로 출력할 수 있다. 래치 회로(230)는 비휘발성 저장 회로(210)의 퓨즈들과 일대일로 대응하는 단위 래치들을 포함할 수 있다.
리페어 제어 회로(240)는 래치 회로(230)로부터 제공되는 리페어 정보(INF_R)와 외부에서 입력되는 컬럼 어드레스(COL_ADD)를 비교하여 리페어 제어 신호(RCS)를 출력할 수 있다. 만약, 리페어 정보(INF_R)와 컬럼 어드레스(COL_ADD)가 일치하면, 리페어 제어 회로(240)는 리페어 제어 신호(RCS)를 활성화시켜 컬럼 회로(270)로 출력할 수 있다.
컬럼 회로(270)는 컬럼 어드레스(COL_ADD)를 디코딩하여 생성된 컬럼 선택 신호(Yi, 미도시)에 의해 선택된 비트 라인(BL)의 데이터를 억세스하며, 리페어 제어 신호(RCS)가 활성화된 경우, 컬럼 어드레스(COL_ADD)에 의해 억세스 되는 비트 라인(BL)을 대신해 리던던시 비트 라인을 활성화시킨다. 이에 따라, 래치 회로(230)에 저장된 리페어 정보(INF_R)에 대응하는 리페어 대상 셀은 리던던시 셀로 대체될 수 있다.
로우 회로(260)는 로우 액티브 커맨드(RACT)에 응답하여, 로우 어드레스(ROW_ADD)에 의해 선택된 워드 라인(WL)을 활성화시킬 수 있다.
데이터 입출력 회로(280)는, 리드 동작 시에, 리드 신호(RD)에 응답하여 컬럼 어드레스(COL_ADD)에 의해 선택된 비트 라인(BL)으로부터 전달되는 데이터를 DQ 패드로 출력하고, 라이트 동작 시에, 라이트 신호(WT)에 응답하여 컬럼 어드레스(COL_ADD)에 대응되는 비트 라인(BL)으로 DQ 패드를 통해 입력되는 데이터를 전달하여 저장한다.
보다 상세하게, 노멀 셀 영역(252)에는 노멀 데이터를 저장하기 위한 노멀 셀들이 구비될 수 있다. 노멀 셀 영역(252)에는, 테스트 과정들을 거쳐 결함이 발생한 리페어 대상 셀들이 존재할 수 있다. 리페어 대상 셀에는 하드웨어적으로 불량인 셀, 각종 소자 특성 저하를 나타내는 셀, 예컨대, 짧은 리프레쉬 시간을 가지는 셀, 셀 기입 특성 저하 또는 가변적인 리텐션 시간(variable retention time)을 보이는 셀 등이 포함될 수 있다. 리페어 대상 셀이 연결되는 워드 라인과 비트 라인은 로우 리페어 어드레스와 컬럼 리페어 어드레스에 의해 어드레싱될 수 있다.
리던던시 셀 영역(254)은 로우 리페어와 컬럼 리페어를 위한 영역으로 나누어 질 수 있다. 본 발명의 실시 예는 리던던시 셀 영역(254)이 컬럼 리페어용 리던던시 셀 영역인 경우이고, 비휘발성 저장부(212)에 저장될 리페어 어드레스가 컬럼 리페어 어드레스인 경우를 예로 들어 설명한다.
도 3 은 도 2 의 메모리 어레이 영역(250)의 노멀 셀 영역(252)을 도시한 도면이다.
도 3 을 참조하면, 온-칩(ON-CHIP) ECC 스킴을 지원하기 위해, 노멀 셀 영역(252)의 일부 영역에는 추가적으로 ECC 용 패리티 비트를 저장하기 위한 ECC 셀 영역(ECCP)이 구비될 수 있다. 온-칩(ON-CHIP) ECC 스킴이 사용될 때 ECC 셀 영역(ECCP)은 패리티 비트를 저장하며, 온-칩(ON-CHIP) ECC 스킴이 사용되지 않을 때 ECC 셀 영역(ECCP)은 노멀 데이터를 저장할 수 있다.
한편, 컬럼 리페어를 위해 노멀 셀 영역(252)은 다수 개의 로우 섹션(RS) 및 다수 개의 컬럼 섹션(CS)에 의해 정의되는 다수 개의 서브 섹션들을 포함할 수 있다. 예를 들어, 노멀 셀 영역(252) 제 1 내지 제 5 로우 섹션(RS1~RS5) 및 제 1 내지 제 8 컬럼 섹션(CS1~CS8)로 나누어 진 경우, 노멀 셀 영역(252)은 40 개의 서브 섹션(R1C1~R5C8)으로 구분될 수 있다. 참고로, 도 3 에는, 제 8 컬럼 섹션(CS8)이 ECC 셀 영역(ECCP)으로 할당된 경우가 도시되어 있다. 리던던시 셀 영역(도 2 의 254)은 각 서브 섹션(R1C1~R5C8)에 대응되는 리던던시 셀들을 포함할 수 있으며, 리던던시 셀 영역(254)의 리던던시 셀들은 비휘발성 저장 회로(도 2 의 210)의 퓨즈셋들에 대응될 수 있다. 예를 들어, 노멀 셀 영역(252)이 40 개의 서브 섹션(R1C1~R5C8)으로 구분될 경우, 비휘발성 저장 회로(210)는 40개의 컬럼 리페어 어드레스를 저장하기 위한 40개의 퓨즈셋들을 구비할 수 있다.
한편, 테스트 시, 로우 어드레스(ROW_ADD)에 의해 선택된 워드 라인(WL)이 활성화되고, 컬럼 어드레스(COL_ADD)에 대응하는 컬럼 선택 신호(Yi)가 활성화되면, 각 서브 섹션(R1C1~R5C8)에서 소정 개수의 비트 라인들(BL)로부터 데이터가 출력된다. 예를 들어, 컬럼 어드레스(COL_ADD)에 대응하는 컬럼 선택 신호(Yi)가 활성화되면, 각 서브 섹션(R1C1~R5C8)에서 8 비트 라인들(BL)이 선택되어 8개의 데이터가 서브 섹션들(R1C1~R5C8)로부터 각각 출력될 수 있다. 테스트 장치(미도시)는 소정 개수의 비트 라인들(BL)에 로딩된 데이터를 합산하여 특정 서브 섹션(R1C1~R5C8)의 리페어 대상 메모리 셀을 검출하고, 검출된 리페어 대상 메모리 셀의 컬럼 어드레스, 즉, 컬럼 리페어 어드레스를 특정 서브 섹션(R1C1~R5C8)에 대응하는 퓨즈셋에 프로그램할 수 있다.
반면, 온-칩(ON-CHIP) ECC 스킴이 사용되는 온-칩(ON-CHIP) ECC 모드에서는, 페일 비트로 인해 패리티 비트가 발생하는 경우, 동일한 로우 섹션(RS)에 포함된 서브 섹션들에 대응되는 퓨즈셋들 중 어느 퓨즈셋을 이용하여 리페어 동작을 수행해야 하는 지 알 수가 없다. 따라서, 현재는 동일한 로우 섹션(RS)에 포함된 서브 섹션들에 대응되는 퓨즈셋들을 모두 프로그램하고 있다. 즉, 온-칩(ON-CHIP) ECC 모드에서, 페일 비트로 인해 패리티 비트가 발생하는 경우 동일한 로우 섹션(RS)에 포함된 서브 섹션들에 대응되는 퓨즈셋들을 모두 동일한 컬럼 리페어 어드레스로 프로그램한다.
본 발명의 실시 예에서는, 동일한 로우 섹션(RS)에 포함된 서브 섹션들에 대응되는 퓨즈셋들을 하나의 퓨즈셋 그룹(FS_GRP)으로 그룹핑할 수 있다. 즉, 하나의 퓨즈셋 그룹(FS_GRP)은 컬럼 섹션(CS)의 개수에 대응되는 개수의 퓨즈셋들을 포함하도록 그룹핑될 수 있으며, 퓨즈셋 그룹들(FS_GRP)의 개수는 로우 섹션(RS)의 개수에 대응될 수 있다. 예를 들어, 도 2 의 하나의 퓨즈셋 그룹(FS_GRP)에는, 도 3 의 제 1 내지 제 8 컬럼 섹션(CS1~CS8)에 대응되는 8 개의 퓨즈셋들(FSx_1~FSx_8)이 구비될 수 있으며, 도 2 의 퓨즈셋 그룹들(FS_GRP)은 제 1 내지 제 5 로우 섹션(RS1~RS5)에 대응되는 5 개가 구비될 수 있다.
따라서, 본 발명의 실시 예에서는, 동일한 로우 섹션(RS)에 포함된 서브 섹션들에 대응되는 퓨즈셋들을 하나의 퓨즈셋 그룹으로 그룹핑하고, 온-칩(ON-CHIP) ECC 모드 시에 페일 비트로 인해 패리티 비트가 발생한 경우 하나의 퓨즈셋 그룹의 최초의 퓨즈셋에만 리페어 어드레스를 프로그램하고 나머지 퓨즈셋에는 추가적인 프로그램 동작을 수행하지 않고, 리드 모드 시 플래그 퓨즈를 이용하여 나머지 퓨즈셋들의 데이터를 산출할 수 있다. 예를 들어, 온-칩(ON-CHIP) ECC 모드에서, 제 2 로우 섹션(RS2)에서 페일 비트로 인해 패리티 비트가 발생한 경우, 종래의 기술에서는, 제 2 로우 섹션(RS2)에 위치한 서브 섹션들(R2C1~R2C8)에 대응되는 제 2 퓨즈셋 그룹(FS_GRP2)의 제 1 내지 제 8 퓨즈셋들(FS2_1~FS2_8)에 대한 8번의 럽처 동작을 수행해야 하지만, 본 발명의 실시 예에서는, 제 2 퓨즈셋 그룹(FS_GRP2)의 제 1 퓨즈셋(FS2_1)에만 럽처 동작을 수행하고, 나머지 제 2 내지 제 8 퓨즈셋들(FS2_2~FS2_8)에 대한 7번의 럽처 동작은 생략될 수 있다. 따라서, 불필요한 럽처 동작을 방지하고, 럽처 동작에 소모되는 전류 및 테스트 시간을 줄일 수 있다.
이하, 도면을 참조하여, 비휘발성 저장부(212)의 구체적인 구성에 대해 설명하고자 한다.
도 4a 및 도 4b 는 온-칩(ON-CHIP) ECC 모드에 따른 도 2 의 비휘발성 저장부(212)의 럽처 상태를 설명하기 위한 도면 이다. 설명의 편의를 위해, 도 4a 는 비휘발성 저장부(212)의 제 1 퓨즈셋 그룹(FS_GRP1)을 도시하고 있고, 도 4b 는 비휘발성 저장부(212)의 제 3 퓨즈셋 그룹(FS_GRP3)을 예시적으로 설명하고 있지만, 제안 발명은 이에 한정되지 않는다.
도 4a 및 도 4b 에서, 제 1 퓨즈셋 그룹(FS_GRP1)의 제 1 내지 제 8 퓨즈셋들(FS1_1~FS1_8)과 제 3 퓨즈셋 그룹(FS_GRP3)의 제 1 내지 제 8 퓨즈셋들(FS3_1~FS3_8)은, 각각 물리적 주소 정보(PLI) 및 리페어 어드레스 정보((RAI)를 포함할 수 있다. 예를 들어, 제 1 내지 제 8 퓨즈셋들(FS1_1~FS1_8)에는 각각 물리적 어드레스(A0011~A0018)가 할당되고, 제 1 내지 제 8 퓨즈셋들(FS3_1~FS3_8)에는 각각 물리적 어드레스(A0031~A0038)가 할당될 수 있다. 따라서, 비휘발성 저장부(212)는, 럽처 제어부(222)로부터 제공되는 퓨즈셋 선택 신호(FS_SEL<1:K>)에 포함된 물리적 주소 정보(PLI)에 따라 특정 퓨즈셋을 선택하여, 리페어 어드레스(RA)에 포함된 리페어 어드레스 정보(RAI)를 럽처 할 수 있다.
도 4a는 온-칩(ON-CHIP) ECC 모드가 아닌 경우, 비휘발성 저장부(212)의 제 1 퓨즈셋 그룹(FS_GRP1)의 제 1 내지 제 8 퓨즈셋들(FS1_1~FS1_8)이 럽처된 상태를 도시하고 있다. 온-칩(ON-CHIP) ECC 모드가 아닌 경우, 제 1 퓨즈셋 그룹(FS_GRP1)의 제 1 내지 제 8 퓨즈셋들(FS1_1~FS1_8)은 각각 별도의 리페어 어드레스(ADDR1~ADDR8)를 프로그램하고 있다. 이 때, 플래그 퓨즈(Z1)는 프로그램되어 있지 않다.
도 4b는 온-칩(ON-CHIP) ECC 모드인 경우, 비휘발성 저장부(212)의 제 3 퓨즈셋 그룹(FS_GRP3)의 제 1 내지 제 8 퓨즈셋들(FS3_1~FS3_8)이 럽처된 상태를 도시하고 있다. 온-칩(ON-CHIP) ECC 모드인 경우, 제 3 퓨즈셋 그룹(FS_GRP3)의 제 1 퓨즈셋(FS3_1)은 리페어 어드레스(ADDR1)를 프로그램하고 있지만, 나머지 제 2 내지 제 8 퓨즈셋들(FS3_2~FS3_8)은 프로그램되어 있지 않다. 이 때, 플래그 퓨즈(Z3)는 '1'로 프로그램 되어 있다. 따라서, 제 2 내지 제 8 퓨즈셋들(FS3_2~FS3_8)이 프로그램되어 있지 않더라도, 플래그 퓨즈(Z3)가 '1'로 설정되어 있으므로, 부트업 동작 시, 제 2 내지 제 8 퓨즈셋들(FS3_2~FS3_8)이 제 1 퓨즈셋(FS3_1)에 프로그램된 리페어 어드레스(ADDR1)와 동일한 어드레스를 프로그램하고 있는 것으로 산출될 수 있다.
도 5 는 도 4a 의 퓨즈셋(FS)의 물리적 주소 정보(PLI)의 상세 구성도 이다.
도 5 를 참조하면, 물리적 주소 정보(PLI)는, 퓨즈셋 그룹 정보 및 퓨즈셋 정보를 포함할 수 있다.
예를 들어, 럽처 제어부(222)에서 생성되는 퓨즈셋 선택 신호(FS_SEL<1:K>)가 16비트의 “0000 0000 0001 0001”인 경우, 하위 4 비트는 퓨즈셋을 선택하기 위한 퓨즈셋 정보로 사용되고, 상위 12 비트는 퓨즈셋 그룹을 선택하기 위한 퓨즈셋 그룹 정보로 사용될 수 있다. 따라서, 퓨즈셋 선택 신호(FS_SEL<1:K>)가 16비트의 “0000 0000 0001 0001”인 경우 제 1 퓨즈셋 그룹(FS_GRP1)의 제 1 퓨즈셋(FS1_1)가 지정될 수 있다.
도 6 은 도 2 의 럽처 제어부(222)의 동작을 설명하기 위한 플로우 차트 이다. 도 7 는 도 6 의 동작 설명의 이해를 돕기 위해 메모리 어레이 영역(250)의 노멀 셀 영역(252)을 도시한 도면이고, 도 8a 및 도 8b 는 도 6 의 동작 설명의 이해를 돕기 위해 비휘발성 저장부(212)의 럽처 상태를 도시한 도면이다.
도 6 을 참조하면, 럽처 제어부(222)는 럽처 인에이블 신호(RUP_EN)가 활성화되면 럽처 모드로 진입할 수 있다(S610).
온-칩 ECC 모드 신호(ECC_ON)가 비활성화되면(S620의 NO), 럽처 제어부(222)는 외부로부터 입력되는 입력 어드레스(FADD)를 토대로 리페어 어드레스(RA)를 생성하고, 리페어 어드레스(RA)를 프로그램할 퓨즈셋(FS)을 선택하기 위한 퓨즈셋 선택 신호(FS_SEL<1:K>)을 생성할 수 있다(S630). 이에 따라, 퓨즈셋 선택 신호(FS_SEL<1:K>)에 포함된 물리적 주소 정보(PLI)에 의해 지정되는 퓨즈셋 그룹(FS_GRP)의 퓨즈셋(FS)이 선택되고(S640), 럽처 동작을 통해 리페어 어드레스(RA)가 선택된 퓨즈셋(FS)의 리페어 어드레스 정보(RAI)로 프로그램될 수 있다(S650). 이 때, 온-칩 ECC 모드 신호(ECC_ON)가 비활성화되었으므로 플래그 설정 신호(FLAG<1:N>)는 생성되지 않는다.
반면, 온-칩 ECC 모드 신호(ECC_ON)가 활성화되면(S620의 YES), 럽처 제어부(222)는 소정 횟수(예를 들어, 8번) 연속하여 입력되는 동일 입력 어드레스(FADD)를 토대로 리페어 어드레스(RA)를 생성하고, 리페어 어드레스(RA)를 프로그램할 퓨즈셋(FS)을 선택하기 위한 퓨즈셋 선택 신호(FS_SEL<1:K>) 및 선택된 퓨즈셋(FS)이 해당하는 퓨즈셋 그룹(FS_GRP)의 플래그 퓨즈(Z)를 프로그램하기 위한 플래그 설정 신호(FLAG<1:N>)를 생성할 수 있다(S660). 이에 따라, 퓨즈셋 선택 신호(FS_SEL<1:K>)에 포함된 물리적 주소 정보(PLI)에 의해 지정되는 퓨즈셋 그룹(FS_GRP)의 퓨즈셋(FS)이 선택되고(S670), 리페어 어드레스(RA)가 선택된 퓨즈셋(FS)의 리페어 어드레스 정보(RAI)로 프로그램될 수 있다(S680). 이 때, 플래그 설정 신호(FLAG<1:N>)에 따라 선택된 퓨즈셋(FS)이 해당하는 퓨즈셋 그룹(FS_GRP)의 플래그 퓨즈(Z)는 '1'로 프로그램될 수 있다(S690).
도 7 를 참조하면, 노멀 셀 영역(252)의 서브 섹션(R2C6), 서브 섹션(R3C4) 및 서브 섹션(R5C3)에 리페어 대상 메모리 셀(DEFECT)이 발생한 경우가 도시되어 있다. 도 8a 및 도 8b 를 참조하면, 도 7 과 같은 리페어 대상 메모리 셀(DEFECT)이 발생한 경우, 온-칩(ON-CHIP) ECC 모드에 따른 비휘발성 저장부(212)의 럽처 상태가 도시되어 있다.
도 8a 를 참조하면, 온-칩(ON-CHIP) ECC 모드가 아닐 때, 도 6 의 단계(S630~S640)가 수행된 후 비휘발성 저장부(212)의 럽처 상태가 도시되어 있다. 온-칩(ON-CHIP) ECC 모드가 아닐 때, 럽처 제어부(222)는 해당 리페어 어드레스(RA)를 각 서브 섹션(R2C6, R3C4, R5C3)에 대응하는 퓨즈셋들에 각각 프로그램할 수 있다. 즉, 럽처 제어부(222)는 서브 섹션(R2C6)에 대응하는 제 2 퓨즈셋 그룹(FS_GRP2)의 제 6 퓨즈셋(FS2_6)에 리페어 어드레스(ADDR1)를 프로그램하고, 서브 섹션(R3C4)에 대응하는 제 3 퓨즈셋 그룹(FS_GRP3)의 제 4 퓨즈셋(FS3_4)에 리페어 어드레스(ADDR2)를 프로그램하고. 서브 섹션(R5C3)에 대응하는 제 5 퓨즈셋 그룹(FS_GRP5)의 제 3 퓨즈셋(FS5_3)에 리페어 어드레스(ADDR3)를 프로그램할 수 있다.
도 8b 를 참조하면, 온-칩(ON-CHIP) ECC 에서, 도 6 의 단계(S650~S670)가 수행된 후 비휘발성 저장부(212)의 럽처 상태가 도시되어 있다. 온-칩(ON-CHIP) ECC 모드에서, 제 2 로우 섹션(RS2), 제 3 로우 섹션(RS3) 및 제 5 로우 섹션(RS5)에서 각각 페일 비트로 인해 패리티 비트가 발생한 경우, 럽처 제어부(222)는 제 2 퓨즈셋 그룹(FS_GRP2)의 제 1 퓨즈셋(FS2_1)에만 리페어 어드레스(ADDR1)를 프로그램하고 나머지 제 2 내지 제 8 퓨즈셋(FS2_2~FS2_8)는 추가적인 프로그램 동작을 수행하지 않는 대신 해당 플래그 퓨즈(Z2)만 '1'로 프로그램할 수 있다. 마찬가지로, 럽처 제어부(222)는 제 3 퓨즈셋 그룹(FS_GRP3)의 제 1 퓨즈셋(FS3_1) 및 제 5 퓨즈셋 그룹(FS_GRP5)의 제 1 퓨즈셋(FS5_1)에만 해당 리페어 어드레스(ADDR2, ADDR3)를 각각 프로그램하고, 나머지 퓨즈셋들(FS3_2~FS3_8, FS5_2~FS5_8)에는 추가적인 프로그램 동작을 수행하지 않는 대신 해당 플래그 퓨즈(Z3, Z5)만 '1'로 프로그램하여 연속하여 입력되는 동일 입력 어드레스(FADD)에 대한 프로그램 동작을 완료할 수 있다.
즉, 기존의 럽처 제어부는, 온-칩(ON-CHIP) ECC 모드 시 제 2 로우 섹션(RS2), 제 3 로우 섹션(RS3) 및 제 5 로우 섹션(RS5)에서 각각 페일 비트로 인해 패리티 비트가 발생한 경우, 제 2 퓨즈셋 그룹(FS_GRP2)의 제 1 퓨즈셋(FS2_1) 부터 제 8 퓨즈셋(FS2_8)까지 8번 프로그램 동작을 수행하고, 제 3 퓨즈셋 그룹(FS_GRP3)의 제 1 퓨즈셋(FS3_1) 부터 제 8 퓨즈셋(FS3_8)까지 8번 프로그램 동작을 수행하고, 제 5 퓨즈셋 그룹(FS_GRP5)의 제 1 퓨즈셋(FS5_1) 부터 제 8 퓨즈셋(FS5_8)까지 8번 프로그램 동작을 수행해야 했다. 반면, 본 발명의 실시 예에서는, 해당 퓨즈셋 그룹(FS_GRP)의 제 1 퓨즈셋(FSx_1)에만 프로그램 동작을 수행하고, 제 1 퓨즈셋(FSx_1)이 포함된 퓨즈셋 그룹의 플래그 퓨즈(Z)를 프로그램하여 나머지 제 2 내지 제 8 퓨즈셋들(FSx_2~FSx_8)에 대한 프로그램 동작은 생략할 수 있다.
도 9 는 도 2 의 부트업 제어부(224)의 동작을 설명하기 위한 플로우 차트 이다. 도 10a 및 도 10b 는 도 9 의 동작 설명의 이해를 돕기 위해 플래그 데이터에 따라 도 2 의 비휘발성 저장부(212)로부터 독출된 퓨즈 데이터를 도시한 도면이다.
도 9 를 참조하면, 부트업 제어부(224)는 부트업 신호(BOOTUP)가 활성화되면 부트업 모드로 진입할 수 있다(S910).
부트업 제어부(224)는 다수의 퓨즈셋(FS)로부터 출력되는 퓨즈셋 데이터(FS_D)를 입력받을 수 있다(S920). 이 때, 퓨즈셋 데이터(FS_D)는 각 퓨즈셋의 물리적 주소 정보(PLI), 각 퓨즈셋에 프로그램된 리페어 어드레스 정보((RAI) 및 플래그 퓨즈(Z)에 프로그램된 플래그 데이터를 포함할 수 있다.
부트업 제어부(224)는, 플래그 데이터가 특정 값(예를 들어, '1')으로 프로그램되지 않은 퓨즈셋 그룹(FS_GRP)의 경우(S930의 NO), 해당 퓨즈셋 그룹(FS_GRP)의 퓨즈셋(FS)에 프로그램된 리페어 어드레스(RA)를 각각 퓨즈 데이터(FDATA)로 출력되도록 제어할 수 있다 (S940). 예를 들어, 도 10a 에 도시된 바와 같이, 플래그 데이터가 '0' 인 경우, 부트업 제어부(224)는 제 3 퓨즈셋 그룹(FS_GRP3)의 퓨즈셋(FS3_1~FS3_8)에 프로그램된 리페어 어드레스(RA)를 각각 퓨즈 데이터(FDATA)로 출력되도록 제어할 수 있다. 이 경우, 제 3 퓨즈셋 그룹(FS_GRP3)의 제 4 퓨즈셋(FS3_4)만이 프로그램되어 있으므로, 제 4 퓨즈셋(FS3_4)의 퓨즈셋 데이터(FS_D)만이 퓨즈 데이터(FDATA)로 출력될 수 있다.
반면, 플래그 데이터가 특정 값(예를 들어, '1')으로 프로그램된 퓨즈셋 그룹(FS_GRP)의 경우(S930의 YES), 제 1 퓨즈셋(FSx_1)에 프로그램된 리페어 어드레스(RA)가 해당 퓨즈셋 그룹(FS_GRP)의 모든 퓨즈셋(FSx_1~FSx_8)의 퓨즈 데이터(FDATA)로 출력되도록 제어할 수 있다 (S950). 예를 들면, 도 10b 에 도시된 바와 같이, 플래그 데이터가 '1' 인 경우, 부트업 제어부(224)는 제 3 퓨즈셋 그룹(FS_GRP3)의 제 1 퓨즈셋(FS3_1)에 프로그램된 리페어 어드레스(RA)가 제 3 퓨즈셋 그룹(FS_GRP3)의 모든 퓨즈셋(FS3_1~FS3_8)의 퓨즈 데이터(FDATA)로 출력되도록 제어할 수 있다. 상기와 같이, 부트업 모드 시 플래그 퓨즈를 이용하여 나머지 퓨즈셋들의 데이터를 산출할 수 있다.
상기의 동작(S920~960)은 마지막 퓨즈셋 그룹의 마지막 퓨즈셋으로부터 퓨즈셋 데이터(FS_D)가 출력될 때까지 되풀이 될 수 있다.
이후, 래치 회로(230)는 퓨즈 데이터(FDATA)를 리페어 정보(INF_R)로 저장하고, 이를 리페어 제어 회로(240)로 출력한다. 리페어 제어 회로(240)는 래치 회로(230)로부터 제공되는 리페어 정보(INF_R)와 외부에서 입력되는 컬럼 어드레스(COL_ADD)를 비교하여 리페어 제어 신호(RCS)를 출력하여 리페어 동작이 수행될 수 있도록 한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100, 210: 비휘발성 저장 회로 110, 212: 비휘발성 저장부
122, 222: 럽처 제어부 124, 224: 부트업 제어부
200: 반도체 메모리 장치 210: 비휘발성 저장 회로
230: 래치 회로 240: 리페어 제어 회로
250: 메모리 어레이 영역 260: 로우 회로
270: 컬럼 회로 280: 데이터 입출력 회로

Claims (20)

  1. 각각이 복수 개의 퓨즈셋들과 플래그 퓨즈를 포함하는 퓨즈셋 그룹들을 포함하는 비휘발성 저장부;
    프로그램 모드 시 입력 어드레스를 상기 퓨즈셋들에 프로그램하며, 동일 입력 어드레스를 반복하여 프로그램하는 반복 프로그램 모드에서 상기 입력 어드레스를 특정 퓨즈셋에 프로그램하고 상기 특정 퓨즈셋이 해당하는 퓨즈셋 그룹의 상기 플래그 퓨즈를 프로그램하는 럽처 제어부; 및
    리드 모드 시, 상기 퓨즈셋들에 프로그램된 어드레스가 퓨즈 데이터로 출력되도록 제어하며, 상기 플래그 퓨즈가 프로그램된 퓨즈셋 그룹의 경우, 상기 특정 퓨즈셋에 프로그램된 어드레스가 나머지 퓨즈셋들의 퓨즈 데이터로 출력되도록 제어하는 부트업 제어부
    를 포함하는 비휘발성 저장 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    하나의 퓨즈셋 그룹에 구비되는 퓨즈셋들의 개수는 상기 반복 프로그램 모드에서 상기 동일 입력 어드레스가 연속하여 입력되는 횟수에 따라 결정되는 것
    을 특징으로 하는 비휘발성 저장 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 특정 퓨즈셋은,
    각 퓨즈셋 그룹의 첫번째 퓨즈셋인 것
    을 특징으로 하는 비휘발성 저장 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 퓨즈셋들 각각은,
    물리적 위치 정보; 및
    리페어 어드레스 정보
    를 포함하는 것을 특징으로 하는 비휘발성 저장 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 물리적 위치 정보는,
    해당 퓨즈셋이 해당하는 퓨즈셋 그룹 정보; 및
    해당 퓨즈셋이 퓨즈셋 그룹의 몇 번째 퓨즈셋인지를 알리는 퓨즈셋 정보
    를 포함하는 것을 특징으로 하는 비휘발성 저장 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 비휘발성 저장부는,
    어레이 이-퓨즈(Array e-fuse)를 포함하는 비휘발성 저장 회로.
  7. 노멀 셀들이 구비된 노멀 셀 영역 및 상기 노멀 셀들 중 리페어 대상 셀들과 대체될 리던던시 셀들이 구비된 리던던시 셀 영역을 포함하는 메모리 어레이 영역;
    각각이 복수 개의 퓨즈셋들과 플래그 퓨즈를 포함하는 퓨즈셋 그룹들을 포함하는 비휘발성 저장부;
    럽처 모드 시, 상기 리페어 대상 셀들의 리페어 어드레스를 상기 퓨즈셋들에 프로그램하며, 반복 프로그램 모드에서는, 상기 리페어 어드레스를 특정 퓨즈셋에 프로그램하고 상기 특정 퓨즈셋이 해당하는 퓨즈셋 그룹의 플래그 퓨즈를 프로그램하는 럽처 제어부;
    부트업 모드 시, 상기 퓨즈셋들에 프로그램된 리페어 어드레스를 퓨즈 데이터로 출력하며, 상기 플래그 퓨즈가 프로그램된 퓨즈셋 그룹의 경우, 상기 특정 퓨즈셋에 프로그램된 리페어 어드레스가 나머지 퓨즈셋들의 퓨즈 데이터로 출력되도록 제어하는 부트업 제어부;
    상기 퓨즈 데이터를 저장하는 래치 회로; 및
    상기 래치 회로에 저장된 퓨즈 데이터를 이용하여 상기 리페어 대상 셀들과 상기 리던던시 셀들의 리페어 동작이 수행되도록 제어하는 리페어 제어 회로
    를 포함하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 반복 프로그램 모드는,
    동일 리페어 어드레스를 소정 횟수 반복하여 프로그램하는 모드 인 것
    을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 반복 프로그램 모드는,
    상기 반도체 메모리 장치 내부에 ECC 기능을 탑재하는 온-칩(ON-CHIP) ECC 모드와 상기 럽처 모드가 모두 수행되는 프로그램 모드인 것
    을 특징으로 하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 노멀 셀 영역의 일부 영역에,
    ECC 용 패리티 비트를 저장하기 위한 패리티 영역이 구비되는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 노멀 셀 영역은,
    다수 개의 로우 섹션 및 다수 개의 컬럼 섹션에 의해 정의되는 다수 개의 서브 섹션을 포함하며,
    하나의 퓨즈셋 그룹에 포함된 퓨즈셋들의 개수는 상기 컬럼 섹션의 개수에 대응되는 것을 특징으로 하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 패리티 영역은 상기 다수 개의 서브 섹션 중 하나에 할당되는 것
    을 특징으로 하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 리페어 어드레스는,
    컬럼 어드레스를 포함하는 것
    을 특징으로 하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 특정 퓨즈셋은,
    각 퓨즈셋 그룹의 첫번째 퓨즈셋인 것
    을 특징으로 하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 퓨즈셋들 각각은,
    물리적 위치 정보; 및
    리페어 어드레스 정보
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 물리적 위치 정보는,
    해당 퓨즈셋이 해당하는 퓨즈셋 그룹 정보; 및
    해당 퓨즈셋이 퓨즈셋 그룹의 몇 번째 퓨즈셋인지를 알리는 퓨즈셋 정보
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 비휘발성 저장부는,
    어레이 이-퓨즈(Array e-fuse)를 포함하는 반도체 메모리 장치.
  18. 각각이 복수 개의 퓨즈셋들과 플래그 퓨즈를 포함하는 퓨즈셋 그룹들을 포함하는 비휘발성 저장 회로의 구동 방법에 있어서,
    프로그램 동작 시, 입력 어드레스를 상기 퓨즈셋들에 프로그램하며, 동일 입력 어드레스를 반복하여 프로그램하는 반복 프로그램 모드에서 상기 입력 어드레스를 특정 퓨즈셋에 프로그램하고 상기 특정 퓨즈셋이 해당하는 퓨즈셋 그룹의 상기 플래그 퓨즈를 프로그램하는 단계; 및
    리드 동작 시, 상기 퓨즈셋들에 프로그램된 어드레스를 퓨즈 데이터로 출력하며, 상기 플래그 퓨즈가 프로그램된 퓨즈셋 그룹의 경우, 상기 특정 퓨즈셋에 프로그램된 어드레스를 나머지 퓨즈셋들의 퓨즈 데이터로 출력하는 단계
    를 포함하는 비휘발성 저장 회로의 구동 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    하나의 퓨즈셋 그룹에 구비되는 퓨즈셋들의 개수는 상기 반복 프로그램 모드에서 상기 동일 입력 어드레스가 연속하여 입력되는 횟수에 따라 결정되는 것
    을 특징으로 하는 비휘발성 저장 회로의 구동 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 비휘발성 저장 회로는,
    어레이 이-퓨즈(Array e-fuse)를 포함하는 비휘발성 저장 회로의 구동 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
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KR20210147630A (ko) * 2020-05-29 2021-12-07 에스케이하이닉스 주식회사 래치 회로를 구비하는 반도체 메모리 장치
US11550654B2 (en) * 2020-11-20 2023-01-10 Micron Technology, Inc. Apparatus with latch correction mechanism and methods for operating the same
US11502053B2 (en) 2020-11-24 2022-11-15 Micron Technology, Inc. Bond pad connection layout

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208294A (ja) * 2001-01-12 2002-07-26 Toshiba Corp リダンダンシーシステムを有する半導体記憶装置
KR100399435B1 (ko) * 2001-02-27 2003-09-29 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 리페어 해석 방법
US7656220B2 (en) * 2004-12-15 2010-02-02 Elpida Memory, Inc. Semiconductor device employing fuse circuit and method for selecting fuse circuit system
KR20080063874A (ko) * 2007-01-03 2008-07-08 주식회사 하이닉스반도체 반도체 메모리 소자
KR102122880B1 (ko) 2013-12-19 2020-06-15 에스케이하이닉스 주식회사 반도체 장치
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