KR20210113841A - 리페어 회로 및 이를 포함하는 메모리 장치 - Google Patents

리페어 회로 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

본 기술은 리페어 회로에 관한 것으로서, 우선 순위에 따라 결함이 있는 메모리 셀의 어드레스를 저장하는 다수의 저장부들, 상기 저장부들 각각은 해당 저장부의 유효성 여부를 나타내는 유효 정보 및 결함 여부를 나타내는 페일 정보를 저장하고, 및 상기 다수의 저장부들 각각에 대응하여, 상기 대응하는 저장부 및 상기 대응하는 저장부보다 높은 순위의 저장부의 유효 정보 및 페일 정보를 바탕으로, 상기 대응하는 저장부의 사용 여부를 나타내는 인이에블 신호를 생성하는 다수의 인에이블 신호 생성부들을 제공한다.

Description

리페어 회로 및 이를 포함하는 메모리 장치{REPAIR CIRCUIT AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 결함이 있는 메모리 셀의 어드레스를 저장해서 리페어 동작을 수행하는 리페어 회로를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 메모리 셀 어레이 내에 매트릭스 형태로 배열되는 다수의 메모리 셀들을 포함한다. 메모리 장치의 메모리 용량이 증가하고 미세화 공정 기술이 진행됨에 따라, 다수의 메모리 셀들 중 결함이 발생할 확률도 높아지고 있다. 즉, 하나의 칩에 집적되는 메모리 셀의 수가 수천 만개 이상으로 초고집적화됨에 따라, 제조 공정의 발달에도 불구하고 불량 메모리 셀의 존재 가능성은 더욱 커지고 있다고 할 수 있다. 다수의 메모리 셀들 중 하나의 불량 메모리 셀이 발생한다 하더라도, 메모리 장치는 제대로 동작을 수행하지 못해 불량 처리될 수 있다.
따라서, 메모리 장치의 고집적화 및 고속화와 더불어 수율을 향상시키기 위해, 불량 메모리 셀을 효율적으로 리페어하는 기술이 사용되고 있다. 불량 메모리 셀을 리페어하기 위한 하나의 방법으로 리던던시(redundancy) 메모리 셀을 구비하여 불량 메모리 셀을 대체할 수 있다.
이를 위해, 메모리 장치는 불량 메모리 셀에 대응하는 어드레스를 프로그래밍할 수 있는 퓨즈 회로를 구비한다. 예를 들면, 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장하는 레이저 퓨즈(laser fuse)가 사용될 수 있다. 하지만, 레이저 퓨즈의 경우 웨이퍼 상태에서는 퓨즈를 프로그램밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그램밍할 수 없다. 결국, 메모리 장치의 웨이퍼 상태 이후나 제조 후에도 발생되는 불량 메모리 셀의 어드레스를 프로그램밍하고, 불량 메모리 셀을 리페어할 수 있는 기술이 연구되고 있다.
본 발명이 해결하려는 과제는, 결함이 있는 메모리 셀의 어드레스를 저장하고 저장된 어드레스의 사용 가능 여부를 확인할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 리페어 회로는, 우선 순위에 따라 결함이 있는 메모리 셀의 어드레스를 저장하는 다수의 저장부들, 상기 저장부들 각각은 해당 저장부의 유효성 여부를 나타내는 유효 정보 및 결함 여부를 나타내는 페일 정보를 저장하고; 및 상기 다수의 저장부들 각각에 대응하여, 상기 대응하는 저장부 및 상기 대응하는 저장부보다 높은 순위의 저장부의 유효 정보 및 페일 정보를 바탕으로, 상기 대응하는 저장부의 사용 여부를 나타내는 인이에블 신호를 생성하는 다수의 인에이블 신호 생성부들;을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 장치는, 다수의 워드라인 및 비트라인 사이에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 결함이 있는 메모리 셀의 어드레스를 저장하고, 상기 결함이 있는 메모리 셀의 어드레스의 저장 여부를 나타내는 유효 정보를 저장하는 다수의 저장부들; 및 상기 다수의 저장부들 각각에 대응하여, 상기 대응하는 저장부의 사용 여부를 나타내는 인에이블 신호를 생성하는 다수의 인에이블 신호 생성부들;을 포함하고, 상기 다수의 인에이블 신호 생성부들 각각은 상기 대응하는 저장부의 유효 정보 및 상기 다수의 저장부들 중 상기 대응하는 저장부가 아닌 적어도 하나의 저장부의 인에이블 신호를 바탕으로 상기 대응하는 저장부의 유효 신호를 생성할 수 있다.
본 기술은 일정한 순서로 사용되는 퓨즈 회로들에 있어서, 해당 퓨즈 회로 뿐이 아닌 다른 퓨즈 회로의 사용 여부를 고려해서 퓨즈 회로들의 사용 여부를 확인할 수 있다. 따라서, 퓨즈 회로들의 사용 여부를 나타내는 정보에 오류가 발생할 경우, 발생된 오류를 차단하고 보정해서 퓨즈 회로들의 인에이블 신호를 생성할 수 있다.
더 나아가, 퓨즈 회로들의 결함을 나타내는 정보를 추가로 고려해서, 퓨즈 회로들의 인에이블 신호를 생성할 수 있다. 메모리 장치에서 불필요하게 퓨즈 회로들이 사용되거나 리페어 동작이 수행되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타내는 블록도.
도 2는 도 1에 도시된 퓨즈 블록을 나타내는 블록도.
도 3은 도 2에 도시된 제1 인에이블 신호 생성부를 나타내는 회로도.
도 4는 본 발명의 실시예에 따른 메모리 장치의 동작을 나타내는 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다. 도 1은 메모리 장치(100)의 로우 어드레스(R_ADD)를 이용한 리페어 동작과 관련된 부분을 도시하고 있지만, 본 발명에 이에 한정되는 것은 아니다.
도 1을 참조하면, 메모리 장치(100)는 메모리 어레이(110), 로우 블록(120), 및 컬럼 블록(130)을 포함할 수 있다. 메모리 어레이(110)는 다수의 워드라인 및 비트라인 사이에 연결된 복수의 메모리 셀들을 포함할 수 있다. 로우 블록(120)이 로우 어드레스(R_ADD)에 의해 메모리 어레이(110)의 선택된 워드라인을 활성화하면, 컬럼 블록(130)은 컬럼 어드레스(C_ADD)에 의해 메모리 셀 어레이(110)의 선택된 비트라인의 데이터(DATA)를 리드 또는 라이트할 수 있다.
메모리 장치(100)는 리페어 동작을 수행하기 위해 퓨즈 블록(140) 및 제어 블록(150)을 더 포함할 수 있다. 또한, 메모리 어레이(110) 복수의 메모리 셀들과 함께 복수의 메모리 셀들 중 결함이 발생한 메모리 셀을 대체하기 위한 리던던시 메모리 셀을 포함할 수 있다.
퓨즈 블록(140)은 메모리 어레이(110)에 포함된 복수의 메모리 셀들 중 결함이 있는 메모리 셀의 어드레스를 저장할 수 있다. 예를 들어, 퓨즈 블록(140)은 테스트 동작을 통해 결함이 검출된 메모리 셀의 로우 어드레스를 리페어 어드레스(REPAIR_ADD)로 저장할 수 있다. 퓨즈 블록(140)에 대해서는 도 2를 통해 보다 더 구체적으로 설명하고자 한다.
제어 블록(150)은 퓨즈 블록(140)에 저장된 리페어 어드레스(REPAIR_ADD)와 메모리 장치(100) 외부로부터 입력된 로우 어드레스(R_ADD)를 비교할 수 있다. 만약, 리페어 어드레스(REPAIR_ADD)와 로우 어드레스(R_ADD)가 일치하면, 제어 블록(150)은 로우 블록(120)이 로우 어드레스(R_ADD)에 의해 지정되는 워드라인을 대신해 리던던시 워드라인을 활성화하도록 제어할 수 있다. 즉, 제어 블록(150)은 메모리 어레이(110)의 결함이 있는 메모리 셀을 대신해 리던던시 메모리 셀이 억세스되도록 제어할 수 있다.
도 2는 도 1에 도시된 퓨즈 블록(140)을 나타내는 블록도이다. 퓨즈 블록(140)은 비휘발성 메모리(210), 저장 회로(220), 인에이블 신호 생성 회로(230), 및 판단 회로(240)를 포함할 수 있다.
비휘발성 메모리(210)는 메모리 어레이(110)에 포함된 복수의 메모리 셀들 중 결함이 있는 메모리 셀의 어드레스가 프로그램될 수 있다. 비휘발성 메모리(210)는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 어느 하나일 수 있다.
비휘발성 메모리(210)는 다수의 메모리 셋들을 포함할 수 있다. 다수의 메모리 셋들은 각각 복수의 메모리 셀들을 포함하고, 결함이 있는 메모리 셀의 어드레스가 프로그램될 수 있다. 다수의 메모리 셋들 각각에는 결함이 있는 메모리 셀의 어드레스와 함께 해당 메모리 셋의 유효성 여부, 즉, 해당 메모리 셋에 어드레스가 저장되었는지를 나타내는 유효 정보와 해당 메모리 셋의 결함 여부를 나타내는 페일 정보가 프로그램될 수 있다.
웨이퍼 상태 이후에도 테스트 동작을 통해 메모리 어레이(110)에 결함이 있는 메모리 셀이 발생하면, 메모리 장치(100)는 결함이 있는 메모리 셀의 어드레스를 비휘발성 메모리(210)에 프로그램밍할 수 있다. 따라서, 메모리 장치(100)는 웨이퍼 상태 이후에 발생하는 결함에 대해서도 리페어 동작을 수행할 수 있다. 이때, 비휘발성 메모리(210)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요될 수 있다. 즉각적인 데이터의 호출이 어렵기 때문에, 메모리 장치(100)는 부트-업(boot-up) 동작을 통해 비휘발성 메모리(210)에 저장된 어드레스를 저장 회로(220)로 전송하고, 이후 노멀 동작 시 저장 회로(220)에 저장된 어드레스를 사용할 수 있다.
저장 회로(220)는 다수의 저장부들(221 내지 228)을 포함할 수 있다. 도 2에는 저장 회로(220)가 8 개의 저장부들(221 내지 228)을 포함하는 것이 일례로 도시되어 있다.
다수의 저장부들(221 내지 228)은 우선 순위에 따라 결함이 있는 메모리 셀의 어드레스를 저장할 수 있다. 즉, 부트-업 동작 시 비휘발성 메모리(210)에 저장된 어드레스가 저장 회로(220)로 전송되고, 전송된 어드레스가 설정된 순서, 예를 들면, 제8 저장부(228)에서 제1 저장부(221) 순서로 저장될 수 있다(store).
다수의 저장부들(221 내지 228) 각각은 해당 저장부의 유효성 여부, 즉, 해당 저장부에 어드레스의 저장 여부를 나타내는 유효 정보(VAD_I1 내지 VAD_I8)를 저장할 수 있다. 또한, 다수의 저장부들(221 내지 228) 각각은 해당 저장부의 결함 여부를 나타내는 페일 정보(FAIL_I1 내지 FAIL_I8)를 저장할 수 있다. 유효 정보(VAD_I1 내지 VAD_I8) 및 페일 정보(FAIL_I1 내지 FAIL_I8)는 부트-업 동작 시 비휘발성 메모리(210)로부터 전송되거나, 이후 동작에 따라 다수의 저장부들(221 내지 228)에 저장될 수 있다.
다수의 저장부들(221 내지 228) 각각은 복수의 퓨즈 래치들(미도시)을 포함할 수 있다. 복수의 퓨즈 래치들은 유효 정보(VAD_I1 내지 VAD_I8)에 대응하는 비트를 저장하는 제1 퓨즈 래치 및 결함이 있는 메모리 셀의 어드레스에 대응하는 복수의 비트들을 저장하는 제2 퓨즈 래치들로 구분될 수 있다.
예를 들어, 제1 저장부(221)에 결함이 있는 메모리 셀의 어드레스가 저장되어 있지 않으면, 제1 저장부(221)의 제1 퓨즈 래치에 로직 로우 레벨의 비트가 저장되고, 제1 유효 정보(VAD_I1)는 로직 로우 레벨을 나타낼 수 있다. 반면, 제1 저장부(221)에 결함이 있는 메모리 셀의 어드레스가 저장되어 있으면, 제1 저장부(221)의 제1 퓨즈 래치에 로직 하이 레벨의 비트가 저장되고, 제1 유효 정보(VAD_I1)는 로직 하이 레벨을 나타낼 수 있다.
마찬가지로, 제2 저장부(222) 및 제8 저장부(228)에 결함이 있는 메모리 셀의 어드레스가 저장되어 있지 않으면, 제2 유효 정보(VAD_I2) 및 제8 유효 정보(VAD_I8)는 로직 로우 레벨일 수 있다. 제2 저장부(222) 및 제8 저장부(228)에 결함이 있는 메모리 셀의 어드레스가 저장되어 있으면, 제2 유효 정보(VAD_I2) 및 제8 유효 정보(VAD_I8)는 로직 하이 레벨일 수 있다.
다수의 저장부들(221 내지 228) 각각에 결함이 있으면, 제2 퓨즈 래치들 중 적어도 둘 이상의 제2 퓨즈 래치들이 페일 정보(FAIL_I1 내지 FAIL_I8)에 대응하는 비트들을 저장할 수 있다. 예를 들어, 제1 저장부(221)에 결함이 있으면, 제1 저장부(221)의 제2 퓨즈 래치들 중 적어도 둘 이상의 제2 퓨즈 래치들에 로직 하이 레벨의 비트가 저장되고, 제1 페일 정보(FAIL_I1)는 로직 하이 레벨을 나타낼 수 있다. 이때, 제1 저장부(221)의 제1 유효 정보(VAD_I1)는 로직 로우 레벨을 나타낼 수 있다.
마찬가지로, 제2 저장부(222) 및 제8 저장부(228)에 결함이 있으면, 제2 페일 정보(FAIL_I2) 및 제8 페일 정보(FAIL_I8)는 로직 하이 레벨일 수 있다. 제2 저장부(222) 및 제8 저장부(228)의 제2 유효 정보(VAD_I2) 및 제8 유효 정보(VAD_I8)는 로직 로우 레벨일 수 있다.
인이에블 신호 생성 회로(230)는 다수의 인에이블 신호 생성부들(231 내지 238)을 포함할 수 있다. 다수의 인에이블 신호 생성부들(231 내지 238)은 다수의 저장부들(221 내지 228)에 각각 대응할 수 있다. 다수의 인에이블 신호 생성부들(231 내지 238)은 대응하는 저장부의 사용 여부를 나타내는 인에이블 신호들(EN1 내지 EN8)을 각각 생성할 수 있다.
구체적으로, 다수의 인에이블 신호 생성부들(231 내지 238) 각각은 대응하는 저장부 및 대응하는 저장부보다 높은 순위의 저장부의 유효 정보 및 페일 정보를 바탕으로 인에이블 신호들(EN1 내지 EN8)을 생성할 수 있다. 이를 위해, 다수의 인에이블 신호 생성부들(231 내지 238) 각각은 대응하는 저장부의 유효 정보 및 대응하는 저장부보다 높은 순위의 저장부의 인에이블 신호를 바탕으로 대응하는 저장부의 유효 신호를 생성하고, 대응하는 저장부의 페일 정보를 바탕으로 대응하는 저장부의 페일 신호를 생성할 수 있다. 다수의 인에이블 신호 생성부들(231 내지 238) 각각은 대응하는 저장부의 유효 신호 및 페일 신호를 조합해서 인에이블 신호들(EN1 내지 EN8)을 생성할 수 있다.
예를 들면, 제1 인에이블 신호 생성부(231)는 제1 저장부(221) 및 제2 저장부(222)의 유효 정보(VAD_I1 및 VAD_I2) 및 페일 정보(FAIL_I1 및 FAIL_I2)를 바탕으로 제1 저장부(221)의 사용 여부를 나타내는 제1 인에이블 신호(EN1)를 생성할 수 있다. 이때, 제2 저장부(222)에는 제1 저장부(221)에 앞서 결함이 있는 메모리 셀의 어드레스가 저장될 수 있다.
이를 위해, 제2 저장부(222)의 유효 정보(VAD_I2) 및 페일 정보(FAIL_I2)를 바탕으로 생성되는 제2 인에이블 신호(EN2)를 이용해서, 제1 인에이블 신호 생성부(231)는 제1 저장부(221)의 유효 정보(VAD_I1)를 바탕으로 제1 유효 신호(VAD_S1)를 생성할 수 있다. 제1 인에이블 신호 생성부(231)는 제1 저장부(221)의 페일 정보(FAIL_I1)를 바탕으로 제1 페일 신호(FAIL_S1)를 생성하고, 제1 유효 신호(VAD_S1) 및 제1 페일 신호(FAIL_S1)를 조합해서 제1 저장부(221)의 제1 인에이블 신호(EN1)를 생성할 수 있다.
마찬가지로, 제2 인에이블 신호 생성부(232)는 제2 저장부(222)의 유효 정보(VAD_I2) 및 페일 정보(FAIL_I2)와 함께 제3 저장부(미도시)의 유효 정보 및 페일 정보를 바탕으로 제2 인에이블 신호(EN2)를 생성할 수 있다. 제2 인에이블 신호 생성부(232)는 제2 저장부(228)의 유효 정보(VAD_I2) 및 제3 저장부의 인에이블 신호를 바탕으로 제2 유효 신호(VAD_S2)를 생성하고, 제2 저장부(222)의 페일 정보(FAIL_I2)를 바탕으로 제2 페일 신호(FAIL_S2)를 생성할 수 있다. 제2 인에이블 신호 생성부(232)는 제2 유효 신호(VAD_S2) 및 제2 페일 신호(FAIL_S2)를 조합해서 제2 인에이블 신호(EN2)를 생성할 수 있다.
반면, 제8 인에이블 신호 생성부(238)는 제8 저장부(228)의 유효 정보(VAD_I8) 및 페일 정보(FAIL_I8)와 함께 디폴트 값을 바탕으로 제8 인에이블 신호(EN8)를 생성할 수 있다. 제8 저장부(228)는 가장 먼저 결함이 있는 메모리 셀의 어드레스가 저장되기 때문에, 제8 인에이블 신호 생성부(238)는 제1 저장부(221)의 유효 정보(VAD_I1) 및 페일 정보(FAIL_I1) 대신 디폴트 값을 사용할 수 있다.
판단 회로(240)는 유효 신호들(VAD_S1 내지 VAD_S8) 및 페일 신호들(FAIL_S1 내지 FAIL_S8)을 바탕으로 우선 순위 반대로 다수의 저장부들(221 내지 228)에 저장된 어드레스가 사용 가능한지 여부를 확인할 수 있다. 판단 회로(240)는 다수의 저장부들(221 내지 228)이 결함이 있는 메모리 셀의 어드레스를 저장한 순서 반대로, 즉, 제1 저장부(221)에서 제8 저장부(228) 순서로 저장된 어드레스의 사용 가능 여부를 확인할 수 있다(max-row).
도 1의 제어 블록(150)은 로우 어드레스(R_ADD)를 판단 회로(240)에 의해 사용 가능으로 확인된 리페어 어드레스(REPAIR_ADD)와 차례로 비교할 수 있다. 차례로 비교해서 로우 어드레스(R_ADD)와 리페어 어드레스(REPAIR_ADD)가 일치하면, 제어 블록(150)은 로우 어드레스(R_ADD)에 대응하는 메모리 셀을 대신해, 리페어 어드레스(REPAIR_ADD)가 저장된 저장부에 대응하는 리던던시 메모리 셀이 억세스되도록 제어할 수 있다. 따라서, 제1 저장부(221)에서 제8 저장부(228)에 동일한 어드레스가 저장되더라도, 마지막으로 저장되는 어드레스에 따라 리페어 동작이 수행될 수 있다.
도 3은 도 2에 도시된 제1 인에이블 신호 생성부(231)를 나타내는 회로도이다. 비록, 도면으로 도시되지는 않았지만, 제2 내지 제8 인에이블 신호 생성부들(232 내지 238)도 입출력 신호만 다를 뿐 도 3과 유사하게 구현될 수 있다.
제1 인에이블 신호 생성부(231)는 유효 신호 출력부(310), 페일 신호 출력부(320), 및 인에이블 신호 출력부(330)를 포함할 수 있다.
유효 신호 출력부(310)는 제1 저장부(221)의 유효 정보(VAD_I1) 및 제2 저장부(222)의 제2 인에이블 신호(EN2)를 조합해서 제1 유효 신호(VAD_S1)를 출력할 수 있다. 유효 신호 출력부(310)는 유효 정보(VAD_I1) 및 제2 인에이블 신호(EN2)에 로직 연산을 수행해서 제1 유효 신호(VAD_S1)를 출력하는 제1 로직 게이트(AND1)를 포함할 수 있다.
페일 신호 출력부(320)는 제1 저장부(221)의 결함 정보(FAIL_I1)를 조합해서 제1 페일 신호(FAIL_S1)를 출력할 수 있다. 페일 신호 출력부(320)는 결함 정보(FAIL_I1)에 로직 연산을 수행해서 제1 페일 신호(FAIL_S1)를 출력하는 제2 로직 게이트(AND2)를 포함할 수 있다.
인에이블 신호 출력부(330)는 제1 유효 신호(VAD_S1) 및 제1 페일 신호(FAIL_S1)를 조합해서 제1 저장부(221) 제1 인에이블 신호(EN1)를 출력할 수 있다. 인에이블 신호 출력부(330)는 제1 유효 신호(VAD_S1) 및 제1 페일 신호(FAIL_S1)에 로직 연산을 수행해서 제1 인에이블 신호(EN1)를 출력하는 제3 로직 게이트(OR)를 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 장치(100)의 동작을 설명하기 위한 도면이다.
다수의 저장부들(221 내지 228) 각각이 N(N은 자연수) 개의 퓨즈 래치들(LAT[0] 내지 LAT[N-1])을 포함하는 것이 일례로 도시되어 있다. 다수의 저장부들(221 내지 228) 각각의 제1 퓨즈 래치(LAT[0])는 유효 정보를 저장하고, 제5 퓨즈 래치(LAT[4]) 및 제6 퓨즈 래치(LAT[5])가 페일 정보를 저장할 수 있다.
앞서 설명한 것과 같이, 결함이 있는 메모리 셀의 어드레스가 제8 저장부(228)부터 저장될 수 있다. 제8 저장부(228)에 어드레스가 저장되면, 제8 저장부(228)의 제1 퓨즈 래치(LAT[0])는 로직 하이 'H' 레벨의 유효 정보를 저장할 수 있다. 따라서, 제8 인에이블 신호 생성부(238)는 로직 하이 'H' 레벨의 유효 신호(VAD_S)를 출력해서, 제8 저장부(228)가 어드레스를 저장함을 나타낼 수 있다. 유효 신호(VAD_S)가 로직 하이 'H' 레벨인 경우, 제8 인에이블 신호 생성부(238)는 페일 정보에 상관없이, 로직 하이 'H' 레벨의 인에이블 신호(EN)를 생성해서 제8 저장부(228)가 사용 중임을 나타낼 수 있다.
제2 저장부(222)와 같이 어드레스가 저장되어 있지 않으면, 제2 저장부(222)의 제1 퓨즈 래치(LAT[0])는 로직 로우 'L' 레벨의 유효 정보를 저장할 수 있다. 하지만, 제1 퓨즈 래치(LAT[0])가 로직 로우 'L' 레벨을 저장할 때 제5 퓨즈 래치(LAT[4]) 및 제6 퓨즈 래치(LAT[5])가 로직 하이 'H' 레벨을 저장하면, 제2 저장부(222)는 결함이 발생한 것일 수 있다. 본 발명의 실시예에 따르면, 제2 인에이블 신호 생성부(232)는 페일 정보를 추가로 고려해서 제2 저장부(222)의 인에이블 신호(EN)를 생성할 수 있다.
우선, 제2 저장부(222)의 유효 정보가 로직 로우 'L' 레벨이므로, 제2 인에이블 신호 생성부(232)는 제3 저장부의 인에이블 신호에 상관없이, 로직 로우 'L' 레벨의 유효 신호(VAD_S)를 출력할 수 있다. 이때, 도 4에 도시된 것과 같이, 제2 저장부(222)의 제5 퓨즈 래치(LAT[4]) 및 제6 퓨즈 래치(LAT[5])가 로직 로우 'L' 레벨을 저장하면, 제2 인에이블 신호 생성부(232)는 로직 로우 'L' 레벨의 인에이블 신호(EN)를 생성해서 제2 저장부(222)가 사용 중이 아님을 나타낼 수 있다.
반면, 제2 저장부(222)의 제5 퓨즈 래치(LAT[4]) 및 제6 퓨즈 래치(LAT[5])가 로직 하이 'H' 레벨을 저장하면, 제2 저장부(222)는 사용 중이 아닌 것에 해당하지 않고, 결함이 있는 것에 해당할 수 있다. 이때, 제2 인에이블 신호 생성부(232)는 로직 하이 'H' 레벨의 페일 신호를 생성하면서, 역시 로직 하이 'H' 레벨의 인에이블 신호(EN)를 생성할 수 있다. 따라서, 제2 저장부(222)에 결함이 발생한 경우, 유효 정보만을 바탕으로 인에이블 신호(EN)가 로직 로우 'L' 레벨이 되는 것을 방지할 수 있다.
다수의 저장부들(221 내지 228)에 포함되는 퓨즈 래치들(LAT[0] 내지 LAT[N-1])은 오류로 인해 논리 레벨이 변할 수 있다. 예를 들어, 어드레스가 저장되지 않은 저장부의 퓨즈 래치들(LAT[1] 내지 LAT[N-1])에 오류가 발생한 경우, 해당 저장부의 유효 정보(LAT[0]='L')에 따라 해당 저장부를 결함(LAT[4]='H', LAT[5]='H')으로 처리할 수 있다. 하지만, 어드레스가 저장되지 않은 저장부의 퓨즈 래치(LAT[0])에 오류가 발생한 경우, 해당 저장부의 유효 정보(LAT[0]='H')에 따라 원치 않는 리페어 동작이 수행될 수 있다.
도 4에 도시된 것처럼 제1 저장부(221)가 사용 중이 아님에도 불구하고, 제1 퓨즈 래치(LAT[0])가 오류로 인해 로직 하이 'H' 레벨의 유효 정보를 저장할 수 있다. 본 발명의 실시예에 따르면, 제1 인에이블 신호 생성부(231)는 이러한 오류를 차단하고 로직 로우 'L' 레벨의 유효 신호(VAD_S) 및 인에이블 신호(EN)를 생성할 수 있다.
앞서 설명한 것과 같이, 제2 저장부(222)가 사용 중이 아닐 때, 제2 인에이블 신호 생성부(232)는 로직 로우 'L' 레벨의 인에이블 신호(EN)를 생성할 수 있다. 따라서, 제1 저장부(221)의 제1 퓨즈 래치(LAT[0])의 오류에도 불구하고, 제1 인에이블 신호 생성부(231)는 로직 로우 'L' 레벨의 유효 신호(VAD_S)를 출력할 수 있다. 제1 저장부(221)의 페일 정보 역시 로직 로우 'L' 레벨이므로 제1 인에이블 신호 생성부(231)는 로직 로우 'L' 레벨의 인이에블 신호(EN)를 생성할 수 있다.
본 발명의 실시예에 따르면, 다수의 저장부들(221 내지 228)은 정해진 순서로 어드레스를 저장할 수 있다. 또한, 다수의 저장부들(221 내지 228)은 정해진 순서 반대로 억세스되어 리페어 동작에 사용될 수 있다. 이와 같은 동작을 통해, 다수의 저장부들(221 내지 228)에 동일한 어드레스가 저장되어도, 마지막으로 저장된 어드레스에 따라 리페어 동작이 수행될 수 있다.
따라서, 순위가 앞선 저장부에 어드레스가 저장되어 있지 않으면, 해당 저장부 역시 사용 중이 아니며, 이에 해당하는 유효 정보를 나타낼 수 있다. 본 발명의 실시예에 따르면 순위가 앞선 저장부의 유효 정보를 고려해서 해당 저장부의 유효 정보에 발생하는 오류를 방지할 수 있다. 또한, 순위가 앞선 저장부의 페일 정보를 추가로 조합해 해당 저장부의 유효 정보를 생성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110: 메모리 어레이 120: 로우 블록
130: 컬럼 블록 140: 퓨즈 블록
150: 제어 블록 210: 비휘발성 메모리
220: 저장 회로 230: 인에이블 신호 생성 회로
240: 판단 회로

Claims (20)

  1. 우선 순위에 따라 결함이 있는 메모리 셀의 어드레스를 저장하는 다수의 저장부들, 상기 저장부들 각각은 해당 저장부의 유효성 여부를 나타내는 유효 정보 및 결함 여부를 나타내는 페일 정보를 저장하고; 및
    상기 다수의 저장부들 각각에 대응하여, 상기 대응하는 저장부 및 상기 대응하는 저장부보다 높은 순위의 저장부의 유효 정보 및 페일 정보를 바탕으로, 상기 대응하는 저장부의 사용 여부를 나타내는 인이에블 신호를 생성하는 다수의 인에이블 신호 생성부들;을 포함하는
    리페어 회로.
  2. 제1항에 있어서,
    상기 다수의 인에이블 신호 생성부들 각각은 상기 대응하는 저장부의 유효 정보 및 상기 대응하는 저장부보다 높은 순위의 저장부의 인에이블 신호를 바탕으로 상기 대응하는 저장부의 유효 신호를 생성하고, 상기 대응하는 저장부의 페일 정보를 바탕으로 상기 대응하는 저장부의 페일 신호를 생성하는 리페어 회로.
  3. 제2항에 있어서,
    상기 다수의 인에이블 신호 생성부들 각각은 상기 대응하는 저장부의 유효 신호 및 페일 신호를 조합해서 상기 대응하는 저장부의 인에이블 신호를 생성하는 리페어 회로.
  4. 제2항에 있어서,
    상기 다수의 저장부들 각각은
    상기 유효 정보에 대응하는 비트를 저장하는 제1 퓨즈 래치; 및
    상기 결함이 있는 메모리 셀의 어드레스에 대응하는 복수의 비트들을 저장하는 제2 퓨즈 래치들;을 포함하는 리페어 회로.
  5. 제4항에 있어서,
    상기 다수의 저장부들 각각에 결함이 있으면, 상기 제2 퓨즈 래치들 중 적어도 둘 이상의 제2 퓨즈 래치들이 상기 페일 정보에 대응하는 비트들을 저장하는 리페어 회로.
  6. 제5항에 있어서,
    상기 다수의 인에이블 신호 생성부들 각각은
    상기 제1 퓨즈 래치의 출력 신호 및 상기 높은 순위의 저장부의 인에이블 신호에 로직 연산을 수행해서 상기 유효 신호를 출력하는 제1 로직 게이트;
    상기 적어도 둘 이상의 제2 퓨즈 래치들의 출력 신호들에 로직 연산을 수행해서 상기 페일 신호를 출력하는 제2 로직 게이트; 및
    상기 유효 신호 및 상기 페일 신호에 로직 연산을 수행하여 상기 대응하는 저장부의 인에이블 신호를 출력하는 제3 로직 게이트;를 포함하는 리페어 회로.
  7. 제5항에 있어서,
    상기 다수의 저장부들 각각이 상기 결함이 있는 메모리 셀의 어드레스를 저장하면, 상기 제1 퓨즈 래치는 로직 하이 레벨의 비트를 저장하는 리페어 회로.
  8. 제5항에 있어서,
    상기 다수의 저장부들 각각에 결함이 있으면, 상기 제1 퓨즈 래치는 로직 로우 레벨의 비트를 저장하고, 상기 적어도 둘 이상의 제2 퓨즈 래치들은 로직 하이 레벨의 비트를 저장하는 리페어 회로.
  9. 제2항에 있어서,
    상기 유효 신호 및 상기 페일 신호를 바탕으로, 상기 우선 순위의 반대로 상기 다수의 저장부들에 저장된 어드레스의 사용 가능 여부를 확인하는 판단부를 더 포함하는 리페어 회로.
  10. 다수의 워드라인 및 비트라인 사이에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 결함이 있는 메모리 셀의 어드레스를 저장하고, 상기 결함이 있는 메모리 셀의 어드레스의 저장 여부를 나타내는 유효 정보를 저장하는 다수의 저장부들; 및
    상기 다수의 저장부들 각각에 대응하여, 상기 대응하는 저장부의 사용 여부를 나타내는 인에이블 신호를 생성하는 다수의 인에이블 신호 생성부들;을 포함하고,
    상기 다수의 인에이블 신호 생성부들 각각은 상기 대응하는 저장부의 유효 정보 및 상기 다수의 저장부들 중 상기 대응하는 저장부가 아닌 적어도 하나의 저장부의 인에이블 신호를 바탕으로 상기 대응하는 저장부의 유효 신호를 생성하는
    메모리 장치.
  11. 제10항에 있어서,
    상기 다수의 저장부들은 각각은 해당 저장부의 결함 여부를 나타내는 페일 정보를 저장하는 메모리 장치.
  12. 제11에 있어서,
    상기 다수의 인에이블 신호 생성부들 각각은 상기 대응하는 저장부의 페일 정보를 바탕으로 상기 대응하는 저장부의 페일 신호를 생성하고, 상기 대응하는 저장부의 유효 신호 및 상기 페일 신호를 바탕으로 상기 대응하는 저장부의 인에이블 신호를 생성하는 메모리 장치.
  13. 제12항에 있어서,
    상기 다수의 인에이블 신호 생성부들 각각은
    상기 대응하는 저장부의 유효 정보 및 상기 다수의 저장부들 중 상기 대응하는 저장부가 아닌 적어도 하나의 저장부의 인에이블 신호를 조합해서 상기 유효 신호를 출력하는 유효 신호 출력부;
    상기 페일 정보를 조합해서 상기 페일 신호를 출력하는 페일 신호 출력부; 및
    상기 유효 신호 및 상기 페일 신호를 조합해서 상기 대응하는 저장부의 인에이블 신호를 출력하는 인에이블 신호 출력부;를 포함하는 메모리 장치.
  14. 제12항에 있어서,
    상기 다수의 저장부들은 상기 결함이 있는 메모리 셀이 어드레스를 설정된 순서에 따라 저장하는 메모리 장치.
  15. 제14항에 있어서,
    상기 다수의 저장부들 중 상기 대응하는 저장부가 아닌 적어도 하나의 저장부는 상기 다수의 저장부들 중 상기 대응하는 저장부에 앞서 상기 결함이 있는 메모리 셀의 어드레스를 저장한 저장부를 포함하는 메모리 장치.
  16. 제14항에 있어서,
    상기 유효 신호 및 상기 페일 신호를 바탕으로, 상기 설정된 순서의 반대 순서로 상기 다수의 저장부들에 저장된 어드레스의 사용 가능 여부를 확인하는 판단부를 더 포함하는 메모리 장치.
  17. 제16항에 있어서,
    입력 어드레스를 상기 판단부에 의해 사용 가능으로 확인된 어드레스와 차례로 비교하여 일치하면, 상기 입력 어드레스에 대응하는 메모리 셀을 대신해 리던던시 메모리 셀이 억세스되도록 제어하는 제어부를 더 포함하는 메모리 장치.
  18. 제10항에 있어서,
    상기 다수의 저장부들 각각은
    상기 유효 정보에 대응하는 비트를 저장하는 제1 퓨즈 래치; 및
    상기 결함이 있는 메모리 셀의 어드레스에 대응하는 복수의 비트들을 저장하는 제2 퓨즈 래치들;을 포함하는 메모리 장치.
  19. 제10항에 있어서,
    상기 결함이 있는 메모리 셀의 어드레스가 프로그램되는 다수의 메모리 셋들을 포함하는 비휘발성 메모리를 더 포함하는 메모리 장치.
  20. 제19항에 있어서,
    부트-업 동작 시, 상기 다수의 메모리 셋들에 프로그램된 어드레스가 상기 다수의 저장부들로 전송되어 저장되는 메모리 장치.
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