KR20070061480A - 반도체 메모리장치 및 반도체 메모리장치의 리던던시제어방법 - Google Patents

반도체 메모리장치 및 반도체 메모리장치의 리던던시제어방법 Download PDF

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다카아키 후루야마
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스펜션 엘엘씨
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Abstract

메모리 블록을 식별하는 어드레스 AddS는 블록 리던던시 판정부 (13)에 있어서 피리던던시 메모리부 (11)에 미리 저장되어 있는 어드레스 정보와의 사이에서 일치 비교가 실시되고, 어드레스 일치의 판정에 의하여 블록 리던던시 판정부 (13)에 의하여 리던던시 블록 선택 신호 BRED가 출력된다. 메모리 블록 칼럼 선택부 (15)에서는 블록 리던던시 시에 리던던시 블록 선택 신호 BRED가 활성화되는 것에 따라서, 어드레스 신호 AddB에 상관없이 리던던시 메모리 블록의 어느 메모리 블록 칼럼이 선택되고, 메모리 블록 칼럼 선택 신호 Sm (m=0 내지3)이 출력된다. 칼럼 리던던시 메모리부 (17)에서는 메모리 블록 칼럼 선택 신호 Sm에 따른 메모리 블록 칼럼에 배치되어 있는 리던던시 메모리 블록에 관한 칼럼 리던던시의 어드레스 정보가 선택된다.
반도체 메모리장치 리던던시 제어방법

Description

반도체 메모리장치 및 반도체 메모리장치의 리던던시 제어방법{SEMICONDUCTOR STORAGE DEVICE AND REDUNDANCY CONTROL METHOD FOR SEMICONDUCTOR STORAGE DEVICE}
본 발명은 액세스 불량의 메모리소자를 구제하는 리던던시 제어 기능을 구비한 반도체 메모리장치와 그 리던던시 제어 방법에 관한 것이다. 특히, 칩 다이 상의 면적 효율과 리던던시 구제 효율의 양립을 도모하는 동시에, 적합한 전압 바이어스 인가를 시도할 수 있는 리던던시 제어 기능에 관한 것이다.
예비 메모리 소자를 구비한 리던던시 영역을 구비하여 두고, 반도체 메모리장치의 메모리소자(memory cell) 또는 메모리소자에 연결된 비트라인(bit line) 등에 결함이 있는 경우, 액세스 대상의 메모리소자 어드레스를 사용하여 리던던시 영역의 메모리소자에 액세스하는 리던던시 구제가 널리 실시되고 있다.
리던던시 구제 기능으로서 비휘발성 메모리장치를 예를 들면, 리던던시 단위로서 복수의 메모리소자가 연결되는 비트라인을 리던던시 비트라인으로 교체함으로써 리던던시 구제를 실시하는 칼럼 리던던시 기능에 추가하여, 소정 수의 메모리소자로 구성된 메모리 블록이 데이터 소거 등의 일괄 동작을 수행하는 경우 리던던시 단위로서 메모리 블록을 리던던시 메모리 블록으로 교체함으로써 리던던시 구제가 가능한 블록 리던던시 기능을 구비하는 경우가 있다.
여기서, 블록 리던던시 기능에 대하여 주목한다. 반도체 메모리장치에 있어서 리던던시 메모리 블록에 의한 리던던시 구제 효율은 칩 다이에 있어서의 점유 면적 증대와 트레이드 오프(trade-off)의 관계에 있다. 이하, 종래부터 제안된 리던던시 메모리 블록의 배치 구성에 대하여 개관한다.
아래에 개시된 특허 문헌 1에는, 도 17에 도시된 바와 같이 메모리 아키텍쳐(110)가 n×m의 메모리 섹터로 된 메모리소자 매트릭스(111)로 구성되어 있다. 매트릭스(111) 중에 배치되는 메모리 섹터는 V1, V2, ···, Vn으로 표시된 수직 섹터 그룹 및 H1, H2, ···, Hm으로 표시된 수평 섹터 그룹으로 구성되고, 각 수직 섹터 그룹 V1, V2, ···, Vn에 대하여 각각 1개의 행 리던던시 섹터 R1, R2, ···, Rn으로 구성되어 있다.
행 디코더(112) 및 수직 섹터 그룹마다 고장난 행 어드레스를 기억해두는 메모리 매트릭스(114)에는 액세스 대상인 행 어드레스(ADr)가 공급되며, 행 어드레스(ADr)가 고장난 행 어드레스와 일치하는 경우 매트릭스(114)에서 행 디코더(112) 및 칼럼 디코더(113)로 리던던시 셀 행으로의 선택 신호가 출력된다. 고장난 행 어드레스를 포함하는 섹터는 이 섹터를 포함하는 수직 섹터 그룹에 속하는 리던던시 섹터로 치환된다. 리던던시 섹터로의 치환은 수직 섹터 그룹마다 행해진다.
또한, 아래에 나타낸 특허 문헌 2에는, 도 18에 도시된 바와 같이 16개의 셀 어레이 ACLA에 워드 라인 디코더 WLDEC, 비트라인 디코더 ABLDEC 및 소스 라인 디코더 ASLDEC가 설치되어 있다. 셀 어레이 ACLA는 비트라인에 따라서 64개의 섹터와 2개의 리던던시 섹터로 구성되어 있다. 2개의 리던던시 섹터는 셀 어레이 ACLA의 양단에 배치되어 있다.
리던던시 섹터로의 치환은 셀 어레이 ACLA마다 고장난 칼럼 어드레스를 리던던시 칼럼으로 교체함으로써 실행된다. 고장난 칼럼 어드레스를 포함한 섹터는 이 섹터를 포함한 셀 어레이 ACLA에 속하는 리던던시 섹터로 치환된다. 리던던시 섹터으로의 치환은 셀 어레이 ACLA마다 행해진다.
또한, 아래에 나타낸 비특허 문헌에서는 도 19에 도시된 바와 같이, 메모리소자 어레이 영역을 4개의 뱅크(bank)로 구획하고, 뱅크에 끼워진 중앙부에 주변 회로를 배치하는 플래쉬 메모리에 있어서, 주변 회로가 배치되어 있는 중앙부의 한 획에 4개의 리던던시 섹터를 추가하도록 구성되어 있다. 각 리던던시 섹터는 어느 뱅크에 속하는 메모리 섹터와도 치환 가능하게 구성되어 있다.
리던던시 섹터 내의 각 메모리소자는 전용 워드라인 및 전용 비트라인에 접속되어 있고, 전용 로우 디코더(exclusive row decoders) 및 전용 칼럼 디코더(exclusive column decoders)로 제어된다.
또한, 아래에 나타내는 특허 문헌 3을 도 20에 나타낸다. 여기서는 비휘발성 메모리의 프로그램 회로 부분만 도시되어 있다. 도 20에는 메모리 셀 M1 내지 M8이 도시되어 있고, 도 20에 도시된 바와 같이 워드라인 W0 내지 Wm 및 데이터선 D0, D1, Dj, Dj+1는 메모리 어레이를 구성한다.
각 데이터선 D0 내지 Dj+1은 선택 신호 Y0, Y1, Yj, Yj+1을 받는 칼럼 선택 스위치 MOSFETQ20, Q21, Q24, Q25를 거쳐, 공통 데이터선 CD에 접속된다. 공통 데 이터선 CD는 라이트 로드 회로(write load circuit) WA0의 출력 단자에 접속된다.
라이트 부하 회로 WA0는 기입용 데이터 입력 버퍼의 출력 신호 D1를 수신하는 MOSFETQ15, 가변 저항 회로 VR, 및 제어 신호 PROG를 수신하는 MOSFETQ17로 된직렬 회로로 구성되고, 고전압 단자 VPP의 전압을 공통 데이터선 CD로 전송한다. 여기서, 데이터선의 근단(近端)측 메모리 셀과 원단(遠端)측 메모리 셀에서 기입 깊이가 다른 것을 방지하기 위해, 메모리 어레이가 데이터선 방향으로 나누어진 메모리 블록(미도시)을 선택하는 블록 선택 어드레스 AX를 블록 디코더 회로 DE에 입력하고, 선택되는 메모리 블록에 따라 가변 저항 VR의 저항값을 조정하여 데이터선의 저항 성분에 의한 전압 강하분을 보충하는 쓰기 전압(write voltage)을 형성한다. 이 때, 전술한 선행 기술 문헌은 다음과 같다.
특허 문헌 1: 일본공개특허공보 2001-229691호
특허 문헌 2: 일본공개특허공보 2002-269994호
특허 문헌 3: 일본공개특허공보 평6-150670호
비특허 문헌: IEEE J. of Solid-State Circuits, vol. 37, pp.1485-1492, Nov. 2002
상기 특허 문헌 1, 2에 개시된 기술에 의하면, 수직 섹터 그룹(특허 문헌 1) 또는 셀 어레이 ACLA마다(특허 문헌 2) 리던던시 섹터가 구비되고, 구제 가능한 액세스 불량 부분을 늘릴 수 있어 반도체 메모리장치의 수율 향상을 기할 수 있다.
그러나, 반도체 메모리장치에 있어서 메모리 셀 등의 액세스 불량은 전체 제조기간을 통해 일정하지 않으며, 제조 공정이나 회로 기능을 개선하여 이를 감소시 켜 나가는 것이 일반적이다. 제품화의 초기 단계에서 필요하게 된 다수의 리던던시 섹터가 그 후 개선에 의해 불필요하게 되는 경우를 생각할 수 있다. 사용되지 않는 다수의 리던던시 섹터가 칩 다이 상에 잔존하게 되어 칩 사이즈의 증대를 초래할 우려가 있다. 칩 사이즈 증대는 반도체 웨이퍼 당 유효 칩수의 감소를 뜻하고, 리던던시 섹터에 의한 결함 구제를 고려하더라도, 수직 섹터 그룹 등의 소단위마다 리던던시 섹터를 구비함으로써 유효 칩수의 감소에 의하여 칩 당 제조 비용의 증대를 초래할 우려가 있어 문제이다.
여기서, 상기 비특허 문헌에서는 리던던시 섹터의 수를 제한함으로써 사용하지 않은 리던던시 섹터에 의한 칩 사이즈 증대 문제를 개선할 수 있다.
그러나, 상기 비특허 문헌에 의하면 리던던시 섹터는 뱅크 간의 주변 회로 영역에 배치되고, 각 뱅크의 메모리 섹터에 접속되는 것과는 다른 전용 워드라인 및 비트라인에 접속되며, 또한 전용 로우 디코더 및 칼럼 디코더를 구비한다. 또한, 리던던시 섹터가 칼럼 리던던시 기능을 갖는 경우, 워드라인 및 비트라인이 각 뱅크의 메모리 섹터의 워드라인 및 비트라인과는 다르기 때문에 전용 칼럼 리던던시 판정 회로를 구비할 필요가 있다.
따라서, 이들 전용 배선 및 전용 회로가 배치되는 칩 다이 상의 점유 면적에 의해 칩 사이즈의 증대를 초래할 우려가 있고, 마찬가지로 반도체 웨이퍼 당 유효 칩 수의 감소에 따른 칩 당 제조 비용의 증대를 초래할 우려가 있어 문제이다.
또한, 상기 특허 문헌 3에 기재된 기술에서는 프로그램시 라이트 부하 회로WA0를 통해 데이터선에 쓰기 전압 인가시, 쓰기 전압은 데이터선의 저항 성분에 의 한 전압 강하를 보충하기 위해 라이트 부하 회로 WA0로부터 이간하여 차례로 배치된 메모리 블록을 선택하는 블록 선택 어드레스 AX에 따라 조정된다.
그러나, 상기 특허 문헌 3에 있어서 쓰기 전압의 조정은 블록 선택 어드레스 AX에 따라 실시될 뿐이다. 불량 메모리 블록을 리던던시 메모리 블록으로 치환시, 리던던시 블록의 배치 위치에 관계없이, 라이트 부하 회로 WA0는 불량 메모리 블록의 배치 위치를 나타내는 블록 선택 어드레스 AX에 따라 쓰기 전압을 형성하게 된다. 형성되는 쓰기 전압은 불량 메모리 블록의 배치 위치에서 조정된 전압값이며, 이 블록으로부터 치환된 리던던시 블록에 대해서는 적합한 쓰기 전압이 되지 않을 우려가 있어 문제이다.
본 발명은 상기 종래 기술의 적어도 한 가지 문제점을 해소하기 위해서 이루어진 것으로서, 본 발명의 목적은 칩 다이의 면적 증가를 억제함과 동시에 리던던시 구제 효율의 향상을 도모할 수 있고, 리던던시 메모리 블록의 배치 위치에 상관없이 리던던시 메모리 블럭에 적합한 전압 바이어스를 공급할 수 있는 반도체 메모리장치 및 반도체 메모리장치의 리던던시 제어 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 이루어진 본 발명의 제1 개념을 나타내는 반도체 메모리장치에서는 비트라인과 비트라인에 교차하는 워드라인에 접속되는 메모리 소자가 매트릭스상으로 배치되어 이루어지는 메모리 블록이 비트라인을 공유하여 메모리 블록 칼럼을 구성함과 동시에, 메모리 블록 칼럼이 워드라인 방향으로 전개되고 있고, 적어도 하나의 메모리 블록 칼럼에는 메모리 블록과의 사이에서 비트라인이 공유되어 배치되는 리던던시 메모리 블록을 포함하고, 입력되는 어드레스 정보를 포함한 메모리 블록이 치환되는 경우, 리던던시 블록 선택 신호를 출력하고, 어느 하나의 리던던시 메모리 블록을 선택하는 블록 리던던시 판정부와 리던던시 블록 선택 신호에 따라서 칼럼 지시 신호를 출력하고, 선택된 리던던시 메모리 블록이 포함되는 메모리 블록 칼럼을 지시하는 블록 칼럼 지시부와 리던던시 메모리 블록을 포함한 메모리 블록 칼럼마다, 칼럼 리던던시 제어를 하는 칼럼 리던던시 제어부를 구비하고, 칼럼 지시 신호에 따라 칼럼 리던던시 제어부에 의해 선택된 리던던시 메모리 블록의 칼럼 리던던시 제어를 하는 것을 특징으로 한다.
상기 반도체 메모리장치에서는 입력된 어드레스 정보를 포함하는 메모리 블록이 치환되는 경우, 블록 리던던시 판정부에 의하여 적어도 하나의 리던던시 메모리 블록 중 어느 하나가 선택되어 리던던시 블록 선택 신호가 출력된다. 리던던시 블록 선택 신호를 수신한 블록 칼럼 지시부는 리던던시 메모리 블록이 포함된 메모리 블록 칼럼을 지시하는 칼럼 지시 신호가 출력되고, 칼럼 리던던시 제어부에 의하여 칼럼 지시 신호에 따라 리던던시 메모리 블록의 칼럼 리던던시 제어를 실시한다.
이에 의하여, 반도체 메모리장치에 있어서 리던던시 구제를 실시할 때, 블록 리던던시에 의해 결함 메모리 블록을 리던던시 메모리 블록으로 치환할 수 있어 F던던시 메모리 블록 내에서의 결함은 칼럼 리던던시에 의하여 리던던시 구제할 수 있다. 이때, 칼럼 지시 신호에 따라서 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼에 대하여 칼럼 리던던시의 제어가 이루어지므로, 결함 메모리 블록과는 다른 메모리 블록 칼럼에 배치되어 있는 리던던시 메모리 블록에 리던던시된 경우에도, 리던던시 메모리 블록 내의 결함에 대한 칼럼 리던던시를 실시할 수 있다. 블록 리던던시에 추가하여 리던던시 메모리 블록 내의 칼럼 리던던시를 실시함으로써, 결함 구제 효율을 향상시킬 수 있다.
여기서, 블록 칼럼 지시부는 리던던시 블록 선택 신호 비입력시 입력된 어드레스 정보에 따른 메모리 블록 칼럼을 지시하고, 리던던시 블록 선택 신호 입력시에는 입력된 어드레스 정보에 상관없이 리던던시 블록 선택 신호에 따른 메모리 블록 칼럼을 지시하는 것을 특징으로 한다. 이에 의하여, 블록 리던던시를 실시하지 않는 경우에는 입력된 어드레스 정보에 따른 메모리 블록 칼럼에 있어서 칼럼 리던던시를 실시하면서, 블록 리던던시시에는 어드레스 정보에 상관없이 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼의 칼럼 리던던시 제어를 실시하여 리던던시 메모리 블록의 칼럼 리던던시를 실시할 수 있다.
또한, 칼럼 리던던시 제어부는 피리던던시 정보 기억 회로를 구비하고, 메모리 블록 칼럼에 포함되는 메모리 블록 또는/및 리던던시 메모리 블록에 대한 칼럼 피리던던시 어드레스 정보가 저장되는 것을 특징으로 한다. 메모리 블록 칼럼마다 메모리 블록에 대한 피리던던시 어드레스 정보가 저장됨과 동시에, 리던던시 메모리 블록을 구비하는 메모리 블록 칼럼에는 메모리 블록과 리던던시 메모리 블록에 대한 피리던던시 어드레스 정보가 저장된다.
또한, 상기 반도체 메모리장치는 서로 인접하는 적어도 두 개의 메모리 블록 칼럼을 피리던던시 유닛으로 하고, 피리던던시 유닛마다 피리던던시 유닛에 포함되는 메모리 블록 칼럼의 수보다 적은 수의 리던던시 메모리 블록을 구비하는 것을 특징으로 한다.
리던던시 메모리 블록은 피리던던시 유닛을 구성하는 메모리 블록 칼럼의 칼럼 수보다 적은 수의 결함 메모리 블록을 블록 리던던시한다.
이에 의해, 제조 공정이나 회로 구성의 개선을 통하여, 제조나 회로가 최적화되는데 따르는 수율 향상의 시점에서, 반도체 메모리장치의 결함 구제에 필요 충분한 리던던시 메모리 블록을 구비할 수 있고, 리던던시 메모리 블록 내의 결함에 대하여 칼럼 리던던시가 가능한 것과 함께 반도체 메모리장치의 칩 다이 사이즈의 증대를 필요 최소한으로 억제하면서 리던던시 구제 효율을 향상시킬 수 있다.
이때, 리던던시 메모리 블록이 메모리 블록 칼럼마다 존재하지 않고 소정의 메모리 블록 칼럼에 국지적으로 존재하게 되는데, 비트라인이 메모리 블록 칼럼에 사용되는 비트라인과 공용되므로, 리던던시 메모리 블록에 전용 비트라인을 배치할 필요는 없다. 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼에 속하는 메모리 블록에 대한 칼럼 리던던시 제어와 공통의 제어에 의해 리던던시 메모리 블록의 칼럼 리던던시 제어를 실시할 수 있다.
또한, 리던던시 메모리 블록은 피리던던시 유닛에 포함되는 메모리 블록 칼럼마다 리던던시 메모리 서브블록으로 분할하여 배치되고, 각 리던던시 메모리 서브블록은 피리던던시 유닛에 포함되는 메모리 블록 칼럼 수에 대한 1을 뺀 인수분해수로, 메모리 블록의 메모리용량을 나눈 메모리용량을 구비하는 것을 특징으로 한다.
이에 의해, 리던던시 메모리 블록이 각 메모리 블록 칼럼에 분산 배치되므로, 특정 메모리 블록 칼럼에서 리던던시 메모리 블록이 돌출되어 배치되지는 않는다. 따라서, 돌출 배치됨에 따라 배선을 돌려서 배치해야 하는 등의 비효율적인 레이아웃을 회피할 수 있고, 메모리 블록이 전개되어 있는 메모리 영역 둘레의 요철을 완화하여 배선 효율이 좋은 레이아웃을 실현할 수 있다.
또한, 리던던시 메모리 블록은 피리던던시 유닛 내에 존재하는 메모리 블록의 미배치 영역에 배치되어도 좋다. 여기서, 메모리 블록의 미배치 영역이라 함은, 소정의 메모리 블록에의 액세스 정보가 본래의 배치 위치를 대신하여 특정 배치 위치에 배치되는 특정 메모리 블록을 나타내도록 치환되는 경우, 본래의 배치 위치에 남겨지는 메모리 블록의 빈 영역이다. 이에 의하여, 반도체 메모리장치에 있어서의 메모리 블록의 배치 사양에 따라 남겨진 빈 영역을 유효하게 이용할 수 있다. 이 빈 영역은 메모리 블록 칼럼의 일각에 존재하므로, 비트라인 및 워드라인은 모두 주변의 메모리 블록과 공용할 수 있다. 전용 배선 및 전용 제어 회로는 불필요하고, 리던던시 메모리 블록용으로 전용 배치 영역을 확보할 필요도 없다. 리던던시 메모리 블록을 배치로 인한 칩 다이 상의 점유 면적 증대가 없다.
여기서 예를 들어, 메모리소자가 비휘발성 메모리소자라면, 상기 반도체 메모리장치는 비휘발성 반도체 메모리장치이고, 메모리 블록 및 리던던시 메모리 블록은 일괄 소거되는 단위이다.
또한, 상기 목적을 달성하기 위하여 이루어진 본 발명의 다른 개념을 나타내는 반도체 메모리장치에서는, 복수의 비트라인 각각에 접속되는 복수의 메모리소자와, 적어도 한 개의 비트라인에는 또한 적어도 하나의 리던던시 메모리소자가 접속되어 있고, 메모리소자 또는/및 리던던시 메모리소자에 비트라인을 통하여 비트라인 길이에 따라 고전압의 바이어스 전압을 공급하는 바이어스 전압 공급부를 구비하고, 바이어스 전압 공급부는 비리던던시시 메모리소자의 비트라인 접속 위치를 나타내는 어드레스 정보에 따른 바이어스 전압값을 공급하며, 리던던시시 리던던시 선택 신호에 따라 어드레스 정보가 무효화되고 리던던시 메모리소자까지의 비트라인 길이에 따른 바이어스 전압값을 공급하는 것을 특징으로 한다.
바이어스 전압 공급에 의하여 비트라인을 통해 메모리소자 또는/및 리던던시 메모리소자에 전압을 바이어스할 때, 비리던던시시에 액세스되는 메모리소자에는 비트라인 접속 위치를 나타내는 어드레스 정보에 따라 이 메모리소자까지의 비트라인 길이에 따른 전압이 공급된다. 리던던시시에 액세스되는 리던던시 메모리소자에는 리던던시 선택 신호에 따라 이 리던던시 메모리소자까지의 비트라인 길이에 따른 전압이 공급된다. 이때, 바이어스 전압 공급부로부터 메모리소자 또는 리던던시 메모리소자까지의 비트라인 길이가 길수록 높은 바이어스 전압이 공급된다.
이에 의해, 바이어스 전압 공급부로부터 비트라인을 통해 메모리소자 또는/및 리던던시 메모리소자에 바이어스 전압을 공급할 때, 비트라인의 배선 저항에 의한 전압 강하의 영향을 완화할 수 있고, 바이어스 전압 공급부로부터의 비트라인 길이의 거리에 상관없이, 메모리소자 또는/및 리던던시 메모리소자를 소정의 전압값으로 바이어스할 수 있다.
또한, 바이어스 전압 공급부로부터의 비트라인 길이가 상이한 복수의 리던던시 메모리소자를 구비하는 경우, 리던던시 메모리소자마다 상이한 리던던시 선택 신호에 따라 바이어스 전압값을 공급함으로써, 각각의 리던던시 메모리소자에 소정의 바이어스 전압을 공급할 수 있다.
여기서, 바이어스 전압 공급부는 어드레스 정보 또는/및 리던던시 선택 신호에 따라서, 바이어스 전압의 분압비가 조정되는 전압 설정부와, 전압 설정부에 의해 설정되는 분압 전압을 기준 전압으로 조정함으로써, 목적하는 바이어스 전압값을 조정하는 전압 조정부를 구비하는 것이 바람직하다. 이에 의헤, 어드레스 정보 또는/및 리던던시 선택 신호에 따라 분압비가 조정되어 목적하는 바이어스 전압값을 얻을 수 있다.
이때, 전압 설정부에서의 분압비는 직렬 접속된 용량 소자의 용량비에 따라 설정되는 것이 바람직하다. 이에 의하여, 정상적인 전류 소비를 하지 않고, 전압을 분압할 수 있다.
또한, 메모리소자를 소정 수의 비트라인마다 및 소정 비트라인 길이마다 메모리 블록으로서 통합하며, 리던던시 메모리소자가 블록 리던던시를 수행하기 위한 리던던시 메모리 블록에 포함되며, 어드레스 정보가 비트라인 길이 방향으로 메모리 블록을 식별하는 어드레스 정보이고, 리던던시 선택 신호가 블록 리던던시에 의해 선택되는 리던던시 메모리 블록의 식별 정보이면, 메모리 블록 및 리던던시 메모리 블록 단위로 바이어스 전압의 조정을 실시할 수 있다.
여기서 예를 들어, 메모리소자가 비휘발성 메모리소자라면, 상기 반도체 메모리장치는 비휘발성 반도체 메모리장치이고, 바이어스 전압 공급부에 의해 공급되는 바이어스 전압은 메모리 정보의 기입 또는 소거시 인가되는 전압이다.
또한, 상기 목적을 달성하기 위하여 이루어진 본 발명의 제1 개념을 나타내는 반도체 메모리장치의 리던던시 제어 방법은, 비트라인과 비트라인에 교차하는 워드라인에 접속되는 메모리소자가 매트릭스상으로 배치되어서 이루어지는 메모리 블록이 비트라인을 공유하여 메모리 블록 칼럼을 구성함과 동시에, 메모리 블록 칼럼이 워드라인 방향으로 전개되는 반도체 메모리장치에 있어서, 입력되는 어드레스 정보에 대해 적어도 하나의 메모리 블록 칼럼에 비트라인이 공유되어 배치되는 리던던시 메모리 블록으로 블록 리던던시를 실시하는지 아닌지를 판정하는 블록 리던던시 판정단계와, 메모리 블록 칼럼마다 칼럼 리던던시를 실시하는지 여부를 판정하는 칼럼 리던던시 판정단계와, 블록 리던던시 판정단계에 의해 블록 리던던시를 하지 않는다고 판정되는 경우에는 어드레스 정보에 대응하는 메모리 블록 칼럼의 칼럼 리던던시 정보를, 블록 리던던시가 실시된다고 판정되는 경우에는 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼의 칼럼 리던던시 정보를, 칼럼 리던던시 판정단계에서 제공하는 칼럼 리던던시 제어단계를 포함하는 것을 특징으로 한다.
상기 반도체 메모리장치의 리던던시 제어 방법에서는, 블록 리던던시 판정 단계에서 입력되는 어드레스 정보에 대하여 리던던시 메모리 블록으로 블록 리던던시를 실시여부를 판정한다. 칼럼 리던던시 판정 단계에서 메모리 블록 칼럼마다 칼럼 리던던시를 실시여부를 판정함에 따라, 칼럼 리던던시 제어 단계에서 블록 리던던시가 실시되지 않는다고 판정한 경우에는 어드레스 정보에 대응하는 메모리 블록 칼럼의 칼럼 리던던시 정보를, 블록 리던던시가 실시된다고 판정한 경우에는 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼의 칼럼 리던던시 정보를 칼럼 리던던시 판정단계에 제공한다. 여기서, 리던던시 메모리 블록은 적어도 하나의 메모리 블록 칼럼에 비트라인이 공유되어 구성되어 있다.
이에 의해, 반도체 메모리장치에 있어서 리던던시 구제를 실시할 때, 블록 리던던시에 의하여 결함 메모리 블록을 리던던시 메모리 블록으로 교체할 수 있는 동시에, 리던던시 메모리 블록 내에서의 결함에 대해서는 칼럼 리던던시에 의해 리던던시 구제를 할 수 있다. 이때, 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼에 대해 칼럼 리던던시 제어를 수행하므로, 결함 메모리 블록과 상이한 메모리 블록 칼럼에 배치되어 있는 리던던시 메모리 블록에 리던던시된 경우에도 리던던시 메모리 블록 내의 결함에 대한 칼럼 리던던시를 실시할 수 있다. 블록 리던던시에 추가하여 리던던시 메모리 블록 내의 칼럼 리던던시를 실시함으로써, 결함 구제 효율을 향상시킬 수 있다.
또한, 상기 목적을 달성하기 위하여 이루어진 본 발명의 다른 개념을 나타내는 반도체 메모리장치의 리던던시 제어 방법은, 복수의 비트라인 각각에 접속되는 복수의 메모리소자와 적어도 하나의 비트라인에는 또한 적어도 하나의 리던던시 메모리소자가 접속되어 이루어지는 반도체 메모리장치에 대하여, 비트라인을 통해 메모리소자 또는/및 리던던시 메모리소자에 바이어스 전압을 공급함에 있어서, 비리던던시시 메모리소자의 비트라인 접속 위치로서 메모리소자까지의 비트라인 길이에 대응하는 어드레스 정보에 따라 바이어스 전압을 고전압으로 조정하는 제1 전압 조정 단계와, 리던던시시 어드레스 정보를 대신하여 리던던시 메모리소자까지의 비트라인 길이에 대응하는 리던던시 선택 신호에 따라 바이어스 전압을 고전압으로 조정하는 제2 전압 조정단계를 포함하는 것을 특징으로 한다.
비트라인을 통하여 메모리소자 또는/및 리던던시 메모리소자에 바이어스 전압을 공급할 때, 제1 전압 조정단계에 의해 비리던던시시에 액세스되는 메모리소자에 대하여는 비트라인 접속 위치로서 메모리소자까지의 비트라인 길이에 대응하는 어드레스 정보로 따라 바이어스 전압값이 결정되고, 제2 전압 조정단계에 의해 리던던시시에 액세스되는 리던던시 메모리소자에 대하여는 리던던시 메모리소자까지의 비트라인 길이에 대응하는 리던던시 선택 신호에 따라 바이어스 전압이 결정된다. 이때, 비트라인을 통해 공급되는 비트라인 길이가 길수록 고전압의 바이어스 전압을 공급한다.
이에 의하여, 바이어스 전압 공급원으로부터 비트라인을 통해 메모리소자 또는/및 리던던시 메모리소자에 바이어스 전압을 공급할 때, 비트라인의 배선 저항에 의한 전압 강하의 영향을 완화할 수 있고, 비트라인 길이의 거리에 상관없이 메모리소자 또는/및 리던던시 메모리소자를 소정의 전압값으로 바이어스할 수 있다.
도 1은 반도체 메모리장치에 있어서 메모리 블록의 배치를 예시하는 레이아웃 모식도이다.
도 2는 제1 실시형태에 관한 리던던시 판정 절차를 실시할 때의 제1 리던던시 메모리 블록 배치를 나타내는 레이아웃 모식도이다.
도 3은 제1 실시형태에 관한 리던던시 판정을 실시할 때의 절차를 나타내는 도면이다.
도 4는 제1 리던던시 메모리 블록 배치에 관한 메모리 블록 칼럼 선택수단을 나타내는 도면이다.
도 5는 제1 실시 형태에 관한 리던던시 판정 절차를 실시할 때의 제2 리던던시 메모리 블록 배치를 나타내는 레이아웃 모식도이다.
도 6은 제2 리던던시 메모리 블록 배치에 있어서 메모리 블록으로부터 리던던시 메모리 서브블록으로의 지시(assignment)를 나타내는 개념도이다.
도 7는 제2 리던던시 메모리 블록 배치에 관한 메모리 블록 칼럼 선택 수단을 도시하는 도면이다.
도 8은 제1 실시 형태에 관한 리던던시 판정 절차를 실시할 때의 제３ 리던던시 메모리 블록 배치를 나타내는 레이아웃 모식도이다.
도 9는 제2 실시 형태에 관한 바이어스 전압 공급을 실시할 때의 제４ 리던던시 메모리 블록 배치를 나타내는 레이아웃 모식도이다.
도 10은 제４ 리던던시 메모리 블록 배치에 관한 바이어스 전압 공급부를 나타내는 도면이다.
도 11은 바이어스 전압 공급부에 있어서의 전압 설정부에 의한 분압비의 설정을 나타내는 도면이다.
도 12는 제2 실시 형태에 관한 바이어스 전압 공급을 실시할 때의 제５ 리던던시 메모리 블록의 배치를 나타내는 레이아웃 모식도이다.
도 13은 제５ 리던던시 메모리 블록 배치에 관한 바이어스 전압 공급부를 나타내는 도면이다.
도 14는 제2 실시 형태에 관한 바이어스 전압 공급을 실시할 때의 제6 리던던시 메모리 블록 배치를 나타내는 레이아웃 모식도이다.
도 15는 제6 리던던시 메모리 블록 배치에 관한 바이어스 전압 공급부를 나타내는 도면이다.
도 16은 제2 실시 형태에 관한 바이어스 전압 공급을 실시할 때의 제7 리던던시 메모리 블록 배치를 나타내는 레이아웃 모식도이다.
도 17은 특허 문헌 1의 리던던시 섹터 구성을 나타내는 개념도이다.
도 18은 특허 문헌 2의 리던던시 섹터 구성을 나타내는 개념도이다.
도 19는 비특허 문헌의 리던던시 섹터 구성을 나타내는 개념도이다.
도 20은 특허 문헌 3에 있어서의 바이어스 전압 공급을 나타내는 회로도이다.
이하, 본 발명의 반도체 메모리장치 및 반도체 메모리장치의 리던던시 제어 방법에 대하여 구체화한 실시 형태를 도 1 내지 도 16에 기초하여 도면을 참조하면서 상세하게 설명한다.
도 1은 반도체 메모리장치에 있어서 메모리소자 영역을 소정의 메모리용량마다 제어하기 위한 메모리 블록의 배치 구성을 나타내는 일례이다. 도 1에서는 반도체 메모리장치로서 비휘발성 메모리장치인 플래쉬 메모리를 예로 들어 메모리 블록 의 배치를 나타내고 있다.
플래쉬 메모리에 있어서는 메모리 블록의 단위는 일괄 소거를 실시하는 최소의 메모리용량 단위인, 이른바 섹터 단위로 구성되어 있는 것이 일반적이다. 이 메모리 블록이 가로 세로 각 방향으로 매트릭스상에 배치되어 있다. 이하의 설명에 있어서는 세로방향으로 메모리 블록을 관통하여 글로벌 비트라인이 배선되고, 가로방향으로 글로벌 워드라인이 배선되어 있는 것으로서 설명한다. 세로방향으로 메모리 블록군이 정렬되어 메모리 블록 칼럼을 구성하고 있다. 또한, 세로방향을 로우 방향, 가로방향을 칼럼 방향이라 한다.
또한, 메모리소자 영역은 각각 독립적으로 액세스 제어가 실시되는 뱅크(bank)로 분할되어 있다. 뱅크로 분할시 메모리소자 영역을 나누는 방법은 사양에 따라 다양하지만, 도 1에는 대용량을 확보하는 라지 뱅크(large bank) 두 개(뱅크 B, 뱅크 C)와 비교적 소용량으로 구성된 스몰 뱅크(small bank) 두 개(뱅크 A, 뱅크 D)를 구비한 구성이 도시되어 있다. 스몰 뱅크(뱅크 A, D) 각각에는 1 섹터 용량의 메모리 블록이 부트 섹터로서 시스템 부트시 기동 프로그램 등의 저장 영역으로 할당되어 있다. 이 경우, 부트 섹터는 그 특수성으로 뱅크 내의 선두 어드레스에 배치됨과 동시에, 뱅크 상단부에 분할하여 배치되는 경우가 있다. 이 특수 배치에 의하여 뱅크 A, D 내에는 1 메모리 블록의 구획이 메모리 블록의 미배치 영역 (11A, 11D)로 남게 된다.
도 1의 뱅크 구성을 포함하는 반도체 메모리장치에 대하여, 제1 실시 형태에 관한 리던던시 판정 절차를 실시할 때의 리던던시 메모리 블록 배치의 예로서, 도 2에 제1 리던던시 메모리 블록 배치를 나타낸다. 리던던시 메모리 블록이 소정의 메모리 블록 칼럼의 최하단에 배치되는 경우의 실시 형태이다. 라지 뱅크 B와 스몰 뱅크 A와의 사이에 있는 주변 회로 영역의 일부에, 메모리 블록 칼럼(m=3)과 동렬로 글로벌 비트라인을 공용하여 리던던시 메모리 블록을 배치하는 구성이다. 전용 글로벌 비트라인 및 그 디코드 회로 등이 필요하지 않으며, 리던던시 메모리 블록의 배치에 의한 칩 다이상의 점유 면적을 필요 최소한으로 억제할 수 있다.
이하의 설명에서는 뱅크 B에 대하여 설명하지만, 뱅크 C도 동일하게 구성할 수 있다는 것은 두말할 필요가 없다. 또한, 스몰 뱅크(뱅크 A, D)도 동일한 구성으로 할 수 있다.
메모리 블록 칼럼을 식별하는 어드레스를 어드레스 신호 Ae, Af로 한다. 뱅크 B에 배치되고, 도면에서 좌단으로부터 우측을 향하는 칼럼 방향으로, m=0 내지 3으로 식별되는 4열의 메모리 블록 칼럼은 (Ae, Af)=(0, 0), (0, 1), (1, 0), (1, 1)로 선택된다. 또한, 메모리 블록의 칼럼 방향을 식별하는 것은 미도시된 소정 비트 위치에 있는 소정 비트수의 어드레스이며, 메모리 블록 행 식별 신호 SELn (n=0, 1, ···)에 의하여 식별되는 것으로 한다.
도 3에 도시된 제1 실시 형태의 리던던시 판정 절차에서는, 입력되는 어드레스 신호 Add에 따라 블록 리던던시의 유무가 판단되고, 블록 리던던시되는 경우 리던던시 메모리 블록 내에서의 칼럼 리던던시가 판단된다.
제조 공정이나 회로 구성의 개선 등에 의해 수율이 향상된 단계에서 필요 충분한 리던던시 메모리 블록을 구비하여 리던던시 구제를 실시할 때, 피리던던시 블 록에 따라 메모리 블록 칼럼을 넘어서 리던던시 구제되는 경우가 있다. 이 경우, 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼을 인식하고, 이 블록 칼럼에 대하여 칼럼 리던던시를 실시하는 것이 필요하다. 메모리 블록 칼럼에 배치되어 있는 통상의 메모리 블록군과 동일한 블록 칼럼에 배치되어 있는 리던던시 메모리 블록으로 글로벌 비트라인을 공유하고 있으므로, 후술하는 메모리 블록 칼럼 선택 신호 Sm에 따라서 메모리 블록 칼럼을 인식하면, 리던던시 메모리 블록에 있어서의 칼럼 리던던시를 통상의 메모리 블록의 칼럼 리던던시와 동일한 제어로 실시할 수 있다.
도 3으로 되돌아가 설명한다. 액세스 대상의 메모리소자를 식별하는 어드레스 신호 Add가 입력되면, 이 중 메모리 블록을 식별하는 어드레스 AddS는 리던던시 구제되어야 할 메모리 블록(피리던던시 블록)으로서 피리던던시 블록 메모리부 (11)에 미리 저장되어 있는 어드레스 정보와의 사이에서 일치 비교가, 블록 리던던시 판정부 (13)에서 실시된다. 어드레스가 일치한다고 판정되면 블록 리던던시 판정부 (13)로부터 리던던시 블록 선택 신호 BRED가 출력된다. 리던던시 블록 선택 신호 BRED는 리던던시 메모리 블록으로의 액세스 위치를 제어하는 도시하지 않는 리던던시부에 입력됨과 동시에, 메모리 블록 칼럼 선택부 (15)에 입력된다.
메모리 블록 칼럼 선택부 (15)에는 어드레스 신호 Add 중 메모리 블록 칼럼을 식별하는 어드레스 신호 AddB가 입력된다. 메모리 블록 칼럼 선택부 (15)에서는 리던던시 블록 선택 신호 BRED가 활성화되어 있지 않은 경우에는 어드레스 신호 AddB에 따라서, 리던던시 블록 선택 신호 BRED가 활성화되어 있는 경우에는 어드레 스 신호 AddB에 상관 없이 리던던시 블록 선택 신호 BRED에 따라서 소정의 메모리 블록 칼럼 m (m=0 내지 3중 어느 하나)를 선택하는 메모리 블록 칼럼 선택 신호 Sm (m=0 내지 3)이 출력되어 후단의 칼럼 리던던시 메모리부(17)에 입력된다.
칼럼 리던던시 메모리부(17)에서는 입력되는 메모리 블록 칼럼 선택 신호 Sm에 따라서 액세스 대상이 되는 메모리 블록 칼럼에 관하여 미리 저장되어 있는 어드레스 정보가 선택된다. 이 어드레스 정보와 입력되는 어드레스 신호는 칼럼 리던던시 판정부(19)에 있어서, 일치 비교의 판정이 이루어진다. 어드레스가 일치한다고 판정되면 칼럼 리던던시 판정부 (19)로부터 리던던시 칼럼 선택 신호 CRED가 출력된다. 리던던시 칼럼 선택 신호 CRED는 칼럼 리던던시를 제어하는 도시하지 않는 리던던시부에 입력된다.
도 4에는 제1 리던던시 메모리 블록 배치(도 2)에 있어서 리던던시 판정을 실시할 때의 메모리 블록 칼럼 선택부 (15)의 구체적인 구성예를 나타내고 있다.
메모리 블록 칼럼을 식별하는 어드레스 신호 Ae, Af의 각 논리 조합이 리던던시 블록 선택 신호 BRED의 반전 신호와 함께 논리곱부//에 입력되어 있다. 이 중 어드레스 신호 Ae, Af가 입력되어 있는 논리곱부에서는 그 출력 신호가 리던던시 블록 선택 신호 BRED와 함께 논리합부에 입력되고, 그 출력 신호가 메모리 블록 칼럼 선택 신호 S3가 된다. 또한, 어드레스 신호 Ae, Af의 그 외의 논리 조합(Ae/, Af/), (Ae, Af/), (Ae/, Af)은 논리곱부의 출력 신호가 메모리 블록 칼럼 선택 신호 S1 내지 S3가 된다.
즉, 리던던시 블록 선택 신호 BRED가 비활성(로 레벨)이고, 블록 리던던시를 하지 않는 경우에는 논리곱부 중 어드레스 신호 Ae, Af의 논리 조합에 따라 메모리 블록 칼럼 선택 신호(S0 내지 S3 중 어느 하나)가 활성화(하이 레벨) 된다. 이에 의해, 액세스 대상의 메모리 블록이 배치되어 있는 메모리 블록 칼럼이 선택된다.
리던던시 블록 선택 신호 BRED가 활성화(하이 레벨)되어 블록 리던던시를 하는 경우에는 어드레스 신호 Ae, Af의 논리 조합에 상관 없이 모든 논리곱부의 출력 신호는 비활성화(로 레벨) 되는 바, 리던던시 블록 선택 신호 BRED에 따라 논리합부의 출력 신호만이 활성화되어 메모리 블록 칼럼 선택 신호 S3가 활성화(하이 레벨)된다. 이에 의해, 액세스 대상의 메모리 블록을 블록 리던던시하는 경우, 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼(m=3)이 선택된다.
또한, 메모리 블록 칼럼의 최하단을 대신하여, 최상단에 리던던시 메모리 블록이 배치되는 경우에도 동일한 작용·효과를 얻을 수 있다는 것은 말할 필요도 없다. 또한 배치되는 메모리 블록 칼럼에 대하여도, m=3 이외에, m=0 내지 2의 어느 위치에서도 동일한 작용·효과를 얻을 수 있다는 것은 말할 필요도 없다. Y 디코더 등의 주변 회로나 배선 등의 배치에 따라 적당한 위치에 배치할 수 있고 주변 영역에 있어서의 회로 배치 등에 대한 영향을 최소한으로 억제한 배치가 가능하다.
도 1의 뱅크 구성을 가지는 반도체 메모리장치에 대하여, 제1 실시 형태에 관한 리던던시 판정 절차를 실시할 때의 리던던시 메모리 블록 배치의 예로서 도 5에 제2 리던던시 메모리 블록 배치를 나타낸다. 리던던시 메모리 블록이 각 메모리 블록 칼럼의 최하단에 분할되어 배치되는 경우의 실시 형태이다. 라지 뱅크 B의 각 메모리 블록 칼럼(m=0 내지 3)의 하단부에, 메모리 블록 칼럼과 동렬로 글로벌 비 트라인을 공용하여 리던던시 메모리 서브블록이 배치되어 있다.
도 5에서는 뱅크 B에 대하여 도시하고 있지만, 뱅크 C에 대하여도 동일한 구성으로 할 수 있는 것은 말할 필요도 없다. 또한, 스몰 뱅크 (뱅크 A, D)에 대하여도 동일한 구성으로 할 수 있다.
리던던시 메모리 서브블록은 리던던시 메모리 블록의 로우 방향을 메모리 블록 칼럼 수(이 경우 4) 로 분할한 것이고, 메모리 블록 칼럼에 배치되어 있는 4개의 리던던시 메모리 서브블록으로 1개의 리던던시 메모리 블록을 구성하고 있다.
도 6에 구체적인 개념도를 나타낸다. m=1의 메모리 블록 칼럼에 배치되어 있는 메모리 블록을 블록 리던던시하는 것으로 하였지만, 다른 메모리 블록 칼럼(m=0, 2, 3)에 배치되어 있는 경우에도 마찬가지로 어드레스 신호(Ab, Ac)의 논리 조합에 따라 식별되는 로우 방향마다, 다른 리던던시 메모리 서브블록으로 할당할 수 있다. 구체적으로는, (Ab, Ac)=(0, 0)로 식별되는 메모리소자 영역은 m=0의 메모리 블록 칼럼의 리던던시 메모리 서브블록으로, (Ab, Ac)=(1, 0)로 식별되는 메모리소자 영역은 m=1의 메모리 블록 칼럼의 리던던시 메모리 서브블록으로, (Ab, Ac)=(0, 1)으로 식별되는 메모리소자 영역은 m=2의 메모리 블록 칼럼의 리던던시 메모리 서브블록으로, (Ab, Ac)=(1, 1)로 식별되는 메모리소자 영역은 m=3의 메모리 블록 칼럼의 리던던시 메모리 서브블록으로, 각각 분할되어 치환된다. 블록 리던던시시에, 피리던던시 블록에 있어서의 로우 방향의 액세스 위치에 따라서, 각 메모리 블록 칼럼에 분할 배치되어 있는 리던던시 메모리 서브블록 중 어느 하나가 선택된다.
리던던시 메모리 블록, 구체적으로는 각 메모리 블록 칼럼에 분할 배치되어 있는 리던던시 메모리 서브블록에는 전용 글로벌 비트라인 및 그 디코드 회로 등이 불필요하고, 또한, 리던던시 메모리 서브블록이 각 칼럼에 균등하게 배치되어 있기 때문에 메모리 블록 칼럼간의 레이아웃상의 요철이 없고, 배선을 돌려서 배치하는 등 필요없는 우회로 등이 발생하지 않고 효율성 있게 배선의 집적화를 실시할 수 있다. 또한, 리던던시 메모리 블록의 배치에 의한 칩 다이상의 점유 면적을 필요 최소한으로 억제할 수 있다.
도 7에는 제2 리던던시 메모리 블록 배치(도 5)에 있어서 리던던시 판정을 실시할 때의 메모리 블록 칼럼 선택부 (15)(도 3)의 구체적인 구성예를 나타내고 있다. 메모리 블록 칼럼 선택 신호 S0 내지 S3는 두 개의 논리곱부에 의한 출력 신호의 논리합 연산 결과로서 얻게 된다. 한쪽의 논리곱부에는 메모리 블록 내의 로우 방향을 1/4로 분할하는 어드레스 신호(Ab, Ac)의 각 논리 조합이, 리던던시 블록 선택 신호 BRED와 함께 입력되어 있다. 다른 한쪽의 논리곱부에는 메모리 블록 칼럼을 식별하는 어드레스 신호 Ae, Af의 각 논리 조합이 리던던시 블록 선택 신호 BRED의 반전 신호와 함께 입력되어 있다.
리던던시 블록 선택 신호 BRED가 비활성(로 레벨)이며 블록 리던던시를 하지 않는 경우에는 한쪽의 논리곱에서 어드레스 신호(Ab, Ac)에 상관없이 로 레벨의 신호가 출력된다. 이것에 대하여, 다른 한쪽의 논리곱부에서는 어드레스 신호 Ae, Af의 논리 조합에 따라 어느 하나의 논리곱부가 활성화(하이 레벨) 된다. 논리합부를 거쳐 어드레스 신호 Ae, Af의 논리 조합에 따른 어느 하나의 메모리 블록 칼럼 선 택 신호(S0 내지 S3 중 어느 쪽이나 1)가 활성화(하이 레벨) 된다. 이에 의해, 액세스 대상의 메모리 블록이 배치되어 있는 메모리 블록 칼럼이 선택된다.
리던던시 블록 선택 신호 BRED가 활성화(하이 레벨)되어 블록 리던던시를 하는 경우에는 다른 한쪽의 논리곱부에서는 어드레스 신호 Ae, Af의 논리 조합에 관계없이 로 레벨의 신호가 출력된다. 이것에 대하여, 한쪽의 논리곱부에서는 어드레스 신호(Ab, Ac)의 논리 조합에 따라 어느 하나의 논리곱부가 활성화(하이 레벨) 된다. 논리합부를 거쳐 어드레스 신호(Ab, Ac)에 따른 어느 하나의 메모리 블록 칼럼 선택 신호(S0 내지 S3 중 어느 하나)가 활성화(하이 레벨) 된다. 이에 의해, 액세스 대상의 메모리 블록을 블록 리던던시하는 경우, 메모리 블록에 있어서 액세스 대상의 로우 방향 위치에 따라 선택되는 리던던시 메모리 서브블록이 배치되어 있는 메모리 블록 칼럼이 선택된다.
도 1의 뱅크 구성을 가지는 반도체 메모리장치에 대하여, 제1 실시 형태에 관한 리던던시 판정 절차를 실시할 때의 리던던시 메모리 블록 배치의 예로서, 도 8에 제３ 리던던시 메모리 블록 배치를 도시한다. 여기에서는 스몰 뱅크(뱅크 A, D)에 배치되는 경우를 예를 들어 설명한다. 리던던시 메모리 블록이 메모리 블록 칼럼내의 미배치 영역에 배치되는 경우의 실시 형태이다.
이하의 설명에서는 뱅크 A에 대하여 설명하지만, 뱅크 D에 대하여도 동일한 구성으로할 수 있는 것은 말할 필요도 없다. 또한, 라지 뱅크(뱅크 B, C)에 대하여도 메모리 블록의 미배치 영역이 존재하면 동일한 구성으로 할 수 있다.
뱅크 A에 있어서는 선두 번지의 메모리 블록을 부트 섹터로 하여 뱅크의 최 상 위치에 메모리 블록 칼럼마다 분할 배치함으로써, 최하 위치에 1 블록분의 빈 영역이 발생한다. 도 8에 있어서는 SEL16에 도시되는 메모리 블록행으로서, m=0의 메모리 블록 칼럼에 메모리 블록이 배치되지 않는 미배치 영역이 존재한다. 이 미배치 영역에 리던던시 메모리 블록을 배치한다.
제 ３ 리던던시 메모리 블록 배치(도 8)에 있어서 리던던시 판정을 실시할 때의 메모리 블록 칼럼 선택부 (15)(도 3)는, 제1 리던던시 메모리 블록 배치(도 2)에 있어서 리던던시 판정을 실시할 때의 메모리 블록 칼럼 선택부 (15)의 구성예(도 4)와 같은 구성을 가지고 있다.
제３ 리던던시 메모리 블록 배치에서는 도 4에 있어서의 논리합부를 메모리 블록 칼럼 선택 신호 S3의 위치를 대신하여 메모리 블록 칼럼 선택 신호 S0의 위치에 구비하면 좋다.
이에 의해, 리던던시 블록 선택 신호 BRED가 비활성(로 레벨)되며 블록 리던던시를 하지 않는 경우에는 논리곱부 중 어드레스 신호 Ae, Af의 논리조합에 의하여 각 메모리 블록 칼럼 선택 신호(S0 내지 S3 중 어느 하나)가 활성화(하이 레벨)되어 액세스 대상의 메모리 블록이 배치되어 있는 메모리 블록 칼럼이 선택된다.
리던던시 블록 선택 신호 BRED가 활성화(하이 레벨)되어 블록 리던던시를 하는 경우에는 어드레스 신호 Ae, Af의 논리 조합에 상관 없이 모든 논리곱부의 출력 신호는 비활성화(로 레벨) 되는 바, 리던던시 블록 선택 신호 BRED에 따라 논리합부의 출력 신호만이 활성화되고, 메모리 블록 칼럼 선택 신호 S0가 활성화(하이 레벨)되고, 액세스 대상의 메모리 블록을 블록 리던던시 하는 경우, 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼이 선택된다.
다음으로, 제2 실시 형태에 관한 비트라인으로의 바이어스 전압 공급에 관해서 설명한다. 메모리블록 및 리던던시 메모리 블록을 구성하는 메모리소자가 전기적으로 다시 쓰기가 가능한 비휘발성 메모리소자인 경우, 메모리 정보의 프로그램에 의한 기입은 핫 일렉트론에 의한 플로팅 게이트에의 전자의 주입 방법이 있다. 이 주입 방법은 비트라인으로부터 메모리소자를 통하여 소스선에 비교적 큰 전류를 흘려보냄으로서 실시된다. 여기서 이 주입 방법에 있어서 메모리소자의 단자간 전압차는 통상의 읽어들이기 동작에 있어서의 전압차와 비교하여 높은 전압차가 요구되고, 메모리소자의 게이트에 큰 전압을 인가하면서 큰 전류를 흘려보내 핫일렉트론을 발생시키고 플로팅 게이트로 전자를 주입시킴으로써 실시되는 것이 일반적이다.
비트라인에의 바이어스 전압 공급은 리던던시 신호 RED가 활성화된 리던던시시에 어드 레스 신호 Add에 따라 바이어스 전압 Vprog가 조정되는 전압제어부(21)에 의하여 이루어진다. Y 디코더 (23)에 의하여 선택되는 글로벌 비트라인 GBL를 통하여 전하가 공급된다. 이 때 글로벌 비트라인 GBL에는 유한한 배선 저항이 존재하고 전류에 따라 전압 강하가 발생하므로, 메모리소자의 단자에 있어서 소망하는 전압 레벨을 확보하기 위하여, 전압제어부(21)로부터 Y디코더 (23)를 통하여 메모리소자까지의 비트라인 길이에 따라 바이어스 전압 Vprog를 조정하는 것이 중요하다.
도 9에 도시하는 제４ 리던던시 메모리 블록 배치에서는 바이어스 전압의 조 정을, 리던던시 메모리 블록을 포함한 메모리 블록의 배치 위치에 따라 실시한다. 즉, 전압 제어부(21)로부터 원거리에 속하는 메모리 블록의 그룹(그룹 I)의 메모리소자에 바이어스 인가하는 경우에는 바이어스 전압 Vprog는 높은 전압 레벨로 한다(Vprog=VH). 이것에 대하여, 전압 제어부(21)로부터 근거리에 속하는 메모리 블록의 그룹(그룹 III)의 메모리소자에 바이어스 인가하는 경우에는 바이어스 전압 Vprog는 낮은 전압 레벨로 한다(Vprog=VL) (VL<VH). 그룹 I와 그룹 III와의 중간 거리에 속하는 메모리 블록의 그룹(그룹 II)의 메모리소자에 바이어스 인가하는 경우에는 바이어스 전압Vprog는 중간 정도의 전압 레벨로 한다(Vprog=VM) (VL<VM<VH).
도 9에서는 리던던시 메모리 블록은 전압 제어부(21)으로부터 최원점에 배치되어 있어 그룹 I에 속해 있다. 메모리 블록의 배치 위치를 나타내는 어드레스에 따라 바이어스 전압을 조정함과 동시에, 리던던시 메모리 블록으로의 액세스 시에도 바이어스 전압을 조정하는 회로 구성예를, 도 10에 나타낸다.
도 10에 도시하는 제４ 리던던시 메모리 블록 배치와 관련되는 바이어스 전압 공급부에서는 마이너스(-)측 입력 단자에 기준 전압 Vref가 입력된 증폭기 A1와 증폭기 A1에 의하여 게이트 단자가 구동되는 PM0S 트랜지스터 P1를 갖추고, 바이어스 전압 Vprog의 전압값이 조정된다. PMOS 트랜지스터 P1는 소스 단자에 전압 VBS 가 공급되고 게이트 단자에의 제어 전압에 따라 드레인 단자로부터 바이어스 전압Vprog가 출력된다.
증폭기 A1의 정측 입력 단자(N1)는 바이어스 전압 Vprog 및 접지 전압의 각 각에 용량 소자 (C1) 및 C0를 사이에 두고 접속되어 있다. 플러스(+) 입력 단자 (N1)는 또한, 용량 소자 (C2, C3)의 하나의 단자가 접속되어 있고, 다른 단자는 플러스측 전압 레벨을 바이어스 전압 Vprog로 하고 마이너스측 전압 레벨을 접지 전압으로 하는 인버터 회로 (I1, I2)의 출력 단자에 접속되어 있다. 인버터 회로 (I1)의 입력 단자는 리던던시 신호 RED와 그룹 I에 배치되어 있는 메모리 블록을 선택하는 것을 나타내는 어드레스 신호 Add(I)가 입력되어 있는 논리합 회로 (G1)에 의하여 제어된다. 인버터 회로 I2의 입력 단자는 리던던시 신호 RED 및 그룹 I, II에 배치되어 있는 메모리 블록을 선택하는 것을 나타내는 어드레스 신호 Add(I), Add (II)가 입력되어 있는 논리화 회로 G2에 의하여 제어된다.
인버터 회로 (I1, I2)에서는 PMOS/NMOS 트랜지스터가 배타적으로 도통함으로써, 용량 소자 (C2, C3)의 다른 단자가 바이어스 전압 Vprog 또는 접지 전압에 접속된다.
바이어스 전압 Vprog의 전압 조정은, 도 11에 도시하는 직렬 접속된 용량 소자 CU, CL에 의하여 행해진다. 용량 소자 CU, CL의 접속점이 노드 N1이며, 증폭기 A1에 의하여 노드 N1의 전압 레벨이 기준 전압 Vref에 거의 동일하게 조정됨으로써, 용량 소자의 전압 안분식 (Vprog=(1+CL/CU)×Vref)에 따라 바이어스 전압 Vprog가 소망하는 전압값으로 조정된다. 이 때, 리던던시 신호 RED, 어드레스 신호 Add (I), Add (II)에 따라서, 용량 소자 (C2, C3)의 다른 단자는 바이어스 전압 Vprog 또는 접지 전압의 어느 하나에 접속된다. 즉, 용량 소자 CU로서 구성되거나 또는 용량 소자 CL로서 구성된다. 바이어스 전압 Vprog의 전압값을 필요에 따라서 가변으로 조정할 수 있다.
구체적으로는 비리던던시시(RED=L)에 그룹 I의 메모리 블록이 선택되는 (Add (I)=Hi, Add (II) =Lo) 경우, 또는 리던던시시(RED =Hi)에는 논리화 회로 (G1, G2)의 출력 신호는 모두 하이 레벨이 된다. 인버터 회로 (I1, I2)에서는 모두 NMOS 트랜지스터가 도통하고, 용량 소자 (C2, C3)의 다른 단자는 접지 전압에 접속된다. 용량 소자 (C2, C3)는 용량 소자 C0에 가산되어 용량 소자 CL=C0+C2+C3, 용량 소자 CU=C1가 된다.
바이어스 전압 Vprog는,
Vprog=(1+(C0+C2+C3) /C1)×Vref·· (1)
가 된다.
또한, 비리던던시시(RED=Lo)에 그룹 II의 메모리 블록이 선택되는(Add (I)=Lo, Add (II) =Hi) 경우에는 논리화 회로 (G1)의 출력 신호는 로 레벨, 논리화 회로 G2의 출력 신호는 하이 레벨이 된다. 인버터 회로 (I1/I2)에서는 각각 PMOS/NMOS 트랜지스터가 도통하고, 용량 소자 (C2)/C3의 다른 단자는 각각 바이어스 전압 Vprog/접지 전압에 접속된다. 용량 소자 (C2)는 용량 소자 (C1)에, 용량 소자 (C3)는 용량 소자 C0에 가산되어 용량 소자 CL=C0+C3, 용량소자 CU=C1+C2가 된다.
바이어스 전압 Vprog는
Vprog=(1+(C0+C3)/(C1+C2))×Vref·· (2)
가 된다.
또한, 비리던던시시(RED=Lo)에 그룹 III의 메모리 블록이 선택되는(Add (I)=Lo, Add (II) =Lo) 경우에는 논리합 회로 (G1, G2)의 출력 신호는 모두 로 레벨이 된다. 인버터 회로 (I1, I2)에서는 모두 PMOS 트랜지스터가 도통하고, 용량 소자 (C2, C3)의 다른 단자는 바이어스 전압 Vprog에 접속된다. 용량 소자 (C2, C3)는 용량 소자 (C1)에 가산되어 용량 소자 CL=C0, 용량 소자 CU=C1+C2+C3가 된다.
바이어스 전압 Vprog는
Vprog=(1+C0/(C1+C2+C3))×Vref·· (3)
이 된다.
어드레스 신호에 의하여 선택되는 메모리 블록의 위치에 따라서, 또한 리던던시 구제시의 리던던시 메모리 블록의 위치에 따라서, 용량 소자 (C2, C3)의 접속을 변경하여 바이어스 전압 Vprog의 전압값을 조정할 수 있다. 전압 제어부로부터 최원점(最遠点)에 리던던시 메모리 블록이 있는 제4 리던던시 메모리 블록 배치(도 9)에서는 블록 리던던시시에, 어드레스 신호에 상관없이, 식(1)에 나타내는 가장 높은 전압의 전압값을 바이어스 전압 Vprog로서 공급할 수 있으므로, 블록 리던던시시의 바이어스 전압 Vprog의 전압값을 고전압 레벨로 하여 리던던시 메모리 블록에 충분한 바이어스 전압을 인가할 수 있다.
도 12에 도시하는 제５의 리던던시 메모리 블록 배치에서는 제４ 리던던시 메모리 블록 배치(도 9)에 있어서, 리던던시 메모리 블록이 전압 제어부(21)로부터 최원점에 배치되어 있는 것을 대신하여, 리던던시 메모리 블록은 최근점에 배치되 어 있다. 즉, 리던던시 메모리 블록은 전압 제어부(21)로부터 근거리에 속하는 메모리 블록의 그룹(그룹 III)에 속한다.
도 13에 도시하는 바이어스 전압의 조정 회로예에서는 도 10에 도시하는 회로에 있어서의 논리화 회로 (G1, G2)를 대신하여, 노아 논리 회로 (G3), 논리곱 회로 (G5)를 구비한다. 노아 논리 회로 (G3)에는 리던던시 신호 RED와 어드레스 신호 Add (I)가 논리 반전 회로 (G4)에 입력되어 논리 반전된 신호가 입력되어 있다. 또한, 논리곱 회로 (G5)에는 리던던시 신호 RED가 논리 반전 회로 (G6)에 입력되어 논리 반전된 신호와, 어드레스 신호 Add (I) 및 Add (II)가 논리합 회로 (G7)의 출력 신호가 입력되어 있다.
리던던시 신호 RED, 어드레스 신호 Add (I), Add (II)에 따라서, 용량 소자 (C2, C3)의 다른 단자가 바이어스 전압 Vprog 또는 접지 전압 중 어느 쪽에 접속되고, 용량 소자 CU 또는 CL로서 구성됨으로써, 바이어스 전압 Vprog의 전압값을 가변으로 조정할 수 있는 점은 도 10의 경우와 같다.
도 13에서는 리던던시시(RED=Hi)에는 노아 논리 회로 (G3), 논리곱 회로 (G5)의 출력 신호는 모두 로 레벨이 된다. 인버터 회로 (I1, I2)에서는 모두 PMOS 트랜지스터가 도통하고, 용량 소자 (C2, C3)의 다른 단자는 바이어스 전압 Vprog에 접속된다. 용량 소자 (C2, C3)는 용량 소자 (C1)에 가산되고, 용량 소자 CL=C0, 용량 소자 CU=C1+C2+C3가 된다. 바이어스 전압 Vprog는 식(3)이 된다. 리던던시 신호 RED의 활성화(하이 레벨)에 따라서, 어드레스 신호에 상관 없이, 식(3)에 나타내는 가장 저전압의 전압값을 바이어스 전압 Vprog로서 공급할 수 있으므로, 블록 리던 던시시의 바이어스 전압 Vprog의 전압값을 리던던시 메모리 블록에 적절한 바이어스 전압으로서 인가할 수 있다.
도 14에 도시하는 제6 리던던시 메모리 블록 배치에서는 제４ 리던던시 메모리 블록 배치 (도 9) 및 제５ 리던던시 메모리 블록 배치(도 12)에 있어서의 리던던시 메모리 블록의 전압 제어부(21)로부터의 배치 위치와 비교하여, 중간 위치에 배치되어 있다. 즉, 리던던시 메모리 블록은 전압 제어부(21)로부터 중간 거리에 속하는 메모리 블록의 그룹(그룹 II)에 속한다.
도 15에 도시하는 바이어스 전압의 조정 회로예에서는 도 10에 도시하는 회로에 있어서의 논리화 회로 (G1)를 대신하여 노아 논리 회로 (G3)를 구비하고, 어드레스 신호 Add (I)가 논리 반전 회로 (G4)에 입력되어 논리 반전된 후 노아 논리 회로 (G3)에 입력되어 있다. 리던던시 신호 RED, 어드레스 신호 Add (I), Add (II)에 따라서, 용량소자 (C2, C3)의 다른 단자가 바이어스 전압 Vprog 또는 접지 전압의 어느 쪽에 접속되고, 용량 소자 CU 또는 CL로서 구성됨으로써, 바이어스 전압 Vprog의 전압값을 가변으로 조정할 수 있는 점은 도 10 및 도 13의 경우와 같다.
도 15에서는 리던던시시(RED=Hi)에는 노아 논리 회로 (G3)의 출력 신호는 로 레벨이 되고, 논리곱 회로 G2의 출력 신호는 하이 레벨이 된다. 인버터 회로 (I1/I2)에서는 각각 PMOS/NMOS 트랜지스터가 도통하고, 용량 소자 (C2)/C3의 다른 단자는 각각 바이어스 전압 Vprog/접지 전압에 접속된다. 용량 소자 (C2)는 용량 소자 (C1)에 가산되고 용량 소자 (C3)는 용량 소자 C0에 가산된다. 용량 소자 CL=C0+C3, 용량 소자 CU=C1+C2가 된다. 바이어스 전압 Vprog는 식(2)가 된다. 리던 던시 신호 RED의 활성화(하이 레벨)에 따라서, 어드레스 신호에 상관 없이, 식(2)에 나타내는 중간 전압 레벨의 전압값을 바이어스 전압 Vprog로서 공급할 수 있으므로, 블록 리던던시시의 바이어스 전압 Vprog의 전압값을 리던던시 메모리 블록에 충분한 바이어스 전압으로서 인가할 수 있다.
도 16에 도시하는 제7 리던던시 메모리 블록 배치에서는 제４ 리던던시 메모리 블록 배치 (도 9) 및 제５ 리던던시 메모리 블록 배치(도 12)를 조합한 구성을 가지고 있다. 리던던시 메모리 블록이 전압 제어부(21)로부터 최원점 및 최근점에 배치되어 있고 메모리 블록의 배치 그룹으로서 그룹 I 및 그룹 III에 속하고 있다.
또한 도 16에서는 1개의 메모리 블록 칼럼에 속하는 복수의 메모리 블록이 리던던시 구제 되는 경우를 나타내고 있다. 즉, 메모리 블록 (25)은 리던던시 구제되고, 그룹 I에 있어 동일한 메모리 블록 칼럼에 속하는 리던던시 메모리 블록 (25R)으로 블록 리던던시되고(도 중에서, (1)), 메모리 블록 (26)은 리던던시 구제되고, 그룹 III에 있어서 동일한 메모리 블록 칼럼에 속하는 리던던시 메모리 블록 (26)R으로 블록 리던던시되고(도 중, (2)), 또한, 메모리 블록 (27)은 리던던시 구제되고, 그룹 I에 있어 다른 메모리 블록 칼럼에 속하는 리던던시 메모리 블록 (27R)으로 블록 리던던시되고(도면 중에서 (3)), 메모리 블록(28)은 리던던시 구제되고, 그룹 III에 있어 다른 메모리 블록 칼럼에 속하는 리던던시 메모리 블록(28R)으로 블록 리던던시 되는(도면 중에서, (3)) 것으로 한다.
이 경우, 개개의 메모리 블록 (25 내지 28)에 대한 블록 리던던시에 있어서는, 리던던시 구제되는 메모리 블록 (25 내지 28)마다 리던던시 신호 RED (N)(N=1 내지 4)를 구비함으로써, 또 필요에 따라서 메모리 블록 (25 내지 28)을 식별하는 어드레스 신호 등과 함께, 리던던시 구제부의 리던던시 메모리 블록 (25R) 내지 28R의 배치 위치 등을 식별할 필요가 있다. 전압 제어부(21)에서는 리던던시 신호 RED (N) 및 어드레스 신호에 따라 리던던시 구제부의 리던던시 메모리 블록 (25R 내지 28R)를 식별하고, 리던던시 메모리 블록 (25R 내지 28R)이 배치되어 있는 위치까지의 비트라인 길이에 따른 바이어스 전압 Vprog를 출력한다.
이상, 상세하게 설명한 바와 같이 본 발명의 제1 실시 형태에 의하면, 반도체 메모리장치에 있어서 리던던시 구제를 실시할 때, 블록 리던던시와 함께 리던던시 메모리 블록 내에서의 결함에 대하여는 칼럼 리던던시에 의하여 리던던시 구제할 수 있다. 이 때, 칼럼 지시 신호의 일례로 어떠한 A 메모리 블록 칼럼 선택 신호 Sm (m=0 내지 3)에 따라 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼을 선택하여 칼럼 리던던시의 제어를 하므로, 결함 메모리 블록과는 다른 메모리 블록 칼럼에 배치되어 있는 리던던시 메모리 블록으로 치환이 되었다고 하더라도, 리던던시 메모리 블록 내의 결함에 대한 칼럼 리던던시를 실시할 수 있다. 블록 리던던시에 추가하여 리던던시 메모리 블록 내의 칼럼 리던던시를 실시함으로써, 결함 구제 효율을 향상시킬 수 있다.
이 때, 블록 칼럼 지시부의 일례인 메모리 블록 칼럼 선택부(15)에 의하여, 블록 리던던시를 실시하지 않는 경우에는 입력된 어드레스 정보 AddB에 따른 메모리 블록 칼럼에 대하여 칼럼 리던던시 메모리부(17) 및 칼럼 리던던시 판정부(19)에 의하여, 필요에 따라 칼럼 리던던시가 실시된다. 또한, 블록 리던던시시에는 어 드레스 정보 AddB에 상관 없이 리던던시 메모리 블록을 포함한 메모리 블록 칼럼에 대하여 칼럼 리던던시 메모리부(17) 및 칼럼 리던던시 판정부(19)에 의하여, 필요에 따라서 칼럼 리던던시가 실시된다.
또한, 블록 리던던시 판정부(13)에 있어서, 입력된 어드레스 AddS와 피리던던시 블록 메모리부(11)에 미리 저장되어 있는 어드레스 정보를, 일치 비교하는 절차가 블록 리던던시 판정 단계의 일례이다. 또한, 칼럼 리던던시 판정부(19)에 있어서, 입력된 어드레스 Add와 칼럼 리던던시 메모리부(17)에 미리 저장되어 있는 어드레스 정보를, 일치 비교하는 절차가 칼럼 리던던시 판정 단계이다. 또한, 메모리 블록 칼럼 선택부(15)에 있어서, 선택된 메모리 블록 또는 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼을 선택하는 절차가 칼럼 리던던시 제어 단계이다.
또한, 뱅크 A 내지 D에 의하여 구획되는 서로 인접하는 4열의 메모리 블록 칼럼(m=0 내지 3)을 피리던던시 유닛으로 하고, 피리던던시 유닛마다 포함되는 메모리 블록 칼럼 수보다 적은 수의 리던던시 메모리 블록을 구비함으로써, 제조 공정이나 회로 구성의 개선을 통하여 수율이 개선된 시점에서, 결함 구제에 필요 충분한 리던던시 메모리 블록을 구비할 수 있고 리던던시 메모리 블록 내의 결함에 대하여 칼럼 리던던시가 가능한 것과 함께, 반도체 메모리장치의 칩 다이 사이즈의 증대를 필요 최소한으로 억제하면서 리던던시 구제 효율을 향상시킬 수 있다.
이때, 제1 리던던시 메모리 블록 배치(도 2) 또는 제３ 리던던시 메모리 블록 배치(도 8)에 나타내는 바와 같이, 리던던시 메모리 블록이 특정의 메모리 블록 칼럼에 국부적으로 존재하는 경우에는 비트라인이 메모리 블록 칼럼에 사용되는 비트라인과 공용되므로, 리던던시 메모리 블록에 전용 비트라인을 연결할 필요는 없다. 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼에 속하는 메모리 블록에 대한 칼럼 리던던시 제어와 공통의 제어에 의하여 리던던시 메모리 블록의 칼럼 리던던시 제어를 실시할 수 있다.
또한, 제３ 리던던시 메모리 블록 배치(도 8)에서는 리던던시 메모리 블록은 메모리 블록의 미배치 영역에 배치되므로, 메모리 블록의 배치 사양에 따라 남겨지는 빈 영역을 유효하게 이용할 수 있다. 리던던시 메모리 블록을 배치하는 것에 의한 칩 다이상의 점유 면적의 증대는 없는 동시에, 비트라인 및 워드라인을 주변의 메모리 블록과 공용할 수 있다. 전용 배선 및 전용 제어 회로는 불필요하고, 리던던시 메모리 블록용으로 전용 배치 영역을 확보할 필요도 없다.
또한, 제2 리던던시 메모리 블록 배치(도 5)에 도시하는 바와 같이, 리던던시 메모리 블록이 메모리 블록 칼럼마다 리던던시 메모리 서브블록으로 분할하여 배치되는 경우, 특정의 메모리 블록 칼럼에 대하여 리던던시 메모리 블록이 돌출하여 배치되지는 않는다. 돌출 배치되는 것에 따른 배선의 우회 연결 등의 비효율적인 레이아웃을 회피할 수 있고, 메모리 블록이 전개되고 있는 메모리 영역 둘레의 요철을 완화하여 배선 효율이 좋은 레이아웃을 실현할 수 있다.
또한, 본 발명의 제2 실시 형태에 의하면, 바이어스 전압 공급부의 일례인 전압 제어부로부터, 메모리 블록 또는 리던던시 메모리 블록까지의 글로벌 비트라인 GBL 길이가 길수록 고전압의 바이어스 전압 Vprog가 공급되므로, 글로벌 비트라 인 GBL의 배선 저항에 의한 전압 강하의 영향을 완화할 수 있고, 전압 제어부(21)로부터의 거리에 상관 없이, 메모리 블록 내의 메모리소자 또는 리던던시 메모리 블록 내의 리던던시 메모리소자를 소정의 전압값으로 바이어스할 수 있다.
또한, 제7 리던던시 메모리 블록 배치(도 16)에 나타내는 바와 같이, 전압 제어부(21D)로부터의 거리가 다른 복수의 리던던시 메모리 블록을 구비하는 경우에는, 리던던시 메모리 블록마다 다른 리던던시 신호 RED(N)에 따라 바이어스 전압 Vprog의 전압값을 공급함으로써, 각각의 리던던시 메모리 블록의 리던던시 메모리소자에 소정의 바이어스 전압을 공급할 수 있다.
여기서, 도 10, 도 13, 도 15에 도시하는 전압 제어부(21)의 회로 구성예에 있어서, 용량 소자 C0 내지 C3, 인버터 회로 (I1, I2) 및 그 제어 회로 (G1) 내지 G7가 전압 설정부의 일례이며, 증폭기 A1 및 PMOS 트랜지스터 P1가 전압 조정부의 일례이다. 전압 설정부에서는 도 11에 도시하는 바와 같이, 직렬 접속되는 용량 소자의 용량비에 의하여 바이어스 전압 Vprog가 분압되므로, 분압시에 정상적으로 전류가 흐르지 않는다.
또한, 도 10, 도 13, 도 15에 나타나는 전압 제어부(21)에 대하여는 비리던던시시에, 어드레스 신호 Add (I), Add (II)에 따라 바이어스 전압 Vprog의 전압값이 조정되는 제1 전압 조정 단계을 포함하는 동시에, 리던던시시에 어드레스 신호 Add (I), Add (II)에 상관 없이, 리던던시 신호 RED의 활성화에 따라 바이어스 전압 Vprog의 전압값이 조정되는 제2 전압 조정 단계을 가지고 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 것이 아니며, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지의 개량, 변형이 가능하다는 것은 말할 필요도 없다.
예를 들면, 제1 실시 형태에서는 제1 내지 제３ 리던던시 메모리 블록 배치의 각각에 대하여, 블록 리던던시와 리던던시 메모리 블록 내에서의 칼럼 리던던시를 실시하는 경우의 리던던시 판정 절차에 대하여 설명하였지만, 본 발명은 이것에 한정되는 것은 아니며, 제1 내지 제３ 리던던시 메모리 블록 배치가 임의로 조합된 리던던시 구성에 대하여도, 리던던시 메모리 블록의 비트라인을 메모리 블록 칼럼의 비트라인과 공용함으로써, 블록 리던던시 되는 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼을 선택하는 메모리 블록 칼럼 선택 신호에 따라 칼럼 리던던시를 실시할 수 있다.
또한, 제2 실시 형태에 있어서는 리던던시 메모리 블록의 배치 위치가 메모리 블록 칼럼 ㅅ사이에서 동일한 경우를 예를 들어 설명을 하였지만, 본 발명은 이것에 한정되는 것이 아니며, 리던던시 구제부를 선택하는 리던던시 신호 RED (N) (N=1 내지 4)이나, 필요에 따라서 메모리 블록을 식별하는 어드레스 신호 등에 의하여, 리던던시 메모리 블록의 배치 위치를 특정할 수 있으면, 리던던시 메모리 블록마다 적격인 전압값의 바이어스 전압 Vprog를 공급할 수 있다.
이상의 설명으로부터 알 수 있는 바와 같이 본 발명에 의하면, 블록 리던던시에 추가하여 블록 리던던시부의 리던던시 메모리 블록에 있어서 칼럼 리던던시를 가능하게 함으로써, 칩 다이의 면적의 증가를 억제하면서 리던던시 구제 효율의 향 상을 도모할 수 있는 동시에, 리던던시 메모리 블록에 대하여 비트라인을 통하여 바이어스 전압을 공급할 때, 비트라인 길이에 따라 전압값을 조정함으로써 리던던시 메모리 블록의 배치 위치에 상관없이 적합한 전압 바이어스를 공급하는 것이 가능한 반도체 메모리장치 및 반도체 메모리장치의 리던던시 제어 방법을 제공하는 것이 가능해진다.

Claims (15)

  1. 비트라인과 비트라인에 교차하는 워드라인에 접속되는 메모리소자가 매트릭스상으로 배치되어 형성된 메모리 블록이 비트라인을 공유하여 메모리 블록 칼럼을 구성하고, 메모리 블록 칼럼이 워드라인 방향으로 전개되는 반도체 메모리장치로서,
    메모리 블록과 비트라인을 공유하며 배치되는 리던던시 메모리 블록을 포함하는 적어도 하나의 메모리 블록 칼럼;
    입력된 어드레스 정보를 포함하는 메모리 블록이 치환될 경우, 리던던시 블록 선택 신호를 출력하여 적어도 하나의 리던던시 메모리 블록에서 리던던시 메모리 블록을 선택하는 블록 리던던시 판정부;
    상기 리던던시 블록 선택 신호에 따라 칼럼 지시신호를 출력하여여 선택된 리던던시 메모리 블록을 포함하는 메모리 블록 칼럼을 지시하는 블록 칼럼 지시부; 및
    리던던시 메모리 블록을 포함한 메모리 블록 칼럼마다, 칼럼 리던던시 제어를 수행하는 칼럼 리던던시 제어부;를 포함하고,
    상기 선택된 리던던시 메모리 블록의 칼럼 리던던시 제어는, 상기 칼럼 지시 신호에 따라 상기 칼럼 리던던시 제어부에 의해 수행되는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서,
    상기 블록 칼럼 지시부는,
    상기 리던던시 블록 선택 신호 비입력시, 입력된 어드레스 정보에 따라 메모리 블록 칼럼을 지시하고, 상기 리던던시 블록 선택 신호 입력시, 입력된 어드레스 정보에 상관없이 상기 리던던시 블록 선택 신호에 따른 메모리 블록 칼럼을 지시하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서,
    상기 칼럼 리던던시 제어부는, 메모리 블록 칼럼에 메모리 블록 또는/및 리던던시 메모리 블록에 대한 피리던던시 칼럼 어드레스 정보가 저장되어 있는 피리던던시 정보 메모리부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서,
    서로 인접하는 적어도 두 개의 메모리 블록 칼럼을 피리던던시 유닛으로 하고, 피리던던시 유닛마다 피리던던시 유닛에 포함되는 메모리 블록 칼럼 수보다 적은 수의 리던던시 메모리 블록을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서,
    리던던시 메모리 블록은 피리던던시 유닛이 속하는 메모리 블록 칼럼마다 리던던시 메모리 서브블록으로 분할되어 배치되고,
    각 리던던시 메모리 서브블록은 피리던던시 유닛이 속하는 메모리 블록 칼럼 수에 대한 1을 제외한 인수로 메모리 블록의 메모리용량을 나눈 메모리용량을 갖는 것을 특징으로 하는 반도체 메모리장치.
  6. 제4항에 있어서,
    리던던시 메모리 블록은 피리던던시 유닛 내에 존재하는 메모리 블록의 미배치 영역에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항 내지 제6항 중 어느 하나의 항에 있어서,
    상기 메모리소자는 비휘발성 메모리소자이고,
    상기 메모리 블록 및 상기 리던던시 메모리 블록은 일괄 소거의 단위인 것을 특징으로 하는 반도체 메모리장치.
  8. 복수의 메모리 소자에 접속되는 복수의 비트 라인 중 적어도 하나가 적어도 하나의 리던던시 메모리 셀에 접속되는 반도체 메모리장치로서,
    비트 라인을 통해 메모리소자 또는/및 리던던시 메모리소자에 비트 라인 길이에 따른 고전압의 바이어스 전압을 공급하는 바이어스 전압 공급부를 구비하고,
    상기 바이어스 전압 공급부는, 비리던던시시에는 비트 라인과 메모리 소자의 접속 위치를 나타내는 어드레스 정보에 따른 바이어스 전압값을 공급하고, 리던던시시에는 리던던시 선택 신호에 따라 상기 어드레스 정보가 무효화되고 리던던시 메모리소자까지의 비트라인 길이에 따른 바이어스 전압값을 공급하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서,
    상기 바이어스 전압 공급부에서 복수의 리던던시 메모리 셀까지의 비트 라인 길이가 상이한 경우,
    상기 바이어스 전압 공급부는, 리던던시 메모리소자마다 다른 리던던시 선택 신호에 따른 바이어스 전압값을 공급하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제8항에 있어서,
    상기 바이어스 전압 공급부는,
    상기 어드레스 정보 또는/및 상기 리던던시 선택 신호에 따라 바이어스 전압의 분압비를 설정하는 전압 설정부; 및
    상기 전압 설정부에 의하여 설정된 분압 전압을 기준 전압으로 조정하여 목적하는 바이어스 전압값을 조정하는 전압 조정부;를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서,
    상기 전압 설정부는 직렬 접속된 용량 소자의 용량비에 따라 전압 분압비를 설정하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제8항에 있어서,
    상기 메모리 소자는 소정수의 비트라인마다 및 소정 비트라인 길이마다 메모리 블록으로서 통합되고,
    상기 리던던시 메모리 소자는 블록 리던던시를 수행하기 위한 리던던시 메모리 블록에 포함되며,
    상기 어드레스 정보는 비트라인 길이방향으로 메모리 블록을 식별하는 어드레스 정보이고,
    상기 리던던시 선택 신호는 블록 리던던시로부터 선택되는 리던던시 메모리 블록을 식별하기 위한 것을 특징으로 하는 반도체 메모리장치.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 메모리소자 및 상기 리던던시 메모리소자는 비휘발성 메모리소자이고,
    상기 바이어스 전압 공급부에 의해 공급되는 바이어스 전압은 메모리 정보가 기재 또는 소거시 인가되는 전압인 것을 특징 제도하는 반도체 메모리장치.
  14. 비트라인과 비트라인에 교차하는 워드라인에 접속되는 메모리소자가 매트릭스상으로 배치되어 형성된 메모리 블록이 비트라인을 공유하여 메모리 블록 칼럼을 구성하고, 메모리 블록 칼럼이 워드라인 방향으로 전개되는 반도체 메모리장치의 리던던시 제어방법으로서,
    입력되는 어드레스 정보와 관하여 적어도 하나의 메모리 블록 칼럼과 비트라인을 공유하며 배치된 리던던시 메모리 블록으로 블록 리던던시를 실시하는지 여부를 판정하는 블록 리던던시 판정단계;
    메모리 블록 칼럼마다 칼럼 리던던시를 실시하는지 여부를 판정하는 칼럼 리던던시 판정단계; 및
    상기 블록 리던던시 판정단계에 의해 블록 리던던시를 하지 않는 것으로 판정되는 경우에는 상기 어드레스 정보에 대응하는 메모리 블록 칼럼의 칼럼 리던던시 정보를, 블록 리던던시를 한다고 판정되는 경우에는 리던던시 메모리 블록이 배치되어 있는 메모리 블록 칼럼의 칼럼 리던던시 정보를 상기 칼럼 리던던시 판정 단계에 제공하는 칼럼 리던던시 제어단계;를 포함하는 반도체 메모리장치의 리던던시 제어 방법.
  15. 복수의 메모리 소자에 접속되며 적어도 하나가 적어도 하나의 리던던시 메모리 소자에 연결되는 복수의 비트라인을 포함하는 반도체 메모리장치 리던던시 제어 방법으로서,
    비트라인을 통하여 메모리소자 또는/및 리던던시 메모리소자에 바이어스 전압을 공급함에 있어서,
    비리던던시시에, 비트라인과 메모리 소자의 접속 위치까지의 비트라인 길이에 대응하는 어드레스 정보에 따라 바이어스 전압을 고전압으로 조정하는 제1 전압 조정 단계; 및
    리던던시시에, 상기 어드레스 정보를 대신하여 리던던시 메모리소자까지의 비트라인 길이에 대응하는 리던던시 선택 신호에 따라서, 바이어스 전압을 고전압으로 조정하는 제2 전압 조정 단계;를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리던던시 제어 방법.
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