JPH0536295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0536295A JPH0536295A JP3192958A JP19295891A JPH0536295A JP H0536295 A JPH0536295 A JP H0536295A JP 3192958 A JP3192958 A JP 3192958A JP 19295891 A JP19295891 A JP 19295891A JP H0536295 A JPH0536295 A JP H0536295A
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- JP
- Japan
- Prior art keywords
- row
- redundant
- signal
- memory cell
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 冗長機能を備えた半導体記憶装置の不良救済
率を上げ、製品の歩留まり向上を図る。 【構成】 正規メモリセルを第１の列領域と第２の列領
域に分け、各々の列領域に冗長行デコード回路を設け、
デコード信号を合成して１本の冗長行を選択する。
率を上げ、製品の歩留まり向上を図る。 【構成】 正規メモリセルを第１の列領域と第２の列領
域に分け、各々の列領域に冗長行デコード回路を設け、
デコード信号を合成して１本の冗長行を選択する。
Description
【０００１】
【産業上の利用分野】本発明は冗長機能を備えた半導体
記憶装置に関するものである。
記憶装置に関するものである。
【０００２】
【従来の技術】ランダムアクセスメモリ（ＲＡＭ）のよ
うな半導体記憶装置の製品歩留まりを向上させるため不
良メモリセルを冗長メモリセルで置き換えて良品と変わ
らなく動作させる救済方法がとられている。従来の冗長
機能を含むＲＡＭのブロック図を図３に示す。メモリセ
ルアレイ１は行と列のマトリクス状に配置されており、
外部から与えられる行アドレスと列アドレスから行デコ
ーダにより行線が指定され列デコーダにより列線が指定
されることによりメモリセルが選択される。２は予備メ
モリセルを行方向に配置した冗長行である。メモリセル
アレイ１に不良メモリセルＡが存在する場合、冗長メモ
リセルへの切り替えは行単位で行なわれる。即ちＡを含
む行Ａ’全体が冗長行２に切り替えられる。３は不良メ
モリセルが含まれる行Ａ’の行アドレスが指定されたと
き冗長行選択信号１４１を出力する冗長行デコード回路
である。
うな半導体記憶装置の製品歩留まりを向上させるため不
良メモリセルを冗長メモリセルで置き換えて良品と変わ
らなく動作させる救済方法がとられている。従来の冗長
機能を含むＲＡＭのブロック図を図３に示す。メモリセ
ルアレイ１は行と列のマトリクス状に配置されており、
外部から与えられる行アドレスと列アドレスから行デコ
ーダにより行線が指定され列デコーダにより列線が指定
されることによりメモリセルが選択される。２は予備メ
モリセルを行方向に配置した冗長行である。メモリセル
アレイ１に不良メモリセルＡが存在する場合、冗長メモ
リセルへの切り替えは行単位で行なわれる。即ちＡを含
む行Ａ’全体が冗長行２に切り替えられる。３は不良メ
モリセルが含まれる行Ａ’の行アドレスが指定されたと
き冗長行選択信号１４１を出力する冗長行デコード回路
である。
【０００３】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されていたため、１つの行で不良メ
モリセルが１つでも存在すると同じ行の他のメモリセル
も冗長メモリセルに切り替わってしまい冗長メモリセル
が有効に使用できない。特に技術開発に伴いメモリ容量
が増加するにつれて１行あたりのメモリセル数も増加す
る傾向にあり、冗長メモリセルの使用効率は低下する。
また異なる行で２つめの不良メモリセルがある場合は図
３の回路では救済できない。救済のためには別の冗長行
を設けておき、やはり行単位の切り替えを必要としてい
た。
は以上のように構成されていたため、１つの行で不良メ
モリセルが１つでも存在すると同じ行の他のメモリセル
も冗長メモリセルに切り替わってしまい冗長メモリセル
が有効に使用できない。特に技術開発に伴いメモリ容量
が増加するにつれて１行あたりのメモリセル数も増加す
る傾向にあり、冗長メモリセルの使用効率は低下する。
また異なる行で２つめの不良メモリセルがある場合は図
３の回路では救済できない。救済のためには別の冗長行
を設けておき、やはり行単位の切り替えを必要としてい
た。
【０００４】本発明はこのような問題を解決するために
なされたもので、冗長メモリセルの数を増加させること
なく効率的な不良救済を行なうことで製品の歩留まり向
上をはかることを目的とする。
なされたもので、冗長メモリセルの数を増加させること
なく効率的な不良救済を行なうことで製品の歩留まり向
上をはかることを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、行と列のマトリクス状に配置した正規メモリセルと
予備のメモリセルを行方向に配置して成る冗長行を備え
た半導体記憶装置において、前記正規メモリセルの第１
の列領域を指定する第１の列信号と行アドレスをもとに
第１のデコード信号を生成する第１の冗長行デコード回
路と、前記第１の列領域と異なる第２の列領域を指定す
る第２の列信号と行アドレスをもとに第２のデコード信
号を生成する第２のデコード回路と、前記第１のデコー
ド信号または前記第２のデコード信号が与えられたとき
前記正規メモリセルの選択を禁止し前記冗長行を選択す
る回路を備えたことを特徴とする。
は、行と列のマトリクス状に配置した正規メモリセルと
予備のメモリセルを行方向に配置して成る冗長行を備え
た半導体記憶装置において、前記正規メモリセルの第１
の列領域を指定する第１の列信号と行アドレスをもとに
第１のデコード信号を生成する第１の冗長行デコード回
路と、前記第１の列領域と異なる第２の列領域を指定す
る第２の列信号と行アドレスをもとに第２のデコード信
号を生成する第２のデコード回路と、前記第１のデコー
ド信号または前記第２のデコード信号が与えられたとき
前記正規メモリセルの選択を禁止し前記冗長行を選択す
る回路を備えたことを特徴とする。
【０００６】
【作用】本発明は以上の構成を有するので正規メモリセ
ルと１つの冗長行を複数の列領域に分け、各々の列領域
で切り替えを行なう行アドレスを独立に設定することが
でき、複数の不良メモリセルに対する救済率が高まる。
ルと１つの冗長行を複数の列領域に分け、各々の列領域
で切り替えを行なう行アドレスを独立に設定することが
でき、複数の不良メモリセルに対する救済率が高まる。
【０００７】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【０００８】図１は本発明の実施例を示すＲＡＭのブロ
ック図である。ここでＹｉは列アドレスの１つでありＹ
ｉが０のとき正規メモリセルアレイ１の左半分の領域が
指定され、Ｙｉが１のとき右半分の領域が指定されるも
のとする。ＹｉＢはＹｉの否定信号である。冗長行デコ
−ド回路は３１、３２の２つあり３１はＹｉが０（Ｙｉ
Ｂが１）のとき有効となり３２はＹｉが１のとき有効で
ある。そのため不良行をデコ−ドするため行アドレスと
列信号Ｙｉ、ＹｉＢをそれぞれ入力している。３１と３
２は冗長行への切り替えに対し独立した行アドレスを設
定することができる。１３１、１３２のいずれかのデコ
−ド信号が発生したとき、正規メモリセルアレイ１の選
択を禁止し冗長行２を選択するために４においてデコ−
ド信号１３１、１３２の論理和をとり冗長行選択信号１
４１と正規メモリセルの選択禁止信号１４２を生成させ
る。ここでＹｉ＝０の領域に不良メモリセルＡが存在し
この行アドレスが３１に設定され、同時にＹｉ＝１の領
域にＡと異なる行に不良メモリセルＢが存在し行アドレ
スが３２に設定されているものとする。外部からの行ア
ドレスがＡのアドレスに一致し、かつＹｉが０のときデ
コ−ド信号１３１が有効となり冗長行選択信号１４１が
発生しＡ’は冗長行２に置き替えられる。一方行アドレ
スがＡに等しくＹｉが１のときは１３１は無効になり冗
長行２は選択されず正規メモリセルの行が選択される。
Ｂについても同様にしてＹｉが０のときは正規メモリセ
ルが選択されるが、Ｙｉが１のときはＢ’は冗長行２が
選択される。この様に１つの冗長行を備えているだけに
もかかわらず、メモリセルアレイの列方向に左半分と右
半分の領域でそれぞれ異なった行アドレスの救済が可能
になる。３１、３２に同じ行アドレスを設定した場合
は、正規メモリセルを含む１本の行がそのまま冗長行に
切り替えられる。また不良メモリセルがＡのみの場合は
メモリセルアレイの左半分のＡ’の部分は冗長行に切り
替えられるが、右半分は正規にメモリセルを使用するこ
とになる。
ック図である。ここでＹｉは列アドレスの１つでありＹ
ｉが０のとき正規メモリセルアレイ１の左半分の領域が
指定され、Ｙｉが１のとき右半分の領域が指定されるも
のとする。ＹｉＢはＹｉの否定信号である。冗長行デコ
−ド回路は３１、３２の２つあり３１はＹｉが０（Ｙｉ
Ｂが１）のとき有効となり３２はＹｉが１のとき有効で
ある。そのため不良行をデコ−ドするため行アドレスと
列信号Ｙｉ、ＹｉＢをそれぞれ入力している。３１と３
２は冗長行への切り替えに対し独立した行アドレスを設
定することができる。１３１、１３２のいずれかのデコ
−ド信号が発生したとき、正規メモリセルアレイ１の選
択を禁止し冗長行２を選択するために４においてデコ−
ド信号１３１、１３２の論理和をとり冗長行選択信号１
４１と正規メモリセルの選択禁止信号１４２を生成させ
る。ここでＹｉ＝０の領域に不良メモリセルＡが存在し
この行アドレスが３１に設定され、同時にＹｉ＝１の領
域にＡと異なる行に不良メモリセルＢが存在し行アドレ
スが３２に設定されているものとする。外部からの行ア
ドレスがＡのアドレスに一致し、かつＹｉが０のときデ
コ−ド信号１３１が有効となり冗長行選択信号１４１が
発生しＡ’は冗長行２に置き替えられる。一方行アドレ
スがＡに等しくＹｉが１のときは１３１は無効になり冗
長行２は選択されず正規メモリセルの行が選択される。
Ｂについても同様にしてＹｉが０のときは正規メモリセ
ルが選択されるが、Ｙｉが１のときはＢ’は冗長行２が
選択される。この様に１つの冗長行を備えているだけに
もかかわらず、メモリセルアレイの列方向に左半分と右
半分の領域でそれぞれ異なった行アドレスの救済が可能
になる。３１、３２に同じ行アドレスを設定した場合
は、正規メモリセルを含む１本の行がそのまま冗長行に
切り替えられる。また不良メモリセルがＡのみの場合は
メモリセルアレイの左半分のＡ’の部分は冗長行に切り
替えられるが、右半分は正規にメモリセルを使用するこ
とになる。
【０００９】図２は本発明に係わる冗長行デコード回路
の回路図を示している。行アドレス設定を行なうプログ
ラム素子は３１と３２で独立にＳ１０〜Ｓ１ｎ，Ｓ２０
〜Ｓ２ｎが含まれている。Ｓ１，Ｓ２は冗長回路を使用
することを設定するためのプログラム素子である。３１
にはプログラム素子によって与えられる行アドレスを合
成するためのＮＡＮＤ５１が含まれており、同時に列信
号ＹｉＢも入力されている。冗長への切り替えが有効と
なる５１の出力がＬレベルになるにはＹｉＢはＨレベ
ル、即ちＹｉは０である必要がある。従ってこのデコー
ド回路はＹｉが０のとき有効になる。一方、３２には列
信号ＹｉがＮＡＮＤ５２に入力されているためＹｉが１
のとき有効になる。
の回路図を示している。行アドレス設定を行なうプログ
ラム素子は３１と３２で独立にＳ１０〜Ｓ１ｎ，Ｓ２０
〜Ｓ２ｎが含まれている。Ｓ１，Ｓ２は冗長回路を使用
することを設定するためのプログラム素子である。３１
にはプログラム素子によって与えられる行アドレスを合
成するためのＮＡＮＤ５１が含まれており、同時に列信
号ＹｉＢも入力されている。冗長への切り替えが有効と
なる５１の出力がＬレベルになるにはＹｉＢはＨレベ
ル、即ちＹｉは０である必要がある。従ってこのデコー
ド回路はＹｉが０のとき有効になる。一方、３２には列
信号ＹｉがＮＡＮＤ５２に入力されているためＹｉが１
のとき有効になる。
【００１０】この実施例では１つの列アドレスＹｉを使
って列領域を２つに分けて説明したが、この分割は列ア
ドレスを２つ，３つと増やし、冗長行デコード回路を４
個，８個と増やすことにより更に細かく列領域を区切っ
て救済することが可能である。
って列領域を２つに分けて説明したが、この分割は列ア
ドレスを２つ，３つと増やし、冗長行デコード回路を４
個，８個と増やすことにより更に細かく列領域を区切っ
て救済することが可能である。
【００１１】以上本発明の実施例について説明したが本
発明はＲＡＭに限らずＲＯＭ、ＰＲＯＭ，ＥＥＰＲＯＭ
など冗長機能を有するものであればさまざまな記憶装置
に使用できる。使用するデバイスはＭＯＳＦＥＴ、バイ
ポーラトランジスタ，ＭＥＳＦＥＴなどが上げられ、冗
長機能の使用、置き換えのアドレスの情報を不揮発に蓄
えるプログラム素子もヒューズ、ＭＮＯＳ，ＦＡＭＯＳ
等がある。
発明はＲＡＭに限らずＲＯＭ、ＰＲＯＭ，ＥＥＰＲＯＭ
など冗長機能を有するものであればさまざまな記憶装置
に使用できる。使用するデバイスはＭＯＳＦＥＴ、バイ
ポーラトランジスタ，ＭＥＳＦＥＴなどが上げられ、冗
長機能の使用、置き換えのアドレスの情報を不揮発に蓄
えるプログラム素子もヒューズ、ＭＮＯＳ，ＦＡＭＯＳ
等がある。
【００１２】
【発明の効果】本発明により不良メモリセルの救済率が
上げられるため、製品の歩留まりを向上させることが可
能になる。また複数の不良メモリセルの救済に対し冗長
メモリセルの数を増やす必要がなくチップ面積を節減で
きる。
上げられるため、製品の歩留まりを向上させることが可
能になる。また複数の不良メモリセルの救済に対し冗長
メモリセルの数を増やす必要がなくチップ面積を節減で
きる。
【図１】本発明による半導体記憶装置の実施例を示すブ
ロック図。
ロック図。
【図２】本発明に係る半導体記憶装置の冗長行デコード
回路の実施例を示す回路図。
回路の実施例を示す回路図。
【図３】従来の冗長機能を備えた半導体記憶装置のブロ
ック図。
ック図。
１ 正規メモリセルアレイ ２ 冗長行 ３ 冗長行デコード回路 ３１ 冗長行デコード回路 ３２ 冗長行デコード回路 １３１ 冗長行デコード信号 １３２ 冗長行デコード信号 １４１ 冗長行選択信号 １４２ 選択禁止信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 行と列のマトリクス状に配置した正規メ
モリセルと予備のメモリセルを行方向に配置して成る冗
長行を備えた半導体記憶装置において、前記正規メモリ
セルの第１の列領域を指定する第１の列信号と行アドレ
スをもとに第１のデコード信号を生成する第１の冗長行
デコード回路と、前記第１の列領域と異なる第２の列領
域を指定する第２の列信号と行アドレスをもとに第２の
デコード信号を生成する第２のデコード回路と、前記第
１のデコード信号または前記第２のデコード信号が与え
られたとき前記正規メモリセルの選択を禁止し前記冗長
行を選択する回路を備えたことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192958A JPH0536295A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192958A JPH0536295A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536295A true JPH0536295A (ja) | 1993-02-12 |
Family
ID=16299865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192958A Pending JPH0536295A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100536578B1 (ko) * | 1998-07-25 | 2006-03-16 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
1991
- 1991-08-01 JP JP3192958A patent/JPH0536295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100536578B1 (ko) * | 1998-07-25 | 2006-03-16 | 삼성전자주식회사 | 반도체 메모리 장치 |
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