CN100421177C - 具有冗余电路的集成存储器电路及取代存储器区域的方法 - Google Patents

具有冗余电路的集成存储器电路及取代存储器区域的方法 Download PDF

Info

Publication number
CN100421177C
CN100421177C CNB2004100434100A CN200410043410A CN100421177C CN 100421177 C CN100421177 C CN 100421177C CN B2004100434100 A CNB2004100434100 A CN B2004100434100A CN 200410043410 A CN200410043410 A CN 200410043410A CN 100421177 C CN100421177 C CN 100421177C
Authority
CN
China
Prior art keywords
fuse
storage unit
redundant
circuit
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100434100A
Other languages
English (en)
Other versions
CN1551230A (zh
Inventor
P·比尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1551230A publication Critical patent/CN1551230A/zh
Application granted granted Critical
Publication of CN100421177C publication Critical patent/CN100421177C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/812—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a reduced amount of fuses

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及一种集成存储器电路，其具有冗余电路以通过被指定至在集成存储器电路的该冗余电路的冗余存储器区域取代具一地址的存储器区域，该冗余电路具有一或更多熔丝储存元件，每一要被设定的该熔丝储存元件可由为维持不变的该对应熔丝储存元件被设定至第一状态，及由被永远改变的该对应熔丝储存元件被设定至第二状态，该冗余电路具活化熔丝储存元件以活化储存于该熔丝储存元件的地址。一种去活化储存元件被提供以允许或防止由该冗余存储器区域取代具该地址的存储器区域，该去活化储存元件以一种方式连接至该熔丝储存元件以防止：若每一该熔丝储存元件已被永远改变由该冗余存储器区域取代具该地址的存储器区域。

Description

具有冗余电路的集成存储器电路及取代存储器区域的方法
技术领域
本发明涉及具有冗余电路的集成存储器电路以通过指定至该冗余电路的冗余存储器区域取代具一地址的存储器区域，本发明还涉及在集成存储器电路以冗余存储器区域取代具一地址的存储器区域的方法。
背景技术
集成存储器电路，特别是DRAM存储器电路，在其制造后一般不为无缺陷的，亦即，缺陷的存储器胞元存在于整个存储器芯片，且结果为这些存储器芯片因而无法被使用。为增加在制造后该集成存储器电路的良率，在集成存储器电路，除了存储器区域，冗余存储器区域被提供。
在制造后，包括该冗余存储器区域的整个集成存储器电路被测试，在此情况下，被辨识为缺陷的存储器区域以冗余存储器区域取代，此可由个别指定至该冗余存储器区域的其一的冗余电路之协助而完成。
该冗余电路一般具许多熔丝储存元件，要由经指定冗余存储器区域取代的存储器区域之地址可被写至此，该熔丝储存元件一般在连接至相对应经指定闩锁的激光熔丝之协助下形成，该激光熔丝在激光对齐方法中在激光束协助下被切割以进行设定要被取代的存储器区域的要被取代的地址。
该激光熔丝表示原先电传导连接线路，其在激光束的协助下被气化，且结果为先前的电传导连接被中断，要被取代的地址因而以一种方式被设定使得对该熔丝储存元件的该激光熔丝，关于那一激光熔丝被切割及那一激光熔丝被保留不变的决定被进行。
该激光熔丝仅在该集成存储器电路被藏置前为可进入的。换言之，仅在前段测试后，亦即，在晶圆阶段的该集成存储器电路的测试后，可能在激光对齐方法的协助下写入设定于该熔丝储存元件。一旦该集成存储器电路被单一化及并入该最后外框，该激光熔丝不再为可进入的。所以，习惯上仅直接在晶圆阶段的前段测试后进行该集成存储器电路的修护操作。
然而，存在一些情况，其中许多修护步骤被进行。首先，在一般称的”已知优良蕊片”商业中，该集成存储器电路可以一种使得电路为未被封装或仍位于该晶圆的方式被供应至该客户。在此情况下，该烧机(亦即，该预老化)于未被藏制的集成存储器电路发生。在烧机操作之后或期间，该集成存储器电路的进一步功能测试普遍发生，在其进行期间，在某些情况下，进一步缺陷会发生。因为在此情况下，对激光对齐方法，该集成电路持续为可进入的，进一步修护步骤可接着被进行。若在在烧机操作后的测试操作进行期间，确保要被用于取代缺陷存储器区域的冗余存储器区域同样地具缺陷，由该冗余缺陷存储器区域进行的该习知存储器区域的取代一般可通过去活化熔丝储存元件而被反转，因为该去活化熔丝储存元件被改变，亦即，该相关激光熔丝被切割，及要被取代的该缺陷存储器区域接着由另一无缺陷冗余存储器区域被取代。
第二，该激光熔丝未来将由电熔丝(电子-熔丝)取代，该电子-熔丝具即使在藏置后它们仍可被程序化的优点，故在缺陷发生于后段测试操作中，亦即，在藏置后测试操作进行中，更新的修护步骤可被进行。
该问题发生自由该缺陷冗余存储器区域进行的该缺陷存储器区域的取代的许多修护步骤必须被反转，若在后续修护步骤进行期间，缺陷发生于已被用于修护缺陷存储器区域的冗余存储器区域。为进行此目的，如上所述，去活化熔丝储存元件一般被提供用于每一冗余电路，及，若在其状态被永远改变，则阻挡该缺陷冗余存储器区域的寻址，若要被取代的该地址被施用。
被提供用于此目的的去活化熔丝储存元件必须为每一冗余存储器区域被提供及需要一种不重要区域(无论其形成)做为激光熔丝储存元件或是做为电子-熔丝储存元件。
发明内容
本发明目的为减少因该去活化熔丝储存元件所需要的区域。
此目的可通过根据权利要求1的集成存储器电路及通过根据权利要求6的方法达到。
本发明进一步有利细节被订定于从属权利要求范围。
本发明的第一方向提供一种具冗余电路的集成存储器电路以通过被指定至该冗余电路的冗余存储器区域取代具地址的存储器区域。该冗余电路具一或更多熔丝储存元件，其中要由该冗余存储器区域取代的存储器区域之地址可被编码。为进行设定该地址的目的，每一该熔丝储存元件最初具第一状态及可通过被永远改变的相对应熔丝储存元件的熔丝元件被设定至第二状态。该冗余电路还具有活化熔丝储存元件以活化储存于该熔丝储存元件的地址。以此方式，若该存储器区域的相对应地址被施用至地址总线，该存储器区域可由该冗余存储器区域取代。
本发明提供一种去活化储存元件以允许或防止由该冗余存储器区域取代具该地址的存储器区域，该去活化储存元件系以一种方式连接至该熔丝储存元件以防止由该冗余存储器区域取代具该地址的存储器区域，若每一该熔丝储存元件已被永远改变，亦即，已被设定至第二状态。
根据本发明方法使得形成去活化储存元件仅做为简单储存元件，如闩锁为可能，此可能避免为实现该去活化熔丝储存元件的激光熔丝或电子-熔丝的提供，结果芯片区域可被节省。虽然如此，功能性未被显著受限的，因为，在前端点测试操作中于被用于取代缺陷存储器区域的冗余存储器区域被辨识的缺陷后，该冗余存储器区域可再次被切换为关，故要被置换的该缺陷存储器区域可由另一冗余存储器区域取代。为免除一般被提供用于修正存储器区域的缺陷取代的该去活化熔丝储存元件，现在假若去活化状态在去活化储存元件的协助下被储存，故在去活化状态的情况下，该冗余存储器区域无法由被编码于该熔丝储存元件的该地址寻址。
为进行此目的，该去活化储存元件较佳为经由NOR栅极连接至该熔丝储存元件，故该去活化状态系储存于该去活化储存元件若每一该熔丝储存元件已被永远改变，亦即，已被设定至第二状态。该去活化储存元件系连接至阻挡电路以根据该去活化状态来阻挡具该地址的该冗余存储器区域的寻址。
较佳为，该熔丝储存元件的其一具激光熔丝及闩锁，该闩锁能够具第一状态若该激光熔丝未被切断，及具第二状态若该激光熔丝被切断。
做为此替代方案，该熔丝储存元件的其一可能具电熔丝及闩锁，该闩锁能够具第一状态若该电熔丝为不传导的，及具第二状态若该电熔丝为传导的。
为阻挡该缺陷存储器区域的取代，经由在该熔丝储存元件的地址编码，不可能通过此种冗余电路取代具经编码的地址之存储器区域。
为使由该冗余存储器区域所进行的该缺陷存储器区域的取代在该存储器区域的经编码地址的情况下亦可被进行，该集成存储器电路具有另一个冗余电路。该另一个冗余电路被指定至另一个冗余存储器区域及包括另一个去活化储存元件，其被形成做为去活化熔丝储存元件。以在先前技艺已为习知的方式，该去活化熔丝储存元件以一种方式被形成使得由该另一个冗余存储器区域所进行的该存储器区域的取代根据该另一个去活化熔丝储存元件的设定之永远改变或不改变而被允许或防止。以此方式，可能以一种方式在被编码于该熔丝储存元件的地址取代缺陷存储器区域使得该熔丝储存元件的每一被永远改变。
本发明的另一个方向是提供一种方法以由在该集成存储器电路的冗余存储器区域取代具一地址的存储器区域。一或更多熔丝储存元件被提供，其中要由该冗余存储器区域取代的该存储器区域之地址可被设定。为进行设定该地址的目的，该熔丝储存元件的每一被设定为第一状态因该个别熔丝储存元件为保留不变的，或是被设定为第二状态因该个别熔丝储存元件为永远改变的。用于活化储存于该熔丝储存元件的地址，一种活化熔丝储存元件被提供，故由该地址寻址的该存储器区域由该冗余存储器区域取代.由该冗余存储器区域所进行的具该地址的存储器区域之取代根据去活化信号而被允许或防止，若每一该熔丝储存元件已被永远改变，该去活化信号防止由该冗余存储器区域所进行的具该地址的存储器区域之取代，由该去活化信号被自该熔丝储存元件的内容产生，可避免为每一该冗余存储器区域提供去活化熔丝储存元件。
附图说明
本发明较佳具体实施例参考相关图标被详细解释，其中：
图1显示根据先前技艺冗余存储器区域的冗余电路；及
图2显示根据较佳具体实施例的冗余电路。
具体实施方式
根据图1的冗余电路一般被提供于集成存储器芯片。
根据图1的冗余电路具熔丝储存元件1，其皆自熔丝电路2及熔丝闩锁3而形成。
该熔丝电路2具第一p-沟道晶体管4、n-沟道晶体管5及激光熔丝6，它们被串联连接。该p-沟道晶体管4的第一端点系连接至高供应电压电位VDD，该第一p-沟道晶体管4的第二端点系连接至该n-沟道晶体管5的第一端点及该n-沟道晶体管5的第二端点系连接至该激光熔丝6的第一端点，该激光熔丝的第二端点系连接至低供应电压电位，较佳为接地电位VGND。设定信号S可被供应至该n-沟道晶体管5的控制输入及重新设定R可被供应至该第一p-沟道晶体管4的控制输入以重新设定该个别熔丝闩锁3。
该第一p-沟道晶体管4的第二端点或该n-沟道晶体管5的第一端点表示该熔丝电路2的输出，其系连接至熔丝闩锁3。该熔丝闩锁3基本上具两个负型反馈倒反器7，其永远接受由该熔丝电路2的输出所指定的状态位准。
该激光熔丝6典型上被形成为金属线路，其可由激光束加热至此种大的程度使得金属蒸发或熔化及在其两个端点间的电连接被切割。换言之，该激光熔丝表示在原先第一状态的电连接及在激光对齐方法期间该激光熔丝6已被切割后，该电传导连接在第二状态被隔离。
当该集成存储器电路被切换为开或在重新设定情况下，该重新设定新号R被活化一段时间使得该熔丝闩锁3假设一已定义状态，称之为逻辑“1”于其第一端点8及逻辑“0”于其第二端点9。该设定信号S接着被活化，使得该n-沟道晶体管5开启及该熔丝电路2的输出依据该激光熔丝6的状态被或不被拉至该低供应电压电位VGND。若该激光熔丝6为不变化的，则该熔丝闩锁3的第一端点8被拉至接地电位，故逻辑“0”存在于该熔丝闩锁3的第一端点8。所以，逻辑“1”存在于该熔丝闩锁3的第二端点。
在所说明的电路中，四个熔丝储存元件1被提供，其依据它们的个别激光熔丝6是否以传导或不传导的方式被提供而施用逻辑“1”或逻辑“0”于该熔丝闩锁3的第二端点.该熔丝储存元件1的第二端点9系连接至地址译码器10，该地址译码器10系连接至地址总线11，使得，在该存储器芯片的寻址期间，存在于该地址总线11的地址根据由该熔丝储存元件1所指定的地址被比较，及在对应情况下，寻址连接至该地址译码器10的冗余存储器区域12，接着资料被自该冗余存储器区域12输出或写至该冗余存储器区域12而非该缺陷存储器区域。
为活化由该熔丝储存元件1所指定的地址编码，一种活化熔丝储存元件13被提供，被建造地基本上与该熔丝储存元件1相同。相同于该熔丝电路2的该活化熔丝电路14的激光熔丝6被切割若设定于在该熔丝储存元件1的地址要被使用。该活化熔丝储存元件13一般仅在确认该熔丝储存元件1已被正确设定后被活化，以活化该熔丝储存元件1的编码。在此情况下，逻辑”0”被施用于该活化储存元件13的活化熔丝闩锁24的第二端点。
若，在第二测试操作中，如后段测试操作中，确认该冗余存储器区域12(其意欲取代缺陷存储器区域)本身为缺陷的，则被提供于该熔丝储存元件1及该活化熔丝储存元件13的设定必须被去活化，使得当编码于该熔丝储存元件1的地址存在于该地址总线11，该冗余存储器区域12未被编码.为进行此目的，去活化熔丝储存元件15被提供，被建造地基本上与该熔丝储存元件1相同或是与该活化熔丝储存元件13相同。
该去活化熔丝储存元件15可在后段测试操作后以一种方式被设定使得由该熔丝储存元件1所编码的地址之活化再次被抵消。为进行此目的，该去活化熔丝储存元件15经由倒反器16被连接至该第二n-沟道晶体管17的控制输入。该第二n-沟道晶体管17的第一端点系连接至该活化熔丝储存元件13的该活化熔丝电路14的输出，该第二n-沟道晶体管17的第二端点系连接至该第三n-沟道晶体管18的第一端点，该第三n-沟道晶体管18的第二端点系连接至低供应电压电位VGND，其指定该活化熔丝储存元件13的该活化熔丝闩锁24的第一端点的低状态。该n-沟道晶体管18的控制输入系连接至另一个设定信号SD，该另一个设定信号SD以一种方式基本上被施用使得该活化熔丝储存元件13的该活化熔丝电路14的p-沟道晶体管4及该第三n-沟道晶体管18不会被同时开启为开。换言之，该另一个设定信号SD必须一直具逻辑“0”的状态，以抑制该第三n-沟道晶体管18，若该重新设定新号R存在于该活化熔丝电路14的p-沟道晶体管4。
若该去活化熔丝储存元件15的该激光熔丝6被切割，则高状态存在于该去活化熔丝储存元件15的该相对应熔丝闩锁3的第一端点，使得低状态存在于该相同熔丝闩锁3的第二端点。此低位准产生在该第二n-沟道晶体管17的控制输入的高位准，使得该第二n-沟道晶体管17被开启力开。一旦该另一个设定信号SD同样地假设为高状态，该低供应电压电位V(A)被切换至该活化熔丝储存元件13的该熔丝闩锁3的第一端点，所以，该活化熔丝储存元件13的该活化熔丝闩锁24的第二端点假设为高状态，使得在该熔丝储存元件1所编码的地址在存在于该地址总线11的地址变为无效的。
第2图说明本发明较佳具体实施例，说明于第2图的冗余电路与说明于第1图的冗余电路不同在于该去活化熔丝储存元件15的熔丝电路被免除，在其它方面，相同的参考符号对应于该电路的相同元件。
取代该去活化熔丝储存元件15的熔丝电路，NOR栅极20被提供，其系连接至该熔丝储存元件1的该熔丝闩锁3的所有第二端点，在该熔丝储存元件1所设定的所有状态的NORing的结果被施用于该NOR栅极20的输出。
该NOR栅极20的输出系连接至去活化闩锁21的第一端点，该去活化闩锁21基本上与该熔丝闩锁3相同地形成。该去活化闩锁21的第二端点系经由倒反器16被连接至该第二n-沟道晶体管17的控制输入。
在前端测试操作中，接着，首先缺陷存储器区域被辨识及它们经由该熔丝储存元件1的该激光熔丝6之切割由该冗余存储器区域12取代，为使在该熔丝储存元件1所编码的地址产生该冗余存储器12的寻址，该活化熔丝储存元件13经由该活化熔丝电路14的该激光熔丝6之切割被熔断，使得逻辑“1”存在于该活化熔丝闩锁24的第一端点及逻辑“0”存在于该活化熔丝闩锁的第二端点，该地址译码器10因而知道被编码于该熔丝储存元件1的地址要被使用，使得存在于该地址总线11的地址11与经编码地址比较，及在此对应情况，该冗余存储器区域12被寻址而非该缺陷存储器区域。
在第二测试操作，后端测试操作中，确保该冗余存储器区域12为缺陷的，及为修护该存储器电路，当相对应地址存在时，首先必须防止该缺陷存储器区域被该冗余存储器区域12取代。此较佳由通过该活化熔丝储存元件13倒反该经编码地址的活化而完成，此可由切割该熔丝储存元件1的熔丝电路2的每一激光熔丝6而进行，使得在每一情况下，逻辑“0”存在于该熔丝储存元件1的第二输出9，它们具该NOR栅极20的输出被拉至逻辑“1”的状态的作用，使得逻辑“1”存在于该去活化闩锁21的第一端点及逻辑“0”存在于该去活化闩锁21的第二端点23。此具逻辑“1”存在于该第二n-沟道晶体管17的沟道输入之作用，使得该第二n-沟道晶体管17被开启为开。
当该集成存储器电路被开启为开或重新设定时，首先该重新设定新号R被活化以首先使该熔丝闩锁3进入经订定状态。之后，在设定新号S的协助下，产生做为该激光熔丝6的切割或不切割的结果之该设定于该个别熔丝闩锁3接受。之后，通过该另一个设定信号SD，进行检查以决定是否该熔丝储存元件1的所有该激光熔丝6已被切割因该另一个设定信号SD被暂时地拉至低状态，该第三n-沟道晶体管18因而被开启为开。若该熔丝储存元件1的所有该激光熔丝6已被切割，则该第二n-沟道晶体管17亦为开启状态，故低位准存在于该活化熔丝闩锁24的第一端点及该活化熔丝闩锁24的第二端点假设高位准，及因而去活化在该熔丝储存元件1的预先编码设定。以此方式，去活化熔丝电路可被避免因其基本上由NOR栅极20取代，此节省在该集成电路的区域。
然而，使用根据本发明电路，在每一该激光熔丝6已被熔断的情况下，对应于在该熔丝储存元件1的设定之地址无法以该冗余存储器区域12取代因此种设定被解释为先前活化设定的去活化。基于此原因，至少一个另一个冗余电路(根据图1，其基本上对应于该冗余电路)被提供于该集成存储器电路。该另一个冗余电路则包括去活化熔丝电路，该另一个冗余电路接着被使用以取代具地址的缺陷存储器区域，在每一该激光熔丝6已被熔断的情况下，此地址对应于在该熔丝储存元件1的设定。以此方式，在所有存储器区域的缺陷可由冗余存储器区域取代。
除了该激光熔丝，亦可能提供电子-熔丝，然而，其在未被改变状态为不传导的及在经改变状态，亦即在击穿电压的施用后，为传导的。该熔丝储存元件可适用于该电子-熔丝的功能。
参考符号清单
1   熔丝储存元件
2   熔丝电路
3   熔丝闩锁
4   p-沟道晶体管
5   n-沟道晶体管
6   激光熔丝
7   倒反器
8   第一端点
9   第二端点
10  地址译码器
11  地址总线
12  冗余存储器区域
13  活化熔丝储存元件
14  活化熔丝电路
15  去活化熔丝储存元件
16  倒反器
17  第二n-沟道晶体管
18  第三n-沟道晶体管
20  NOR栅极
21  去活化储存元件
22  第一端点
23  第二端点
24  活化熔丝闩锁

Claims (8)

1. 一种集成存储器电路，所述集成存储器电路具有冗余电路，所述冗余电路用于以被指定给在集成存储器电路中的该冗余电路的冗余存储器区域(12)来取代具有一个地址的存储器区域，
该冗余电路具有一个或多个熔丝储存元件(1)，其中要由该冗余存储器区域(12)取代的该存储器区域之地址可被设定，
为进行设定该地址的目的，每一该熔丝储存元件(1)可由为维持不变的各个熔丝储存元件(1)被设定至第一状态，或是由被永远改变的各个熔丝储存元件(1)设定至第二状态，
该冗余电路具有活化熔丝储存元件(13)，所述活化熔丝储存元件用于活化储存于该熔丝储存元件(1)的地址，使得该存储器区域可由该冗余存储器区域(12)取代，
其特征在于，
一种去活化储存元件(21)以允许或防止由该冗余存储器区域(12)取代具该地址的存储器区域，
该去活化储存元件(21)以以下方式连接至该熔丝储存元件(1)：防止若每一该熔丝储存元件(1)已被永远改变，由该冗余存储器区域(12)取代具有该地址的该存储器区域。
2. 根据权利要求1所述的集成存储器电路，其特征在于，该去活化储存元件(21)连接至NOR栅极(20)的输出端，该NOR栅极(20)的输入端连接至该熔丝储存元件(1)，故若每一该熔丝储存元件(1)已被永远改变，去活化状态储存于该去活化储存元件(21)，一种阻挡电路被提供以根据该去活化状态阻挡对具有该地址的该冗余存储器区域(12)的寻址。
3. 根据权利要求1或2所述的集成存储器电路，其特征在于，该熔丝储存元件(1)中的每个均具有激光熔丝(6)及熔丝闩锁(3)，若该激光熔丝(6)未被切断，该熔丝闩锁(3)具有第一状态，及若该激光熔丝(6)被切断，具有第二状态。
4. 根据权利要求1或2所述的集成存储器电路，其特征在于，该熔丝储存元件(1)中的每个均具有电熔丝及熔丝闩锁(3)，若该电熔丝为不传导的，该熔丝闩锁(3)具有第一状态，及若该电熔丝为传导的，具有第二状态。
5. 根据权利要求1或2所述的集成存储器电路，其特征在于，具有另一个冗余电路，所述另一个冗余电路被指定给另一个冗余存储器区域，并且所述另一个冗余电路的另一个去活化熔丝储存元件被形成作为去活化熔丝储存元件，以根据该另一个去活化熔丝储存元件的设定之永远改变或不改变来允许或防止该存储器区域被该另一个冗余存储器区域所取代。
6. 根据权利要求3所述的集成存储器电路，其特征在于，具有另一个冗余电路，其被指定给另一个冗余存储器区域，并且所述另一个冗余电路的另一个去活化熔丝储存元件被形成作为去活化熔丝储存元件，以根据该另一个去活化熔丝储存元件的设定之永远改变或不改变来允许或防止该存储器区域被该另一个冗余存储器区域所取代。
7. 根据权利要求4所述的集成存储器电路，其特征在于，具有另一个冗余电路，其被指定给另一个冗余存储器区域，并且所述另一个冗余电路的另一个去活化熔丝储存元件被形成作为去活化熔丝储存元件，以根据该另一个去活化熔丝储存元件的设定之永远改变或不改变来允许或防止该存储器区域被该另一个冗余存储器区域所取代。
8. 一种由在集成存储器电路的冗佘存储器区域(12)取代具有一地址的存储器区域的方法，一或更多熔丝储存元件(1)被提供，其中要由该冗余存储器区域(12)取代的该存储器区域之地址可被设定，
为进行设定该地址的目的，每一该熔丝储存元件(1)可由为维持不变的各个熔丝储存元件(1)被设定至第一状态，或是由被永远改变的各个熔丝储存元件(1)被设定至第二状态，
提供活化熔丝储存元件(13)以活化储存于该熔丝储存元件(1)的地址，使得由该地址寻址的该存储器区域可由该冗余存储器区域(12)取代，
其中，
根据去活化信号来允许或防止具有该地址的该存储器区域被该冗余存储器区域(12)所取代，
若每一该熔丝储存元件(1)已被永远改变，该去活化信号防止具有该地址的该存储器区域被该冗余存储器区域(12)所取代。
CNB2004100434100A 2003-04-25 2004-04-24 具有冗余电路的集成存储器电路及取代存储器区域的方法 Expired - Fee Related CN100421177C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10318771.5 2003-04-25
DE10318771A DE10318771B4 (de) 2003-04-25 2003-04-25 Integrierte Speicherschaltung mit einer Redundanzschaltung sowie ein Verfahren zum Ersetzen eines Speicherbereichs

Publications (2)

Publication Number Publication Date
CN1551230A CN1551230A (zh) 2004-12-01
CN100421177C true CN100421177C (zh) 2008-09-24

Family

ID=33393885

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100434100A Expired - Fee Related CN100421177C (zh) 2003-04-25 2004-04-24 具有冗余电路的集成存储器电路及取代存储器区域的方法

Country Status (3)

Country Link
US (1) US6985390B2 (zh)
CN (1) CN100421177C (zh)
DE (1) DE10318771B4 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004027423A1 (de) * 2004-06-04 2006-07-20 Infineon Technologies Ag Speicherschaltung mit redundanten Speicherbereichen
US7761773B2 (en) * 2005-06-30 2010-07-20 Sigmatel, Inc. Semiconductor device including a unique identifier and error correction code
DE102006019075B4 (de) * 2006-04-25 2008-01-31 Infineon Technologies Ag Integrierte Schaltung zur Speicherung eines Datums
TWI526838B (zh) * 2013-02-27 2016-03-21 東芝股份有限公司 記憶體裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1214517A (zh) * 1997-09-30 1999-04-21 日本电气株式会社 具有移位冗余电路的半导体存储器电路
US6191982B1 (en) * 1995-07-11 2001-02-20 Micron Technology, Inc. Address comparing for non-precharged redundancy address matching with redundancy disable mode
US6292422B1 (en) * 1999-12-22 2001-09-18 Texas Instruments Incorporated Read/write protected electrical fuse

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0130030B1 (ko) * 1994-08-25 1998-10-01 김광호 반도체 메모리 장치의 컬럼 리던던시 회로 및 그 방법
US5912579A (en) * 1997-02-06 1999-06-15 Zagar; Paul S. Circuit for cancelling and replacing redundant elements
DE19954346A1 (de) * 1999-11-11 2001-05-23 Infineon Technologies Ag Speichereinrichtung
DE10126301A1 (de) * 2001-05-30 2002-12-12 Infineon Technologies Ag Speicherbaustein mit einem Testmodus und Vefahren zum Überprüfen von Speicherzellen eines reparierten Speicherbausteins

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191982B1 (en) * 1995-07-11 2001-02-20 Micron Technology, Inc. Address comparing for non-precharged redundancy address matching with redundancy disable mode
CN1214517A (zh) * 1997-09-30 1999-04-21 日本电气株式会社 具有移位冗余电路的半导体存储器电路
US6292422B1 (en) * 1999-12-22 2001-09-18 Texas Instruments Incorporated Read/write protected electrical fuse

Also Published As

Publication number Publication date
US6985390B2 (en) 2006-01-10
CN1551230A (zh) 2004-12-01
DE10318771A1 (de) 2004-11-25
US20040246792A1 (en) 2004-12-09
DE10318771B4 (de) 2007-12-27

Similar Documents

Publication Publication Date Title
EP0283186B1 (en) Semiconductor integrated circuit with a plurality of circuit blocks having equivalent functions
US20010007431A1 (en) Low current redundancy anti-fuse method and apparatus
KR100370232B1 (ko) 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로
US6108261A (en) Repair circuit for redundancy circuit with anti-fuse
US4485459A (en) Redundant columns for byte wide memories
US7373562B2 (en) Memory circuit comprising redundant memory areas
EP0215485B1 (en) Semiconductor memory device
US4794568A (en) Redundancy circuit for use in a semiconductor memory device
US6496426B2 (en) Redundancy circuit of semiconductor memory device
US7924646B2 (en) Fuse monitoring circuit for semiconductor memory device
CN100421177C (zh) 具有冗余电路的集成存储器电路及取代存储器区域的方法
CA1216901A (en) Information storing circuit using blown and unblown fuses
JP2869532B2 (ja) 高信頼性集積回路メモリ
KR100304700B1 (ko) 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로
US6026037A (en) Repair circuit of memory cell array
US4707810A (en) Integrated circuit memory
US20040036084A1 (en) Method and device for identifying the version of integrated circuits and use controling operating sequences
CN1168111C (zh) 具有局部熔断状态零功率吸收的熔断丝电路
EP0514164A2 (en) Efficiency improved DRAM row redundancy circuit
JP2595271B2 (ja) プログラム回路
US6381115B1 (en) Redundant electric fuses
JP2875992B2 (ja) スペアデコーダ回路及び不良セルアドレスのコーディング方法
KR20070074324A (ko) 반도체 메모리 장치의 마스터 퓨즈 회로, 그것을 포함하는리페어 회로 및 리페어 방법
KR100649970B1 (ko) 리던던시 회로
KR0144059B1 (ko) 불량 셀을 가진 디램을 리페어하는 스페어디코더회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080924