JPS63204596A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性半導体記憶装置に関するものであ
る。

〔従来の技術〕

第３図は従来の不揮発性メモリのメモリセルを示す回路
図で、図中Ｑ、はＮチャンネルトランジスタ（選択トラ
ンジスタ）、Ｑ４はＮチャンネルのメモリトランジスタ
である。このメモリトランジスタＱ４はフローティング
ゲートと、コントロールゲートの２層のゲートを持ち、
フローティングゲートとドレインの重なりの一部に薄い
酸化膜領域（トンネル酸化膜）を持っている。

次に動作について説明する。

このメモリセルに書込みを行なう時には、端子７．８を
高電圧Ｖｐｐ（１ｘ６Ｖ以上）に保ち、端子９を０■、
端子１０をオープンにする。このとき、トランジスタＱ
、はＯＮＬ、て、ノード１１はｖｐｐ　−（Ｑ、のしき
い（ｔ！電圧）程度の電位になるので、メモリトランジ
スタＱ４のドレイン１１とコントロールゲート９との間
に高電圧がかかる状態が生じて、メモリトランジスタＱ
４内のフローティングゲートからドレイン１１に向かっ
てトンネル酸化膜を通して、電荷が移動する。そのため
、メモリトランジスタＱ４内のフローティングゲートの
電荷は以前より減少するので、コントロールゲート９よ
りみたメモリトランジスタＱ４の見かけ上のしきい値電
圧は、低い方ヘシフトする。

以上の書込み動作を行なうためには高電圧ｖｐｐが必要
であるため、このタイプのメモリは周辺回路の一部に高
電圧発生用の昇圧回路を持っている。

第４図に昇圧回路の一例を示し、第５図にその動作クロ
ックおよび出力波形の例を示す。第４図において、Ｑｓ
、Ｑ″６はＮチャンネルトランジスタ、ＣＩ　、Ｃｔは
同じ容量値（数ＰＦ）のキャパシタであり、トランジス
タＱ６と容量Ｃ５との接続を１段として普通、偶数段で
構成されている。

次に第４図、第５図を参照して簡単に動作を説明する。

端子１２は常に“Ｈ”を保っていて、ノード１６を充電
している。昇圧が開始されると、端子１３が“トＩ″に
なりノード１６は容量Ｃ１のカップリングを受はブース
トされる。この時トランジスタＱｂはＯＮしているので
、電荷がノー゛ド１７に供給される。次に端子１４が“
Ｈ”になり、上記と同じ原理で次段に電荷を送る。以上
をくり返しし、最終段の出力ノード１５には第５図のよ
うな出力波形が得られる。

この出力波形かられかるように出力Ｉ５が“Ｌ３からＶ
ｐｌ）に昇圧されるまでには、クロックが数サイクル分
入力されなければならない。また、入力するクロックの
発振周波数は、ＣＩ　、Ｃ１等の大きな容量を駆動する
ため、１０ＭＨｚが限界である。このためクロックの数
サイクル分は数ｐ３の時間に相当し、昇圧されるまでに
数μ３の時間を要することになる。

つまり、メモリセルに書込みを行なう時には、高電圧ｖ
ｐｐまで昇圧する時間である数μを待たなければならな
い。

〔発明が解決しようとする問題点〕

従来の不揮発性メモリは以上のように構成されているの
で、メモリセルへの書込みは高電圧を昇圧する時間（数
μｓ）より短くすることは不可能であり、昇圧回路その
ものがチップの面積を増大させるなどの問題点があった
。

この発明は上記のような問題点を解消するためになされ
たもので、メモリセルへの書込みを高速化できるととも
に、高電圧発生回路を除去してメモリセルへの書込みを
高速化できる不揮発性半導体記憶装置を得ることを目的
とする。

Ｃ問題点を解決するための手段〕 この発明に係る不揮発性半導体記憶装置は、選択トラン
ジスタとメモリトランジスタとを直列に接続し、その間
にブースト用の容量を接続してメモリセルを構成したも
のである。

〔作用〕

この発明においては、メモリセル内にブースト用の容量
が付加されており、その他端にパルスを１回印加するこ
とがメモリトランジスタのドレイン電位が容量結合によ
り上昇するから、昇圧回路が不要となり高速書込みが可
能となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例による不揮発性半導体記憶
装置のメモリセルを示す回路図で、図において、Ｑ、は
Ｎチャンネルトランジスタ（選択トランジスタ）、Ｑｔ
はＮチャンネルのメモリトランジスタ、ｃｏはブースト
用の容量である。ここで、メモリトランジスタＱ２は従
来例と同様な構造であるが、従来のものに比しトンネル
酸化膜を薄く構成しである。

次に動作について第１図と、動作タイミングを示した第
２図とを参照して説明する。

メモリセルに書込みを行なう時、まず時刻Ｔ１で、端子
工を“Ｈ”、端子２を“Ｌ”から“Ｈ”にする。ここで
６Ｈ”は本不揮発性半導体記憶装置の電源電圧Ｖｃｃに
等しく、通常５〜６ｖである、また“Ｌ゛はＯｖと考え
てよい。このように端子１．２電圧を設定することによ
りトランジスタＱ、がＯＮしてノード６を電位■、まで
充電する。次に時刻Ｔｔで、端子２を１Ｈ”から“Ｌ”
にすると、ノード６は電位Ｖ＋（＝“Ｈ”）を保ち電気
的にフローティングの状態になる。

この状態で時刻Ｔ、では端子３を１Ｌ”から“Ｈ′にす
るため、ノード６は容！ｃｏのカップリングを受け、電
位ｖ２までブーストされる。この時メモリトランジスタ
Ｑ、のコントロールゲート５は“Ｌ”、ソース４はオー
プンであるため、ドレイン６とコントロールゲート５と
の間に高電圧Ｖ２がかかる状態が生じてメモリトランジ
スタＱアのフローティングゲートからドレイン６に向か
ってトンネル酸化膜を通して電荷が移動する。

そのためメモリトランジスタＱｔ内のフローティングゲ
ートの電荷は以前より減少するので、コントロールゲー
ト５よりみたメモリトランジスタＱ８の見かけ上のしき
い値電圧は低い方ヘシフトする。

なお本実施例でノード６にかかる電圧はｖ２−２Ｖｃｃ
で、従来のノード１１にかかる電圧ｖｐｐ−（Ｑ３のし
きい値電圧）より低いが、上述のようにトランジスタＱ
２のトンネル酸化膜が従来のものより薄いために、上述
のような書込みが可能となっている。

このように、本実施例によれば、入力するクロックはｌ
サイクルでよいので、高速書込みが可能になり、また高
電圧を発生する昇圧回路を必要としないので、その分チ
ップ面積を小さくすることができる効果がある。

〔発明の効果〕

以上のように、この発明に係る不揮発性半導体記憶装置
によれば、高電圧を発生する昇圧回路を必要とせず、人
力するクロックは１サイクルでよいので、高速書込みが
可能となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による不揮発性半導体装置
のメモリセルを示す回路図、第２図は上記実施例のメモ
リセルに書込みを行なう時の動作タイミング図、第３図
は従来の不揮発性メモリのメモリセルを示す回路図、第
４図は従来の不揮発性メモリの昇圧回路の回路図、第５
図は従来の昇圧回路の入力波形と出力波形を示す図であ
る。 図において、ＱｌはＮチャンネルトランジスタ（選択ト
ランジスタ）、Ｑ２はメモリトランジスタ、Ｃ，は容量
である。

Claims (3)

【特許請求の範囲】
1. （１）浮遊ゲートを有し該浮遊ゲートとドレイン電極と
   の間に重なりを持ち、該重なりの一部に薄い酸化膜の領
   域を有するメモリトランジスタと、ソース電極が該メモ
   リトランジスタのドレイン電極と接続された、書込みま
   たは読出し時にオンする選択トランジスタとからなるメ
   モリセルを有する不揮発性半導体記憶装置において、 各メモリセル毎に容量を設け、 該容量の一方の電極を上記メモリトランジスタのドレイ
   ン電極と上記選択トランジスタのソース電極との接続点
   に接続したことを特徴とする不揮発性半導体記憶装置。
2. （２）上記メモリトランジスタの書込みは、上記メモリ
   トランジスタのソース電極をオープンにし、かつ上記選
   択トランジスタを一度オンした後上記容量の他端にパル
   スを１回印加して行うことを特徴とする特許請求の範囲
   第１項記載の不揮発性半導体記憶装置。
3. （３）上記容量の他端に印加するパルス電圧は上記電源
   電圧に等しいことを特徴とする特許請求の範囲第２項記
   載の不揮発性半導体記憶装置。