JP2012522328A - アンチヒューズ型プログラマブルメモリアレイ - Google Patents

アンチヒューズ型プログラマブルメモリアレイ Download PDF

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Abstract

プログラマブルメモリアレイ回路アーキテクチャ（例えば、ＰＲＯＭ、ＯＴＰＲＯＭ、及び他のそのようなプログラマブル不揮発メモリ等）を効果的に実施するための技術及び回路が開示される。回路は、メモリビットセルのアレイを有するアンチヒューズ方式を用いる。各ビットセルは、プログラム装置と、電流経路絶縁ウェルを有して構成され、メモリセル状態を記憶するアンチヒューズ素子とを有する。行／列選択回路、電力選択器回路、及び／又は読出回路とともに使用されるビットセル構造は、高密度のメモリアレイ回路設計及びレイアウトを可能にする。

Description

本開示は、メモリ回路、より具体的には、集積されるアンチヒューズ型プログラマブルメモリに関する。
プログラマブルメモリ装置（プログラマブル読出専用メモリ（ＰＲＯＭ）及びワンタイム・プログラマブル読出専用メモリ（ＯＴＰＲＯＭ）等）は、通常、メモリ回路内で（ヒューズを介して）リンクを破断すること又は（アンチヒューズを介して）リンクを精製することによって、プログラムされる。ＰＲＯＭにおいては、例えば、夫々のメモリ位置又はビットはヒューズ及び／又はアンチヒューズを含み、それらのうちのいずれかをトリガすることでプログラムされる。いったんプログラミングが行われると、それは一般的には元に戻せない。プログラミングは、たいてい、メモリ装置の製造後に、特定のエンドユーザ又は用途を考慮して行われる。
ヒューズ・リンクは、適切な量の大電流により開放され得る、又はとぶことができる抵抗性ヒューズ素子を用いて、広く実施されている。他方で、アンチヒューズ・リンクは、２つの導電層又は端子の間の非導電材料（例えば、二酸化ケイ素等）の薄膜バリア層を用いて実施され、それにより、十分に大きい電流が端子間に印加される場合に、二酸化ケイ素又は他のそのような非導電材料は２つの端子の間で短絡される、又は別なふうに、抵抗が低い導電経路に変わる。
メモリのプログラミングにおいて使用される従来のヒューズ及びアンチヒューズは、多数の重要な設計及びレイアウトの懸念事項を含む多数の問題を伴う。
本発明の実施形態によれば、ビットセルのアレイと、ビットセルプログラミングのための第１電圧レベル及びビットセル読み出しのための第２電圧レベルへと前記アレイのゲートラインにバイアスをかける電力選択回路とを有し、各ビットセルは、ビットセル状態を記憶する単一のアンチヒューズ素子と、ビットセルプログラミング及びビットセル読み出しのために前記アンチヒューズ素子へのアクセスを提供する単一のアクセス素子とを含む２つの素子を有し、前記ゲートラインは、前記アンチヒューズ素子の少なくとも１つに接続される、メモリ装置が提供される。
本発明の他の実施形態によれば、ビットセルのアレイを有し、各ビットセルは、ビットセル状態を記憶する単一のアンチヒューズ素子と、ビットセルプログラミング及びビットセル読み出しのために前記アンチヒューズ素子へのアクセスを提供する単一のアクセス素子とを含む２つの素子を有し、前記アクセス素子は、ＰＭＯＳトランジスタであり、前記アンチヒューズ素子は、結合されたソース及びドレインを有するＮＭＯＳトランジスタであり、ブレイクダウン後の電流は、前記アンチヒューズ素子の＋Ｎソース及びドレイン領域を囲むＮウェルによって、意図しない漏れを抑えられる、メモリ装置が提供される。
本発明の更なる他の実施形態によれば、メモリ装置と、該メモリ装置にアクセスするプロセッサとを有し、前記メモリ装置は、ビットセルのアレイと、ビットセルプログラミングのための第１電圧レベル及びビットセル読み出しのための第２電圧レベルへと前記アレイのゲートラインにバイアスをかける電力選択回路とを有し、各ビットセルは、ビットセル状態を記憶する単一のアンチヒューズ素子と、ビットセルプログラミング及びビットセル読み出しのために前記アンチヒューズ素子へのアクセスを提供する単一のアクセス素子とを含む２つの素子を有し、前記ゲートラインは、前記アンチヒューズ素子の少なくとも１つに接続される、システムが提供される。
本発明の実施形態に従って構成されるアンチヒューズ型メモリ装置を表す。 本発明の他の実施形態に従って構成されるアンチヒューズ型メモリ装置を表す。 本発明の実施形態に従って構成される、図１ａ及び１ｂの装置において使用可能なビットセルの例を表す。 本発明の実施形態に従って構成されるメモリ装置のプログラムモード動作の例を表す。 本発明の実施形態に従って構成されるメモリ装置の検知モード動作の例を表す。 本発明の実施形態に従う、図１ａ及び１ｂの装置において使用可能な検知回路の例を表す。 本発明の実施形態に従う、図１ａ及び１ｂの装置において使用可能なレベルシフタ回路の例を表す。 本発明の実施形態に従う、図１ａ及び１ｂの装置において使用可能なプルダウン回路の例を表す。 本発明の実施形態に従うアンチヒューズ型メモリ装置を有して構成されるコンピュータシステムを表す。
プログラマブルメモリアレイ回路アーキテクチャ（例えば、ＰＲＯＭ、ＯＴＰＲＯＭ、及び他のそのようなプログラマブル不揮発メモリ等）を効果的に実施するための技術及び回路が開示される。回路は、メモリビットセルのアレイを有するアンチヒューズ方式を用いる。各ビットセルは、プログラム装置と、電流経路絶縁ウェルを有して構成され、メモリセル状態を記憶するアンチヒューズ素子とを有する。行／列選択回路、電力選択器回路、及び／又は読出回路とともに使用されるビットセル構造は、高密度のメモリアレイ回路設計及びレイアウトを可能にする。当該技術は、例えば、離散型メモリ装置（例えば、不揮発性メモリチップ）、集積システム設計（例えば、専用のシリコン）、又はオンチップメモリ（例えば、オンチップの不揮発性キャッシュを有するマイクロプロセッサ）において、具現されてよい。
［総括］
ここで開示される技術は、アンチヒューズ技術を用いる高密度の不揮発性メモリアレイを構成することを可能にする。アンチヒューズ技術は、従来のヒューズ技術に対して多くの利点を備え、ここで記載されるように用いられる場合には、ビットセル及び周辺回路の単純化を可能にする。
例えば、アンチヒューズ素子のプログラミングは、キャパシタ又は他の適切なアンチヒューズ素子の両端で比較的高い電圧差のみを必要とする。これは、大電流に依存するヒューズに基づく技術とは対照的である。従って、ヒューズの代わりにアンチヒューズを用いることで、伝送される必要とある電流は低減され、付随するＩＲ降下も低減される。加えて、大電流の除去は、更に、多ビットプログラミングにより試験時間の短縮とともに、潜在的に低減される行依存性のために、よりよい歩留まりを可能にする。
通常は、アンチヒューズをプログラムするために用いられる高電圧は、特に、高電圧にさらされる周辺構成部品にダメージを与えることに関して、独自の一連の設計問題を生じさせる。加えて、従来のアンチヒューズ・ビットセルは、ビットセルの共通バルク（例えば、基板）への検知電流信号の意図しない漏れ等の問題を伴う。しかし、ここで開示される技術は、そのような問題に対処し、ビットセルがより小さいトランジスタを用いることを可能にし、メモリ装置の全体的なダイ領域が有効に低減されるようにする。
より詳細には、一実施例に従って、プログラマブルＲＯＭ装置は、アンチヒューズ・ビットセルの行列のアレイ、及び周辺回路を有し、各列はアンチヒューズ・ビットセルの行と、列選択器と、電力選択器回路と、検知回路とを有する。各ビットセルは、例えば、１つの厚膜ゲートＰＭＯＳプログラミングトランジスタ及び１つのプログラマブル・アンチヒューズ素子（すなわち、２つの要素ビットセル）を有してよい。アンチヒューズ素子は、例えば、ロジック又はアナログ薄膜ゲートＮＭＯＳトランジスタのゲート酸化膜を用いて、実現されてよい。検知回路は、一般的に、ビットセル又はビットセルのグループの読み出しを可能にする。行及び列復号化ロジック回路は、プログラミング又は読み出しのための特定のビットセルの選択を可能にする。レベルシフタは、公称電圧と高電圧との間の電圧レベル調整のために、電圧ドメイン境界に設けられ得る。
ここで記載される、アンチヒューズに基づくプログラマブルメモリは、離散型メモリ装置等の多くの用途において、加えて、マイクロプロセッサ又は他のオンチップのプログラマブルメモリ用途におうじて、使用されてよい。プログラマブル性質は、キャッシュ修復、ポストシリコン回路の調整／チューニング、コード記憶、及びセキュリティ用途（例えば、オンチップの暗号化キー記憶、等）のような機能を可能にする。他の適切な用途は、アンチヒューズ・ビットセル構成又は全体的なアレイ設計によって物理的なダメージの割合が低減され得るために、本開示に照らして明らかであろう。
［メモリ装置アーキテクチャ］
図１は、本発明の実施形態に従って構成されるアンチヒューズメモリ装置を表す。明らかなように、装置は、列選択回路と、行選択回路と、電力選択器回路と、Ｍ×Ｎのビットセルのアレイ（２×２のアレイしか示されていないが、本開示に照らして明らかなように、Ｍ及びＮは如何なる整数値であってもよい。）とを有する。実際のアレイサイズは、所与の用途に依存する。具体例には、３２行かける３２列の編成、６４行かける６４列の編成、又は３２行かける１２８列の編成がある。更に、行数Ｍは列数Ｎと一致しなくてもよい点に留意されたい。
図１ａに示される本例の構成においては、Ｎ個の列の夫々は、共通の電力選択器回路を共有する。そのようなものとして、ゲートライン（ｇｌ０，ｇｌ１，・・・，ｇｌＮ−１）は、電力選択器回路によって駆動されるゲートラインノードを実際上設けるよう互いに接続される。列の各ビットセルにおけるアンチヒューズ素子Ｃの１つの端子は、対応するゲートラインに接続される。電力選択器回路は、本実施例では、直列に接続されている厚膜ゲートＰＭＯＳトランジスタ及び２つの厚膜ゲートＮＭＯＳトランジスタを有し、ゲートラインノードで２つの電圧のうちのいずれかを供給するよう構成される。図示されている例では、それら２つの電圧は、実際上、プログラミングの間はＶｓｓ（例えば、０Ｖ）であり、あるいは、プログラミングの後はＶｃｃ（例えば、１．１Ｖ）である。装置のプログラミングの後、図において概してＨＶにより表される高電圧ノードは、必要に応じて、Ｖｃｃ又は他の適切な公称電圧供給へ結合されてよい（すなわち、高電圧供給は、プログラミング後は、もはや必要とされない。）点に留意されたい。ＰＭＯＳトランジスタのゲートは、論理信号ｓｅｎｓｅによって駆動される。論理信号ｓｅｎｓｅは、公称電圧領域（例えば、ＶｓｓからＶｃｃ、すなわち、０Ｖから１．１Ｖ）と高電圧領域（例えば、ＶｓｓからＨＶ、すなわち、０Ｖから４Ｖ）とのインターフェースをとるよう構成されたレベルシフタＬＳによって調整され反転される。電力選択器回路の上側のＮＭＯＳトランジスタのゲートはＶｃｃに接続され、下側のＮＭＯＳトランジスタのゲートは論理信号ｐｒｇｃｔｌによって駆動される。電力選択器回路の出力は、ＰＭＯＳトランジスタのドレインで取られる。
表１は、本発明の一実施例に従って、入力される論理信号ｓｅｎｓｅ及びｐｒｇｃｔｌの状態を前提とした電力選択器回路の出力を表す。この構成例に関し、論理ロー（low）は０Ｖに等しく、論理ハイ（high）は１．１Ｖに等しく、Ｖｃｃは１．１Ｖに等しく、Ｖｓｓは０Ｖに等しく、ＨＶ＝４Ｖであるとする。なお、あらゆる適切な電力／論理スキームが使用されてよく、請求される発明は何らかの特定の１つ又は組に限定されるよう意図されない点に留意されたい。更に、適切な機能が達成される限りは、妥当な許容値が電力及び論理レベルの両方に適用されてよい（例えば、±２０％）点に留意されたい。
Figure 2012522328
 各列は、それ自体のソースライン（ｓｌ０，ｓｌ１，・・・，ｓｌＮ−１）と関連づけられ、各ソースラインは、列選択回路に含まれる対応する列選択回路によって駆動される。本実施例では、各列選択回路は、対応する列信号（例えば、ｃｏｌ０，ｃｏｌ１，・・・，ｃｏｌＮ）によって直接制御されるレベルシフタＬＳによって直接駆動されるゲートを有するＰＭＯＳトランジスタ（ｐ０，ｐ１，・・・，ｐＮ）を含む。レベルシフタは、例えば、図６に示されるように、実施されてよい。その例となるレベルシフタ回路により明らかなように、ローレベル（０Ｖ）入力信号は高電圧（ＨＶ）出力信号を提供する。他の適切なレベルシフタ回路は本開示に照らして明らかであり、請求される発明は何らかの特定の１つに限定されるよう意図されず、むしろ、１よりも多い電圧領域が望まれるとすると、１つの電圧領域から他の電圧領域へ変換することができる如何なる回路が使用されてよい。表２は、本発明の一実施例に従って、入力の状態を前提としたレベルシフタの出力を表す。
Figure 2012522328
 動作において、論理ハイ列信号（例えば、ｃｏｌ０等）は、対応するレベルシフタＬＳに論理ローを出力させ、これにより、対応するＰＭＯＳトランジスタをオンさせ（スイッチを閉じる）、プログラミングのためにその列を有効に選択する。他方、論理ロー列信号は、対応するレベルシフタＬＳに論理ハイを出力させ、これにより、対応するＰＭＯＳトランジスタ（例えば、ｐ０等）をオフさせ（スイッチを開く）、その列を有効に非選択状態にする。更に図１ａを参照して、ソースライン（ｓｌ０，ｓｌ１，・・・，ｓｌＮ−１）は夫々のビットライン（ｂｌ０，ｂｌ１，・・・，ｂｌＮ−１）になり、各ビットラインは各自の検知回路へ接続される。検知回路については、図５を参照して、より詳細に論じられる。
このように、図１ａの実施例では、各列は、列選択のためのＰＭＯＳトランジスタ（ｐ０，ｐ１，等）と、Ｍ行のビットセルと、検知回路とを有する。共通の電力選択器回路は、全てのゲートライン（ｇｌ０，ｇｌ１，等）によって共有される共通のゲートラインノードを駆動する。加えて、本実施例の行選択回路は、電力選択器回路及び／又は列選択回路に含まれるレベルシフタと同様に構成されるＭ個のレベルシフタＬＳを有して実施される。各レベルシフタは、対応する論理信号（例えば、ｒｏｗ０，ｒｏｗ１，・・・，ｒｏｗＭ）によって駆動され、対応するワードライン（ｗｌ０，ｗｌ１，・・・，ｒｌＭ−１）に出力する。列選択回路及び行選択回路は、（データがセルに書き込まれる）プログラミング又は（データがセルから読み出される）検知のいずれのかのために特定のビットセル（又はビットセルのグループ）を選択するよう制御され得る。
先に説明されたように、Ｍ×Ｎのアレイの各ビットセルは、プログラム装置と、メモリセル状態を記憶するためのアンチヒューズ素子とを有する。示される実施例では、プログラム装置は、厚膜ゲートＰＭＯＳトランジスタＴにより実施され、アンチヒューズ素子は、薄膜ゲート酸化膜キャパシタＣにより実施される。更に、例となるビットセルの詳細は、図２を参照して論じられる。加えて、ビットセルのプログラミング及び読み出しに関する詳細は、夫々、図３及び４を参照して論じられる。それらの考察を助けるよう、表３及び４が与えられる。これらの表は、本発明の一実施例に従って、夫々、厚膜ゲートＰＭＯＳトランジスタ（概して、ゲートが太線により表される。）及びＮＭＯＳトランジスタ（概して、ゲートが比較的薄い線により表される。）の動作を明示する。メモリ装置に含まれる他の装置は厚膜ゲート又は薄膜ゲートのいずれであってもよい点に留意されたい。更に、アンチヒューズ素子Ｃがトリガのために高電圧を必要としない場合には、アンチヒューズセルにおけるプログラム装置Ｔでさえ薄膜ゲートを有してよい点に留意されたい。
Figure 2012522328
Figure 2012522328
 図１ｂは、本発明の他の実施例に従って構成されるアンチヒューズメモリ装置を表す。ビットセル、行選択回路、及び検知回路は、図１ａに示される実施例で見られるのと同じように構成され実施されてよく、関連する前述の考察が同じくここで適用される。しかし、この代替の実施例では、各列は、各自の電力選択器回路と関連づけられている。より詳細には、ゲートライン（ｇｌ０，ｇｌ１，・・・，ｇｌＮ）の夫々は、対応するビットライン（ｂｌ０，ｂｌ１，・・・，ｂｌＮ）になり、各自の検知回路及び列選択回路を有する。各列選択回路は、図１ａを参照して上述されたように、レベルシフタＬＳによって駆動される。図１ｂにおける本実施例は、各レベルシフタを駆動する制御回路を更に有する。明らかなように、本実施例における制御回路はデュアル入力ＯＲゲートにより実施され、制御回路への２つの入力は、列制御信号（例えば、ｃｏｌ０，ｃｏｌ１，等）及び列アンチヒューズ検知信号（ｓｅｎｓｅ）である。加えて、ソースライン（ｓｌ０，ｓｌ１，・・・，ｓｌＮ）の夫々は、プルダウン回路（ＰＤ）へ接続する。
プルダウン回路は、例えば、図７に示されるように実施されてよく、プルダウン機能のために一般的に行われるように構成された２つのシリアルゲートを有する。具体的に、上側のトランジスタは、基本的に、ラインを何らかの比較的高い電位（例えば、Ｖｃｃ）に保ち、プルダウンが有効にされる場合（例えば、プルダウン・イネーブル信号が論理ハイである場合）には、下側のトランジスタがオンして、比較的より低い電位（例えば、接地）において切り替わり、それにより、対応するソースライン（ｓｌ０，ｓｌ１，等）をプルダウンする。図７の具体例において明らかなように、プログラミングモードの間、プルダウン・イネーブル信号がアクティブである場合に、プルダウン回路は有効にされる、すなわち、対応するソースライン（例えば、ｓｌ０，ｓｌ１，等）をＶｓｓ（本例では、接地）にプルダウンするよう有効にオンされる。プルダウン・イネーブル信号は、専用の制御信号であるか、あるいは、プルダウンが必要であること示す論理信号の選択を表してよい。動作において、選択された列ではなく選択された行におけるセルに関し、プルダウン・イネーブル信号はアクティブであり、それにより、対応するプルダウン回路が対応するソースラインをプルダウンすることができる。選択された行及び選択された列におけるセルに関し、プルダウン・イネーブル信号は非アクティブであり、それにより、対応するプルダウン回路を無効にする。検知モードの間、プルダウン回路は無効にされる。他の適切なプルダウン回路は、本開示に照らして明らかであり、請求される発明は、如何なる特定の１つにも限定されないよう意図される。むしろ、プログラミングモードの間に選択された行に関し未選択の列ソースラインをプルダウンし、プログラミングモードの間に選択された行の選択された列ソースラインを又は検知モードの間にあらゆる列ソースラインをプルダウンしないあらゆる回路が、ここで使用されてよい。
［ビットセル］
図２は、本発明の実施例に従って構成される、図１ａ及び１ｂの装置において使用されるビットセルの例を表す。明らかなように、この実施例のアクセス素子は、単一のアクセストランジスタＴにより実施され、アンチヒューズ素子は、単一のゲート酸化膜キャパシタＣにより実施される。アンチヒューズ素子は、ビットセルの状態（１又は０）を記憶し、アクセス素子は、プログラミング又は読み出しのためにアンチヒューズ素子へのアクセスを提供する。この構成に対する変形例は、本開示に照らして明らかであろう（例えば、２つのゲート酸化膜キャパシタＣ及び／又は２つのアクセストランジスタＴ等を備える構成、並びに非高電圧印加のために実施される構成、等）。
アクセストランジスタＴは、例えば、高電圧に耐えることができる厚膜ゲートＰＭＯＳトランジスタにより実施されてよい。高電圧がプログラミングのために必要とされない場合には、アクセストランジスタＴは、例えば、必要に応じて、薄膜ゲートＰＭＯＳトランジスタにより実施されてよい点に留意されたい。Ｐ＋領域はソース及びドレインを設け、Ｎ＋領域は、Ｎウェルに結合された抵抗体を設ける（抵抗体がない場合には、Ｎウェルは浮いている。）。多数のアクセストランジスタＴ構成が本開示に照らして明らかであり、請求される発明は、如何なる特定のタイプ（例えば、ＰＭＯＳ、ＮＭＯＳ、薄膜又は厚膜ゲート、等）にも限定されるよう意図されない。この実施例では、ワードラインはゲートへ接続され、ソース（又はドレイン）はソースラインへ接続され、ドレイン（又はソース）はアンチヒューズ素子のゲート電極へ接続される。
アンチヒューズ素子Ｃは、結合されたソース及びドレインを有するＮＭＯＳトランジスタに基づき、薄膜アナログ又はロジックゲート酸化膜を用いてよく、それにより、装置のブレイクダウン（プログラミング）のために必要なＨＶ供給レベルがより低いことを可能にする。本例のアンチヒューズ素子Ｃは、Ｎウェルに位置するＮＭＯＳを含む。Ｎウェルがないと、検知電流は、検知増幅器を通らずに共通のバルク材に流れ込む。この意図しない漏れを考えると、検知増幅器は、その電流を基準電流と比較することができず、潜在的に、誤った状態が検知される事態を招く。対照的に、Ｎウェルに位置するＮＭＯＳを有して構成されるビットセル（図２に示される例）に関しては、ブレイクダウン後の電流はＮウェルないに含まれ、従って、検知増幅器へ向けられ得る。電流を基準と比較することによって、検知増幅器は正確な状態を読み出すことができる。アンチヒューズ素子Ｃのゲート電極は、ゲート酸化膜（又は他の適切なゲート絶縁体）上に形成され、例えば、ｎ＋ポリシリコンを有して構成されてよい。ゲート電極は、（上述されたようにアクセス素子へ接続される）アンチヒューズ素子の１つの端子であり、帯状のソース／ドレインは、ゲートラインへ接続される他の端子を形成する。
このように、アンチヒューズ・キャパシタＣのＮ＋ソース／ドレインを囲むＮウェルは、電流経路分離を可能にし、より簡単な検知回路（例えば、図５を参照して記載されるようなもの）を促す。（素子Ｔ及びＣに付随する）ふた組のＮウェルは、アレイ全体にわたって共有されてよい。これは、多数のＮウェル接触の必要性を除き、面積効率の高いビットセルレイアウトを可能にする。例えば、一実施例に従って、ビットセルレイアウトの測定される面積は約１．０８μｍ２（２．３２μｍ×０．４６４μｍ）であるが、他のサイズが必要に応じて実施されてよい。金属酸化膜素子を実装するのに適した標準的な半導体プロセス（例えば、エピタキシャル成長、フォトリソグラフィ、化学気相蒸着、ドーピング、等）が、ビットセルを製造するために使用されてよい。
このように、本開示に照らして明らかなように、ここで開示されるビットセル構造は、ＰＭＯＳ素子及びＮＭＯＳ素子の両方の特徴を用いてよい。規則性反転モードＮＭＯＳトランジスタは、アンチヒューズとして用いられる場合に、一般的に、規則性反転モードＰＭＯＳトランジスタよりも低いブレイクダウン電圧（例えば、５００から１０００ｍＶだけ低い）を有する。そのようなものとして、ＮＭＯＳトランジスタは、より低いプログラミング電圧を必要として、周辺回路において酸化膜の信頼性に対する危険性を減らしうる。他方で、ＮＭＯＳトランジスタは、基板へのブレイクダウン後の電流の漏れの影響を受けやすく、読み出し誤りをもたらしうる。図２に表されるビットセル構造の例は、ＮＭＯＳ素子のゲートブレイクダウン電圧がより低く、且つ、ＰＭＯＳ素子が漏れを抑えることを特徴とする。更に明らかなように、本発明の実施例に従うアンチヒューズ素子は、（示されるように）別々のＮウェルにおいて、あるいは、アレイの複数のセル（例えば、行全体）に適用される共通ウェルにおいて、設計されてよい。
一般に、トリガされるアンチヒューズ素子Ｃのブレイクダウン後の酸化膜の抵抗は、例えば１０ｋΩ以下と、比較的低い値であり、一方、トリガされていないアンチヒューズ素子Ｃのブレイクダウン前の酸化膜の抵抗は極めて高い（例えば、１ＭΩ以上）。一実施例において、ブレイクダウン前後の抵抗比は、ＨＶが３．５Ｖ〜４Ｖである場合に、約５０〜１５０（例えば、１０５）である（なお、他の適切なプログラミング電圧が使用されてよい。）。より一般的には、ブレイクダウン前のゲート酸化膜の抵抗に対して区別されるブレイクダウン後のゲート酸化膜の抵抗は、プログラムされたビットセルとプログラムされていないビットセルとの間の明りょうな区別が可能である限り、如何なる抵抗が用いられてもよい。
［ビットセルのプログラミング］
図３は、本発明の実施例に従って構成されるメモリ装置のプログラムモード動作を表す。この特定のメモリ装置は、図１ａに示されるものに類似する。
ビットセルのプログラミングのために、夫々の列は、最初に、対応する列選択回路を介して選択される。選択された行に沿った全ての列が必要に応じて同時にプログラミングされてよく、マルチビット・プログラミング及び試験時間の短縮を可能にする点に留意されたい。示される例では、ｃｏｌ１信号は論理ハイ（１．１Ｖ、又は他の適切な論理ハイレベル）に設定され、対応するレベルシフタＬＳの入力部へ印加される。レベルシフタの出力は論理ローであり、対応するＰＭＯＳトランジスタｐ１をオンさせ、それにより、選択されたビットライン（図３に示される例ではｂｌ１）に高電圧（ＨＶ（例えば、４Ｖ）又は他の適切な高電圧レベル）を置く。更に明らかなように、列０は本例では選択されず（ｃｏｌ０は論理ローに設定される。）、対応するＰＭＯＳトランジスタｐ０をオフさせる。そのようなものとして、対応するソースライン（ｓｌ０）はビットライン（ｂｌ０）になり、浮遊状態のままとされる。
ｓｅｎｓｅ信号は、有効に検知モードを無効にするよう論理ロー（０Ｖ、又は他の適切な論理ローレベル）に設定される。加えて、ｐｇｍｃｔｌ信号をハイ（約１．１Ｖ、又は他の適切な論理ハイレベル）に設定することによって、電力選択器回路は、ゲートライン（ｇｌ０，ｇｌ１，・・・，ｇｌＮ）の夫々が０ＶにあるようにＶｓｓ（本例では０Ｖ又は接地）をゲートラインノード（基本的に、図１ａにおける共有ネットワーク）上に駆動するようセットアップされる。
次いで、夫々の行（本例では、ｒｏｗ０）が、ｒｏｗ０信号をハイに設定することによって選択され、その行選択回路の対応するレベルシフタに、論理ロー信号（例えば、０Ｖ）を対応するワードラインｗｌ０上に駆動させる。このロー・ワードライン信号ｗｌ０は、そのビットセル（図３において概して「プログラムされるセル」として示される左下のセル）の厚膜ゲートＰＭＯＳアクセストランジスタＴをオンさせ（閉じ）、それにより、ｂｌ０上のＨＶ（本例では、４Ｖ）がセルのアンチヒューズ素子Ｃの両端に印加されることを可能にし、そして、そのセルの酸化膜ストレス及び結果として起こるプログラミングを引き起こす。アンチヒューズ素子Ｃの他方の側は０Ｖ電位にあることを思い出されたい。従って、全体で約４Ｖの電圧降下がプログラミングのためにアンチヒューズ素子の両端に現れる。
他の実施例は、ビットセルが作られる半導体材料、及びプログラミングのために十分な酸化膜ストレスを引き起こすために何が必要とされるのか等の要因に依存して、より大きい又はより小さい電位差を使用してよい。一般的に、厚膜ゲートＰＭＯＳ素子は、短いプログラミングインターバルに、それらのゲート酸化膜にわたって約４Ｖ（又はそれ以上）に耐えることができる。しかし、ＮＭＯＳ素子（なお、薄膜である。）は、そのような高い電圧に耐えることができない。従って、プログラミングの間、ＨＶにさらされるＮＭＯＳ素子は、例えば、アレイの寿命及び信頼性を確かにするよう追加のビットセル構成部品を含むカスコード接続を導入することによって、保護されるべきである。装置のプログラミングの後、高電圧ノードはＶｃｃ又は他の適切な公称供給に結合されてよい点に留意されたい（すなわち、高電圧は、プログラミングの後はもはや必要とされない。）。
図１ｂに示される実施例のプログラミングは、本開示に照らして明らかな幾つかの相違点を除いて、同様に実行され得る。具体的に、プログラミングの間、ｓｅｎｓｅ信号は、有効に検知モードを無効にするよう論理ロー（例えば、Ｖｓｓ又は０Ｖ）に設定され、ｐｒｇｃｔｌ信号は論理ハイ（例えば、Ｖｃｃ又は１．１Ｖ）に設定される。左下のセル（ｒｏｗ０，ｃｏｌ１）が（概して図３に示されるように）プログラミングのために選択される場合には、ｒｏｗ０信号及びｃｏｌ１信号は、夫々、論理ハイに設定される。続いて、これらの選択は多数の回路応答を引き起こす。
具体的に、列１のための列選択回路におけるＯＲゲートの出力部は論理ハイを出力し、これは対応するレベルシフタＬＳの入力部に印加される。レベルシフタの出力はローであり、対応するＰＭＯＳトランジスタｐ１をオンさせ、それにより、高電圧（例えば、４Ｖ又は他の適切な論理ハイ電圧レベル）をソースラインｓｌ１上に置く。対応するプルダウン回路は無効にされる。加えて、ｐｇｍｃｔｌ信号及びｃｏｌ１信号をハイ（例えば、１．１Ｖ又は他の適切な論理ハイレベル）に設定することによって、列１のための電力選択器回路は、Ｖｓｓ（例えば、０Ｖ又は他の適切な論理ローレベル）を、ビットラインｂｌ１でもあるゲートラインｇｌ１上に駆動するようセットアップされる。
また、ｒｏｗ０信号をハイに設定することによって、対応するレベルシフタは、論理ロー信号（例えば、０Ｖ）を対応するワードラインｗｌ０上に駆動する。このワードライン信号ｗｌ０は、そのビットセル（図３において「プログラミングされるセル」として示される左下のセル）の厚膜ゲートＰＭＯＳアクセストランジスタＴをオンさせ（閉じ）、それにより、ｓｌ０上のＨＶ（例えば、４Ｖ）がそのセルのアンチヒューズ素子Ｃの両端に印加されることを可能にし、そして、そのセルの酸化膜ストレス及び結果として起こるプログラミングを引き起こす。アンチヒューズ素子Ｃの他方の側は（対応する電力選択器回路のスタックされたＮＭＯＳトランジスタを経由して）０Ｖ電位にあることを思い出されたい。従って、全体で約４Ｖの電圧降下が、プログラミングのために酸化膜ブレイクダウンを引き起こすよう、アンチヒューズ素子の両端に現れる。
選択されていない行（例えば、ｒｏｗ１）にあるセルに関し、信号ｒｏｗ１はロー（例えば、Ｖｓｓ）に設定され、ワードラインｗｌ１が高電圧レベルにあるようにし、それにより、ｗｌ１によって駆動されるＰＭＯＳアクセストランジスタＴをオフして、その行でのアンチヒューズのプログラミングが阻止されるようにする。選択された列ではなく選択された行におけるセル（例えば、右下のセル（ｒｏｗ０，ｃｏｌ０））に関し、ｃｏｌ０信号及びｓｅｎｓｅ信号がローであるために、ＰＭＯＳ列選択トランジスタｐ０はオフである。対応するソースラインｓｌ０は、対応するプルダウン回路によってプルダウンされる。プログラミングの後、高電圧ノードはＶｃｃ又は他の適切な公称供給に結合されてよい（すなわち、高電圧は、プログラミングの後はもはや必要とされない。）。
［ビットセルの検知］
図４は、本発明の実施例に従って構成されるメモリ装置の検知モード動作を表す。この特定のメモリ装置は、図１ａに示されるものに類似する。
検知のために、列選択回路の全ての列選択ＰＭＯＳ素子（ｐ０，ｐ１，等）は、全ての列選択信号（ｃｏｌ０，ｃｏｌ１，等）を０Ｖに設定することによって、オフされる。この例では、高電圧供給ＨＶノードは、公称電圧レベルＶｃｃ（例えば、１．１Ｖ）に結合され、又は別なふうに、公称電圧レベルＶｃｃに保たれる。電力選択器回路は、ハイ（例えば、１．１Ｖ）に設定されたｓｅｎｓｅ信号及びロー（例えば、０Ｖ）に設定されたｐｇｍｃｔｌ信号により、ゲートラインノードで公称供給電圧レベル（例えば、１．１Ｖ）を印加する。所望のワードライン（本例では、ｗｌ０）は、その行に沿ったビットセルの全てのアクセストランジスタＴを開くよう、（ハイに設定されたｒｏｗ０信号により）ローに設定される。このようにして、電圧分割がアンチヒューズ・キャパシタ抵抗（プログラミングされない／プログラミングされるセルの夫々についてのブレイクダウン前後の抵抗）と検知回路内の分圧器との間で生じ、セルの読み出しを可能にする。検知の間、行に沿った全ての列が同時に検知される。
図５に示される検知増幅器構成の例から明らかなように、分圧器は、時々行われるプロセス学習及びマージングモード測定を容易にするよう、調整可能にされてよい。この分圧信号は、厚膜ゲート伝送ゲートを通ってアナログＰ／Ｎ比スキュードインバータへ送られる。伝送ゲートは、また、プログラミングの間、高電圧ビットラインからアナログインバータ等の下流の構成要素を保護する。論理ハイ又はロー値は、プログラミングされない／プログラミングされるセルの出力部（Ｄｏｕｔ）で供給される。ｓｅｎｓｅ信号は、有効に検知増幅器を有効にし、本例の構成においてはレベルシフタを介して与えられる。本開示に照らして明らかなように、ここでは他の適切検知増幅器は幾つ使用されてもよく、図５は単なる一例にすぎない。例えば、分圧器及び伝送ゲートは、本例では、厚膜ゲートＰＭＯＳトランジスタを設けられる。他の実施例では、分圧器及び伝送ゲートは、プログラミング後に高電圧を取り外す場合に、必要に応じて、薄膜ゲート構成であってよい。請求される発明は、如何なる特定の検知回路にも限定されるよう意図されない。むしろ、ビットセル値を読み出すことができるあらゆる回路が使用されてよい。なお、アンチヒューズ素子ＣのＮ＋ソース／ドレインを囲む電流経路分離（例えば、図２に示される例ではＮウェル）を考えると、読み出し電流は概してより正確であり、検知増幅器は、従来のアンチヒューズ素子において必然的に生じるバルク材料への漏れ電流を補償するよう構成される必要がない。
図１ｂに示される実施例の検知は、本開示に照らして明らかなように幾つかの相違点を除いて、同じように実行され得る。検知の間、全ての列信号（ｃｏｌ０，ｃｏｌ１，等）及びｐｒｇｃｔｌ信号は論理ロー（例えば、Ｖｓｓ）に設定され、ｓｅｎｓｅ信号は論理ハイ（例えば、Ｖｃｃ）に設定される。加えて、全てのプルダウン回路が無効にされる（例えば、プルダウン・イネーブル信号は論理ローに設定される。）。（概して図４に示されるように）ｒｏｗ０が読み出しのために選択される場合に、ｒｏｗ０信号は論理ハイに設定される。続いて、これらの選択は多数の回路応答を引き起こす。
具体的に、各列選択回路におけるＯＲゲートの出力部は（ｓｅｎｓｅ信号がハイであることにより）論理ハイを出力し、それは対応するレベルシフタＬＳの入力部へ印加される。レベルシフタの出力はローであり、対応するＰＭＯＳトランジスタ（ｐ０，ｐ１，等）をオンさせ、それにより、論理ハイをソースライン（ｓｌ０，ｓｌ１，等）の夫々に置く。高電圧ＨＶノードは、プログラミングが完了した後、公称Ｖｃｃに結合されてよい点を思い出されたい。このように、Ｖｃｃは図４の検知の例において示され、一方、ＨＶは図３のプログラミングの例において示される。従って、ソースライン（ｓｌ０，ｓｌ１，等）は、プログラミング後の検知動作の間、実際にはＶｃｃ（例えば、１．１Ｖ）にあってよい。所望のワードラインは、（対応する行信号がハイに設定されることにより）ローに設定され、その行に沿ったビットセルの全てのアクセストランジスタＴを開く。このようにして、電圧分割がアンチヒューズ・キャパシタ抵抗（プログラミングされない／プログラミングされるセルの夫々についてのブレイクダウン前後の抵抗）と検知回路内の分圧器との間で生じ、セルの読み出しを可能にする。検知の間、行に沿った全ての列が同時に検知される。次いで、アンチヒューズ素子は、図１ａに示される実施例と同様に、行ごとに検知（読み出し）され得る。
［システム］
図８は、本発明の実施例に従うアンチヒューズ型メモリアレイを有して構成されるシステムを表す。システムは、例えば、コンピュータシステム（例えば、ラップトップ若しくはデスクトップ型コンピュータ、サーバ、又はスマートフォン）若しくはネットワークインターフェースカード又は不揮発性メモリを用いるその他システムであってよい。明らかなように、メモリ技術は、実際上、システムレベルでほぼ無制限の数の用途を有し、示される特定のシステムは単に一例として与えられているにすぎない。
明らかなように、システムは、一般的に、オンチップ・キャッシュにより構成されるＲＯＭ及び中央演算処理装置（ＣＰＵ又はプロセッサ）を有する。インテル（登録商標）コーポレーションによって提供されるもの等（例えば、Ｉｎｔｅｌ（登録商標）Ｃｏｒｅ、Ｐｅｎｔｉｕｍ（登録商標）、Ｃｅｌｅｒｏｎ（登録商標）、及びＡｔｏｍプロセッサファミリ）、如何なる適切なプロセッサが使用されてもよい。プロセッサは、一般的に行われているように、そのオンチップ・キャッシュ及び／又はＲＯＭにアクセスして、所与の用途に特有の機能を実行することができる。ＲＯＭ及び／又はオンチップ・キャッシュの夫々は、ここで記載されるように、アンチヒューズ型メモリ装置として実施されてよい。他のシステム構成部品（例えば、ディスプレイ、キーパッド、ランダムアクセスメモリ、コプロセッサ、バス構造、等）は示されないが、目先の特定のシステム用途を鑑みて明らかである。
多くの実施例及び構成は、本開示に照らして明らかであろう。例えば、本開示の１つの実施例は、ビットセルのアレイを有し、各ビットセルは、ビットセル状態を記憶する単一のアンチヒューズ素子と、ビットセルプログラミング及びビットセル読み出しのために前記アンチヒューズ素子へのアクセスを提供する単一のアクセス素子とを含む２つの素子を有する。装置は、ビットセルプログラミングのための第１電圧レベル及びビットセル読み出しのための第２電圧レベルへと前記アレイのゲートラインにバイアスをかける電力選択回路を更に有し、前記ゲートラインは、前記アンチヒューズ素子の少なくとも１つに接続される。アクセス素子は、例えば、ＭＯＳトランジスタであってよい。１つの特定の例となる場合おいて、アクセス素子は厚膜ゲートＰＭＯＳトランジスタである。アンチヒューズ素子は、例えば、結合されたソース及びドレインを有するＭＯＳトランジスタであってよい。１つの特定の例となる場合において、アンチヒューズ素子は、結合されたソース及びドレインと、ビットセルのプログラミング後に抵抗が下がるゲート酸化膜とを有する薄膜ゲートＭＯＳトランジスタである。１つの具体例の場合において、ブレイクダウン後の電流は、アンチヒューズ素子のドープされたウェルによって、意図しない漏れを抑えられる。１つのそのような場合において、アンチヒューズ素子は、結合されたソース及びドレインを有するＮＭＯＳトランジスタであり、ドープされたウェルは、＋Ｎソース及びドレイン領域を囲むＮウェルである。他の具体例の場合において、Ｎウェルは、アレイの行内の全てのビットセルにより共有される（他の場合には、各ビットセルは各自の区別可能なＮウェルを有してよい。）。装置は、例えば、アレイの列を選択する選択回路、アレイの行を選択する行選択回路、及び／又は読み出しの間ビットセル状態を検知する検知増幅器回路のうちの少なくとも１つを有してよい。多数の他の構成及び変形例は、本開示に照らして明らかであろう。
例えば、他の実施例は、ビットセルのアレイを有し、各ビットセルは、ビットセル状態を記憶する単一のアンチヒューズ素子と、ビットセルプログラミング及びビットセル読み出しのために前記アンチヒューズ素子へのアクセスを提供する単一のアクセス素子とを含む２つの素子を有する、メモリ装置を提供する。アクセス素子はＰＭＯＳトランジスタであり、アンチヒューズ素子は、結合されたソース及びドレインを有するＮＭＯＳトランジスタであり、ブレイクダウン後の電流は、アンチヒューズ素子の＋Ｎソース及びドレイン領域を囲むＮウェルによって、意図しない漏れを抑えられる。アクセス素子は、例えば、厚膜ゲートＰＭＯＳトランジスタであってよく、アンチヒューズ素子は、例えば、薄膜ゲートＮＭＯＳトランジスタであってよい。幾つかの場合において、Ｎウェルは、アレイの複数のビットセルにより共有されてよい。装置は、ビットセルプログラミングのための第１電圧レベル及びビットセル読み出しのための第２電圧レベルへと前記アレイのゲートラインにバイアスをかける電力選択回路を有してよく、前記ゲートラインは、前記アンチヒューズ素子の少なくとも１つに接続される。装置は、アレイの列を選択する選択回路、アレイの行を選択する行選択回路、及び／又は読み出しの間ビットセル状態を検知する検知増幅器回路のうちの少なくとも１つを有してよい。
本開示の他の実施例は、メモリ装置と、該メモリ装置にアクセスするプロセッサとを有するシステムを提供する。メモリ装置は、ビットセルのアレイを有し、各ビットセルは、ビットセル状態を記憶する単一のアンチヒューズ素子と、ビットセルプログラミング及びビットセル読み出しのために前記アンチヒューズ素子へのアクセスを提供する単一のアクセス素子とを含む２つの素子を有する。メモリ装置は、ビットセルプログラミングのための第１電圧レベル及びビットセル読み出しのための第２電圧レベルへと前記アレイのゲートラインにバイアスをかける電力選択回路を更に有し、前記ゲートラインは、前記アンチヒューズ素子の少なくとも１つに接続される。アクセス素子は、例えば、ＭＯＳトランジスタであってよく、アンチヒューズ素子は、例えば、結合されたソース及びドレインを有するＭＯＳトランジスタであってよい。１つの特定の例の場合において、アクセス素子は厚膜ゲートＰＭＯＳトランジスタである。他の特定の例の場合において、アンチヒューズ素子は、結合されたソース及びドレインと、ビットセルのプログラミング後に抵抗が下がるゲート酸化膜とを有する薄膜ゲートＮＭＯＳトランジスタである。１つの具体例の場合において、ブレイクダウン後の電流は、アンチヒューズ素子のドープされたウェルによって、意図しない漏れを抑えられる。１つのそのような場合において、アンチヒューズ素子は、結合されたソース及びドレインを有するＮＭＯＳトランジスタであり、ソープされたウェルは、＋Ｎソース及びドレイン領域を囲むＮウェルである。他の具体例の場合において、Ｎウェルは、アレイの行内の全てのビットセルにより共有される。システムは、アレイの列を選択する選択回路、アレイの行を選択する行選択回路、及び／又は読み出しの間ビットセル状態を検知する検知増幅器回路のうちの少なくとも１つを有してよい。
本開示の実施形態にかかる前述の記載は、例示及び記載のために与えられている。本開示を開示されている厳密な形態に限定しようしているわけではない。多くの変更及び変形が本開示の照らして可能である。本開示の適用範囲は、この詳細な記載によってのみ限定されず、むしろ添付の特許請求の範囲によって限定されるよう意図される。

Claims (23)

  1. ビットセルのアレイと、
    ビットセルプログラミングのための第１電圧レベル及びビットセル読み出しのための第２電圧レベルへと前記アレイのゲートラインにバイアスをかける電力選択回路と
    を有し、
    各ビットセルは、ビットセル状態を記憶する単一のアンチヒューズ素子と、ビットセルプログラミング及びビットセル読み出しのために前記アンチヒューズ素子へのアクセスを提供する単一のアクセス素子とを含む２つの素子を有し、
    前記ゲートラインは、前記アンチヒューズ素子の少なくとも１つに接続される、
    メモリ装置。
  2. 前記アクセス素子はＭＯＳトランジスタである、
    請求項１に記載のメモリ装置。
  3. 前記アクセス素子は厚膜ゲートＰＭＯＳトランジスタである、
    請求項１に記載のメモリ装置。
  4. 前記アンチヒューズ素子は、結合されたソース及びドレインを有するＭＯＳトランジスタである、
    請求項１に記載のメモリ装置。
  5. 前記アンチヒューズ素子は、結合されたソース及びドレインと、ビットセルプログラミング後に抵抗が下がるゲート酸化物とを有する薄膜ゲートＮＭＯＳトランジスタである、
    請求項１に記載のメモリ装置。
  6. ブレイクダウン後の電流は、前記アンチヒューズ素子のドープされたウェルによって、意図しない漏れを抑えられる、
    請求項１に記載のメモリ装置。
  7. 前記アンチヒューズ素子は、結合されたソース及びドレインを有するＮＭＯＳトランジスタであり、前記ドープされたウェルは、＋Ｎソース及びドレイン領域を囲むＮウェルである、
    請求項６に記載のメモリ装置。
  8. 前記Ｎウェルは、前記アレイの行内の全てのビットセルにより共有される、
    請求項７に記載のメモリ装置。
  9. 前記アレイの列を選択する列選択回路、及び
    前記アレイの行を選択する行選択回路
    の少なくとも１つを更に有する、請求項１に記載のメモリ装置。
  10. 読み出しの間ビットセル状態を検知する検知増幅器回路
    を更に有する、請求項１に記載のメモリ装置。
  11. ビットセルのアレイを有し、
    各ビットセルは、ビットセル状態を記憶する単一のアンチヒューズ素子と、ビットセルプログラミング及びビットセル読み出しのために前記アンチヒューズ素子へのアクセスを提供する単一のアクセス素子とを含む２つの素子を有し、
    前記アクセス素子は、ＰＭＯＳトランジスタであり、前記アンチヒューズ素子は、結合されたソース及びドレインを有するＮＭＯＳトランジスタであり、
    ブレイクダウン後の電流は、前記アンチヒューズ素子の＋Ｎソース及びドレイン領域を囲むＮウェルによって、意図しない漏れを抑えられる、
    メモリ装置。
  12. 前記アクセス素子は、厚膜ゲートＰＭＯＳトランジスタであり、前記アンチヒューズ素子は、薄膜ゲートＮＭＯＳトランジスタである、
    請求項１１に記載のメモリ装置。
  13. 前記Ｎウェルは、前記アレイの複数のビットセルにより共有される、
    請求項１１に記載のメモリ装置。
  14. ビットセルプログラミングのための第１電圧レベル及びビットセル読み出しのための第２電圧レベルへと前記アレイのゲートラインにバイアスをかける電力選択回路を更に有し、
    前記ゲートラインは、前記アンチヒューズ素子の少なくとも１つへ接続される、
    請求項１１に記載のメモリ装置。
  15. 前記アレイの列を選択する列選択回路、
    前記アレイの行を選択する行選択回路、及び
    読み出しの間ビットセル状態を検知する検知増幅器回路
    の少なくとも１つを更に有する、請求項１１に記載のメモリ装置。
  16. メモリ装置と、該メモリ装置にアクセスするプロセッサとを有し、
    前記メモリ装置は、
    ビットセルのアレイと、
    ビットセルプログラミングのための第１電圧レベル及びビットセル読み出しのための第２電圧レベルへと前記アレイのゲートラインにバイアスをかける電力選択回路と
    を有し、
    各ビットセルは、ビットセル状態を記憶する単一のアンチヒューズ素子と、ビットセルプログラミング及びビットセル読み出しのために前記アンチヒューズ素子へのアクセスを提供する単一のアクセス素子とを含む２つの素子を有し、
    前記ゲートラインは、前記アンチヒューズ素子の少なくとも１つに接続される、
    システム。
  17. 前記アクセス素子は、ＭＯＳトランジスタであり、前記アンチヒューズ素子は、結合されたソース及びドレインを有するＭＯＳトランジスタである、
    請求項１６に記載のシステム。
  18. 前記アクセス素子は厚膜ゲートＰＭＯＳトランジスタである、
    請求項１６に記載のシステム。
  19. 前記アンチヒューズ素子は、結合されたソース及びドレインと、ビットセルプログラミング後に抵抗が下がるゲート酸化物とを有する薄膜ゲートＮＭＯＳトランジスタである、
    請求項１６に記載のシステム。
  20. ブレイクダウン後の電流は、前記アンチヒューズ素子のドープされたウェルによって、意図しない漏れを抑えられる、
    請求項１６に記載のシステム。
  21. 前記アンチヒューズ素子は、結合されたソース及びドレインを有するＮＭＯＳトランジスタであり、前記ドープされたウェルは、＋Ｎソース及びドレイン領域を囲むＮウェルである、
    請求項２０に記載のシステム。
  22. 前記Ｎウェルは、前記アレイの行内の総てのビットセルにより共有される、
    請求項２１に記載のシステム。
  23. 前記アレイの列を選択する列選択回路、
    前記アレイの行を選択する行選択回路、及び
    読み出しの間ビットセル状態を検知する検知増幅器回路
    の少なくとも１つを更に有する、請求項１６に記載のシステム。
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