CN102272854A - 反熔丝可编程存储器阵列 - Google Patents

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Abstract

本发明公开了用于高效地实现诸如PROM、OTPROM及其它此类可编程非易失性存储器之类的可编程存储器阵列电路体系结构的技术和电路。该电路采用包括存储器位单元阵列的反熔丝方案，每个存储器位单元包含编程器件和反熔丝元件，其中反熔丝元件用电流路径隔离阱来配置并且用于存储存储器单元状态。可与列/行选择电路、功率选择器电路和/或读出电路结合使用的位单元配置允许高密度存储器阵列电路设计和布局。

Description

反熔丝可编程存储器阵列
发明领域
本发明涉及存储器电路，尤其涉及集成反熔丝可编程存储器。
背景技术
诸如可编程只读存储器(PROM)和一次性可编程只读存储器(OTPROM)之类的可编程存储器装置通常是通过在存储器电路内破坏链路(经由熔丝)或创建链路(经由反熔丝)被编程的。例如在PROM中，每个存储位置或存储位包含熔丝和/或反熔丝，并且通过触发这两个中的一个来编程。一旦编程被执行，它通常是不可逆的。编程通常在制造存储器装置之后进行，并且考虑特定最终用途和应用。
熔丝链路一般用可由适量高电流进行开路或“烧断”的电阻性熔丝元件来实现。相反，反熔丝链路用两个导体层或端子之间的不导电材料(诸如二氧化硅)薄阻挡层来实现，使得当跨这两个端子施加足够高的电压时，二氧化硅或其它此类不导电材料有效地变成两个端子之间的短路或低电阻导电通路。
在编程存储器中使用的常规熔丝和反熔丝链路存在许多问题，包括许多非平凡设计和布局考虑。
附图简述
图1a示出根据本发明一实施例配置的反熔丝存储器装置。
图1b示出根据本发明的另一实施例配置的反熔丝存储器装置。
图2示出根据本发明一实施例配置的可在图1a和图1b的装置中使用的示例位单元。
图3示出根据本发明一实施例配置的存储器装置的示例编程模式操作。
图4示出根据本发明一实施例配置的存储器装置的示例感测模式操作。
图5示出根据本发明一实施例的可在图1a和图1b的装置中使用的示例感测电路。
图6示出根据本发明一实施例的可在图1a和图1b的装置中使用的示例电平移动器电路。
图7示出根据本发明一实施例的可在图1b的装置中使用的示例下拉电路。
图8示出根据本发明一实施例的用反熔丝存储器阵列配置的计算系统。
具体实施方式
公开了用于有效地实现可编程存储器阵列电路体系结构的技术和电路，诸如PROM、OTPROM以及其它此类可编程非易失性存储器。电路采用包括存储器位单元阵列的反熔丝方案，每个存储器位单元包含编程器件和用于存储存储器单元状态的反熔丝元件。可与列/行选择电路、功率选择器电路和/或读出电路一起使用的位单元配置允许高密度存储器阵列电路设计和布局。例如，这些技术可具体化在分立存储器装置(例如，非易失性存储器芯片)、集成系统设计(例如，定制硅)或片上存储器(例如，具有片上非易失性高速缓存的微处理器)。
概览
此处所公开的技术允许使用反熔丝技术构建高密度非易失性存储器阵列。反熔丝技术具有许多优于常规熔丝技术的优点，并且当其如本文所述的那样被使用时允许对位单元和外围电路进行简化。
例如，对反熔丝元件的编程只需要在电容器或其它合适的反熔丝元件两端的电压差相对高，这与依赖于高电流的基于熔丝的技术相反。因此，使用反熔丝代替熔丝导致电流传输要求和关联IR下降减少。另外，高电流的消除还允许归因于可能降低的行依赖性的更好产率，以及经由多位编程的测试时间缩减。
通常，用于编程反熔丝的高电压引起一组独特的设计问题，尤其是相对于破坏暴露于高电压的外围组件。另外，常规反熔丝位单元与诸如感测电流信号向位单元的公共体(诸如衬底)的非期望泄漏之类的问题相关联。然而，此处所公开的技术解决了此类问题，并且允许位单元使用较小的存取晶体管，而较小的存取晶体管有效地使存储器装置的整个管芯面积减小。
更具体地，并且根据一个示例实施例，可编程ROM装置包括反熔丝位单元的行/列的阵列以及外围电路，其中每个列具有多行反熔丝位单元、列选择器、功率选择器电路以及感测电路。例如，每个位单元可包括一个厚栅PMOS编程晶体管和一个可编程反熔丝元件(即两元件位单元)。例如，可使用逻辑或模拟薄栅NMOS晶体管的栅氧化物来实现反熔丝元件。感测电路通常允许读出位单元或者位单元组。行和列解码逻辑电路允许选择特定位单元用于编程或读出。可在电压域边界处提供电平移动器，用于调整标称电压和高电压之间的电压电平。
此处所述的基于反熔丝的可编程存储器可在许多应用中使用，诸如分立存储器装置以及在微处理器或者其它片上可编程存储器应用中，其中可编程性质能够实现诸如高速缓存修复、后硅电路调整/调谐、代码存储以及安全应用(如片上加密密钥存储)之类的功能。根据本公开其它合适的应用将是显而易见的，这归因于由反熔丝位单元配置或整个阵列设计所实现的较低的物理损坏率。
存储器装置体系结构
图1a示出根据本发明一实施例配置的反熔丝存储器装置。可见，该装置包括列选择电路、行选择电路、功率选择器电路以及位单元的M×N阵列(仅示出2×2阵列，但是M和N可以是任何整数值，这些根据本公开将是显而易见的)。实际阵列大小将取决于给定的应用。具体示例包括32行乘32列组织、64行乘64列组织或者32行乘128列组织。还要注意行数M不需要与列数N相匹配。
在图1a所示的该示例配置中，N列中的每一列共享公共的功率选择器电路。如此，栅线(gl0，gl1，…，glN-1)连接在一起以有效地提供栅线节点，该栅线节点由功率选择器电路驱动。列的每个位单元中的反熔丝元件C的一个端子连接到相应的栅线。功率选择器电路，在本示例实施例中包括厚栅PMOS晶体管和串联连接的两个厚栅NMOS晶体管，其被配置成在栅线节点上提供两个电压之一。在所示的示例中，这两个电压实际上是编程期间的Vss(例如0V)或者编程之后的Vcc(例如1.1V)。注意，在对装置编程之后，如果需要的话，在附图中一般被指定为HV的高电压节点可连接到Vcc或其它适当的标称电源电压(即，在编程之后将不再需要高电源电压)。PMOS晶体管的栅由逻辑信号“sense(感测)”驱动，该逻辑信号由电平移动器LS调整和反相，电平移动器LS被配置成将标称电压域(例如，Vss到Vcc，诸如0到1.1V)与高电压域(例如，Vss到HV，诸如0到4V)接口。功率选择器电路的顶端NMOS晶体管的栅连接到Vcc，并且底端NMOS晶体管的栅由逻辑信号“prgctl”驱动。功率选择器电路的输出在PMOS晶体管的漏极处获得。
根据本发明的一个示例实施例，表1示出功率选择器电路在给定其输入逻辑信号“sense”和“prgctl”的状态的情况下的输出。对于该示例配置，假定逻辑低等于0V，逻辑高等于1.1V，Vcc等于1.1V，Vss等于0V，并且HV＝4V。然而，注意可使用任何合适的功率/逻辑方案，并且所要求保护的发明不旨在限于任何特定的一个或一组方案。还要注意，合理的公差可应用于功率和逻辑电平两者(例如，+/-20％)，只要在这些公差内可实现适当的功能。
  Sense(感测)   prgctl   到公共栅线节点的输出
  低   低   无所谓
  低   高   Vss
  高   低   Vcc
  高   高   不适用
表1：功率选择器逻辑/输出
每个列与其自己的源极线(sl0，sl1，…，slN-1)相关联，并且每个源极线由列选择电路中所包括的相应列选择电路驱动。在该示例实施例中，每个列选择电路包括PMOS晶体管(p0，p1，…，pN)，PMOS晶体管的栅由电平移动器LS直接驱动，而电平移动器LS由相应的列信号(例如，col0，col1，…，colN)直接控制。例如，可如图6所示地实现电平移动器。由该示例电平移动器电路可见，低电平(0V)输入信号提供高电压(HV)输出信号。根据本公开其它合适的电平移动器电路将是显而易见的，并且所要求保护的发明不旨在限于任何特定的一个；相反，假定不止一个电压域是期望的，则可以使用能够从一个电压域转换到另一个电压域的任何电路。根据本发明的一个示例实施例，表2示出电平移动器在给定其输入状态的情况下的输出。
Figure BPA00001392948700041
表2：电平移动器逻辑/输出
在操作中，逻辑高列信号(例如，col0等)使相应的电平移动器LS输出逻辑低，而这又使相应的PMOS晶体管接通(开关闭合)，从而有效地选择该列用于编程，对此将依次说明。另一方面，逻辑低列信号使相应的电平移动器输出逻辑高，这又使相应的PMOS晶体管(例如，p0等)断开(开关打开)，从而有效地取消选定该列。进一步参考图1a，源极线(sl0，sl1，…，slN-1)变成各自的位线(bl0，bl1，…，blN-1)，这些位线中的每一个连接到它自己的感测电路。将参考图5详细讨论感测电路。
因此，在图1a的该示例实施例中，每个列包括用于列选择的PMOS晶体管(p0、p1等)、M行的位单元以及感测电路。公共功率选择器电路驱动由所有栅线(gl0、gl1等)共享的公共栅线节点。另外，该示例实施例的行选择电路通过M个电平移动器LS来实现，这些电平移动器LS可按与功率选择器和/或列选择电路中所包括的电平移动器类似的方式来配置。每个电平移动器由相应的逻辑信号(例如，row0，row1，…，rowM)驱动，并且输出相应的字线(wl0，wl1，…，wlM-1)。可控制列和行选择电路来选择特定的位单元(或位单元组)用于编程(其中将数据写入单元)或者感测(其中从单元读取数据)。
如前所述，M×N阵列中的每个位单元包括编程器件和用于存储存储器单元状态的反熔丝元件。在所示的示例实施例中，用厚栅PMOS晶体管T来实现编程器件，并且用薄栅氧化物电容器C来实现反熔丝元件。将参考图2进一步讨论示例位单元的细节。另外，将分别参考图3和图4讨论关于编程和读取位单元的细节。为帮助该讨论，提供了表3和表4，其根据本发明的一个示例实施例分别示出厚栅PMOS晶体管(在栅处一般用粗线示出)和NMOS晶体管(在栅处一般用相对细的线示出)的操作。注意，存储器装置中所包括的其它器件可以是厚栅或薄栅。还要注意，如果反熔丝元件C不需要高电压来触发，那么甚至反熔丝单元中的编程器件T也可具有薄栅。
表3：厚栅PMOS晶体管开关
Figure BPA00001392948700052
表4：薄栅NMOS晶体管开关
图1b示出根据本发明的另一实施例配置的反熔丝存储器装置。位单元、行选择电路以及感测电路可按与图1a中所示的实施例相同的方式来配置和实现，并且相关的先前讨论在此同样适用。然而，在该替换实施例中，每个列与它自己的功率选择器电路相关联。更具体地，栅线(gl0，gl1，…，glN)中的每一个变成相应的位线(bl0，bl1，…，blN)，其每一个具有它自己的感测电路和列选择电路。每个列选择电路由电平移动器LS驱动，如先前参考图1a所述。图1b中的该实施例还包括用于驱动每个电平移动器的控制电路。可见，该示例实施例中的控制电路采用双路输入或(OR)门来实现，并且针对控制电路的两个输入是列控制信号(例如，col0、col1等)和公共反熔丝感测信号(sense)。另外，源极线(sl0，sl1，…，slN)中的每一个连接到下拉电路(PD)。
例如，下拉电路可如图7中所示的那样来实现，其包括如针对下拉功能通常所配置的两个串联栅。特别地，上面的晶体管基本上将线路保持在诸如Vcc之类的某相对高的电势；当启用下拉时(例如，当下拉启用信号是逻辑高时)，下面的晶体管连通并且接入诸如接地之类的相对较低的电势，从而下拉相应的源极线(sl0、sl1等)。在图7的特定示例中可见，当在编程模式期间下拉启用信号活动时，下拉电路被启用或者有效地连通以下拉相应的源极线(sl0、sl1等)至Vss(在该示例中是接地)。下拉启用信号可以是专用控制信号，或者表示指示有必要下拉的逻辑信号的集合。在操作中，对于在选定行中但不在选定列中的单元，下拉启用信号是活动的，从而使得相应的下拉电路能够下拉相应的源极线。对于在选定行中且在选定列中的单元，下拉启用信号是不活动的，从而禁用相应的下拉电路。在感测模式期间，下拉电路被禁用。根据本公开其它合适的下拉电路将是显而易见的，并且所要求保护的发明不旨在限于任何特定的一个；相反，在此处可使用能够在编程模式期间下拉选定行的未选定列源极线、并且在编程模式期间不下拉选定行的选定列源极线或者在感测模式期间不下拉任何列源极线的任何电路。
位单元
图2示出根据本发明一实施例配置的可在图1a和图1b的装置中使用的示例位单元。可见，该特定实施例的存取元件采用单个存取晶体管T来实现，并且反熔丝元件采用单个栅氧化物电容器C来实现。反熔丝元件存储位单元状态(1或0)，并且存取器件提供对反熔丝元件的存取用于编程或读出。根据本公开关于该配置的各种变型将是显而易见的(诸如具有两个栅氧化物电容器C和/或两个存取晶体管T的配置，等等，以及针对非高电压应用实现的配置)。
例如，可利用可承受高电压的厚栅PMOS晶体管来实现存取晶体管T。注意，如果高电压对于编程是不需要的，那么存取晶体管T可利用例如薄栅PMOS晶体管来实现，如果希望如此的话。P+区提供源极和漏极，并且N+区提供系在N阱上的欧姆体(如果没有，则N阱会浮动)。根据本公开许多存取晶体管T的配置将是显而易见的，并且所要求保护的发明不旨在限于任何特定的类型(例如，PMOS、NMOS、薄或厚栅等)。在该示例实施例中，字线连接到栅，源极(或漏极)连接到源极线，并且漏极(或源极)连接到反熔丝元件的栅电极。
反熔丝元件C基于其源极和漏极被系在一起的NMOS晶体管，并且可使用薄模拟或逻辑栅氧化物，从而实现器件击穿(编程)所必要的较低的HV电源电平。该示例的反熔丝元件C包括位于N阱中的NMOS。在没有N阱的情况下，感测电流可流入公共体材料而不经过感测放大器。在给定该非期望的泄漏的情况下，感测放大器不能将该电流与参考电流相比较，从而可能导致正被感测的状态不正确。相反，对于用位于N阱中的NMOS配置的位单元(如图2所示的示例)，击穿后电流被包含在N阱内并且因此可被引导至感测放大器。通过将电流与参考电流相比较，感测放大器可读出正确的状态。反熔丝元件C的栅电极在栅氧化物(或其它合适的栅绝缘体)上形成，并且可利用例如n+多晶硅来配置。栅电极是反熔丝元件的一个端子(其连接到如上所解释的存取器件)，并且所捆扎的源极/漏极形成连接至栅线的另一端子。
因此，包围反熔丝电容器C的N+源极/漏极的N阱实现电流路径隔离并且便于更简单的感测电路(例如，诸如参考图5所述的那些)。可跨整个阵列共享这两组N阱(与器件T和C两者相关联)。这消除了对多个N阱触点的需要并且允许面积高效的位单元布局。例如，并且根据一个示例实施例，所测得的位单元布局面积是大约1.08μm2(2.32μm×0.464μm)，但是如果需要的话也可实现其它的尺寸。适于实现金属氧化物器件的标准半导体工艺(例如，外延生长、光刻、化学汽相淀积、掺杂等)可用于制造位单元。
因此，如根据本公开所将认识到的，本文所公开的位单元结构可使用来自PMOS和NMOS器件两者的特征。常规反相模式NMOS晶体管在用作反熔丝时通常具有比常规反相模式PMOS晶体管低的击穿电压(例如，低500到1000mV)。如此，NMOS晶体管需要较低的编程电压，这导致外围电路上的氧化物可靠性风险较低。另一方面，NMOS晶体管易受击穿后电流泄漏到衬底中的影响，这可导致读出错误。图2所示的示例位单元结构以NMOS器件的较低栅击穿电压以及PMOS器件的泄漏抑制为特色。如将进一步认识到的，根据本发明一实施例的反熔丝元件可被设计在单独的N阱中(如所示)或者被设计在应用于阵列中的多个位单元(例如，整个行)的公共阱中。
所触发的反熔丝元件C的击穿后氧化物电阻通常是相对低的值，比如10KΩ或更低，然而未触发的反熔丝元件C的击穿前氧化物电阻是非常高的(例如，1MΩ或更高)。在一个示例实施例中，前/后电阻比是大约50到150(例如，105)，HV在3.5V-4V之间(尽管可使用其它合适的编程电压)。在更一般的意义上，可使用相对于击穿前栅氧化物电阻可区别的任何击穿后栅氧化物电阻，以便允许已编程和未编程位单元之间的清晰区别。
位单元编程
图3示出根据本发明一实施例配置的存储器装置的编程模式操作。该特定存储器装置与图1a所示的相类似。
对于编程位单元，首先经由相应的列选择电路选择相应的列。注意，如果需要则可对沿着选定行的所有列同时编程，从而实现多位编程以及测试时间缩减。在所示的示例中，col1信号被设置为逻辑高(1.1V，或其它合适的逻辑高电平)，其被施加到相应的电平移动器LS的输入。电平移动器的输出是逻辑低，这导致相应的PMOS晶体管p1连通，从而将高电压(HV，诸如4V或其它合适的高电压电平)置于选定的位线上(在图3所示的示例情况下是bl1)。进一步可见，在该示例中没有选择列0(col0被设置为逻辑低)，这导致相应的PMOS晶体管p0断开。如此，变成位线(bl0)的相应的源极线(sl0)被留在浮动状态中。
感测信号被设置为逻辑低(0V，或者其它合适的逻辑低电平)以有效地禁用感测模式。另外，通过将pgmctl信号设置为高(约1.1V，或者其它合适的逻辑高电平)，设置功率选择器电路以将Vss(在该示例情况下，0V或接地)驱动到栅线节点上(在图1a中基本上是共享网络)，使得栅线(gl0，gl1，…，glN)中的每一个都是0V。
随后通过将row0信号设置为高来选择相应的行(在该特定情况下是row0)，这使该行选择电路的对应电平移动器将逻辑低信号(例如，0V)驱动到对应字线wl0上。该低字线信号wl0导致该位单元(左下的单元，在图3中一般被指定为已编程的单元)的厚栅PMOS存取晶体管T连通(闭合)，从而允许bl0上的HV(在该示例中是4V)跨该单元的反熔丝元件C施加，这又导致氧化物应力和对该单元的最终编程。记住反熔丝元件C的另一侧处于0V电势，因此跨反熔丝元件下降总共约4V用于编程。
其它实施例可使用较大或较小的电势差，这取决于诸如制成位单元的半导体材料以及引起用于编程的足够氧化物应力所需条件之类的因素。通常，厚栅PMOS器件能够在短编程间隔跨其栅氧化物承受约4V(或更高)。然而，NMOS器件(尽管是厚栅)不能承受这样高的电压。因此，在编程期间，必须保护暴露于HV的这种NMOS器件，例如通过采用栅地阴地放大器连接来保护，该栅地阴地放大器连接包括附加的位单元元件部分来确保阵列的可靠性和寿命。注意，在对装置编程之后，高电压节点可连接到Vcc或其它合适的标称电源(即，在编程之后将不再需要高电压)。
图1b所示的实施例的编程可按类似的方式来执行，但是也有一些不同，如根据本公开将要认识到的。特别地，在编程期间，感测信号被设置为逻辑低(例如，Vss或0V)以有效地禁用感测模式，并且prgctl信号被设置为逻辑高(例如，Vcc或1.1V)。如果左下单元(row0，col1)被选择用于编程(如图3所一般地示出)，那么row0信号和col1信号各自被设置为逻辑高。这些选择又引起许多电路响应。
特别地，列1的列选择电路中或门的输出端输出逻辑高，其被施加到相应的电平移动器LS的输入端。电平移动器的输出是低，这导致相应的PMOS晶体管p1连通，从而将高电压(例如，4V或其它合适的逻辑高电压电平)置于源极线sl1上。相应的下拉电路被禁用。另外，通过将pgmctl信号和col1信号设置为高(例如，1.1V或其它合适的逻辑高电平)，设置列1的功率选择器电路以将Vss(例如，0V或其它合适的逻辑低电平)驱动到栅线gl1上，栅线gl1也是位线bl1。
同样，通过将row0信号设置为高，相应的电平移动器将逻辑低信号(例如，0V)驱动到相应的字线wl0上。该低字线信号wl0导致该位单元(左下的单元，在图3中被指定为已编程的单元)的厚栅PMOS存取晶体管T连通(闭合)，从而允许sl0上的HV(例如，4V)跨该单元的反熔丝元件C施加，这又导致氧化物应力和对该单元的最终编程。记住反熔丝元件C的另一端处于0V电势(经由相应的功率选择器电路的堆叠NMOS晶体管)，因此跨反熔丝元件下降总共约4V，以引起氧化物击穿用于编程。
对于处于未选定行的单元，诸如行1，信号row1被设置为低(例如，Vss)，使得字线wl1处于高电压电平，从而断开由wl1驱动的PMOS存取晶体管T，以便禁止在该行上进行反熔丝编程。对于在选定行但是不在选定列中的单元，诸如右下的单元(row0，col0)，PMOS列选择晶体管p0断开，这是由于col0信号和感测信号是低的。相应的源极线sl0由相应的下拉电路下拉。在编程之后，高电压节点可连接到Vcc或其它合适的标称电源(即，在编程之后将不再需要高电压)。
位单元感测
图4示出根据本发明一实施例配置的存储器装置的感测模式操作。该特定存储器装置与图1a所示的相类似。
对于感测，通过将所有列选择信号(col0、col1等)设置为0V来切断列选择电路的所有列选择PMOS器件(p0、p1等)。在该示例中，高电压电源HV节点连接至或者以其它方式维持在标称电压电平Vcc(例如，1.1V)。功率选择器电路将标称电源电压电平(例如，1.1V)施加到栅线节点上，这是由于感测信号被设置为高(例如，1.1V)以及pgmctl信号被设置为低(例如，0V)。期望字线(在该示例中是wl0)被设置为低(由于row0信号被设置为高)以使沿着该行的位单元的所有存取晶体管T开路。因此在反熔丝电容器电阻(未编程的/已编程的单元各自的击穿前/后电阻)和感测电路内的分压器之间产生分压，从而允许读出该单元。在感测期间，沿着行的所有列被同时感测。
在图5所示的示例感测放大器配置中可见，可使得分压器可调以便于过程学习和余量模式(margin mode)测量，如有时所做的。该分压信号经过厚栅传输门传递到模拟P/N比倾斜反相器。该传输门还保护诸如模拟反相器之类的下游组件使其在编程期间远离高压位线。逻辑高或低的值在未编程的/已编程的单元的输出端(Dout)处传递。感测信号有效地启用感测放大器，并且在该示例配置中经由电平移动器提供。如根据本公开将显而易见的，在此处可使用任何数量的其它合适的感测放大器，并且图5仅是一个示例。例如，在该示例中，分压器和传输门具有厚栅PMOS晶体管。在其它实施例中，假如在编程之后去除了高电压，如果需要的话，分压器和传输门可以是薄栅构造。所要求保护的发明不旨在限于任何特定的感测电路；相反，可使用能够读出位单元值的任何电路。然而，记住在给定包围反熔丝器件C的N+源极/漏极的电流路径隔离的情况下(例如，在图2所示的示例的情况下是N阱)，读出的电流通常更精确并且感测放大器不需要被配置成如常规反熔丝元件所必需的那样对体材料的电流损耗进行校准。
图1b所示的实施例的感测可按类似的方式来执行，但是也有一些不同，如根据本公开将要认识到的。在感测期间，所有的列信号(col0、col1等)和prgctl信号被设置为逻辑低(例如，Vss)，并且感测信号是逻辑高(例如，Vcc)。另外，所有的下拉电路被禁用(例如，下拉启用信号被设置为逻辑低)。如果行0被选择用于读出(如图4所一般地示出)，那么row0信号被设置为逻辑高。这些选择又引起许多电路响应。
特别地，每个列选择电路中的或门的输出端输出逻辑高(由于感测信号为高)，其被施加于相应的电平移动器LS的输入端。电平移动器的输出为低，这使相应的PMOS晶体管(p0、p1等)连通，从而将逻辑高置于源极线(sl0、sl1等)中的每一个上。记住，在完成编程后可将高电压HV节点连接到标称Vcc。因此，Vcc在图4的感测示例中示出，而HV在图3的编程示例中示出。因此，在编程后感测操作期间源极线(sl0、sl1等)实际上可以处于Vcc(例如，1.1V)。期望字线被设置为低(由于相应的行信号被设置为高)以使沿着该行的位单元的所有存取晶体管T开路。因此在反熔丝电容器电阻(未编程的/已编程的单元各自的击穿前/后电阻)和感测电路内的分压器之间产生分压，从而允许读出该单元。在感测期间，沿着行的所有列被同时感测。随后可逐行地感测(读取)反熔丝元件，正如图1a所示的实施例那样。
系统
图8示出根据本发明一实施例的用反熔丝存储器阵列配置的系统。例如，系统可以是计算系统(例如，膝上或台式计算机、服务器或者智能电话)或网络接口卡或者使用非易失性存储器的任何其它系统。如将要认识到的，存储器技术有效地具有几乎无限数量的系统级应用，并且所示的具体系统仅仅作为示例提供。
可见，系统通常包括ROM和用片上高速缓存配置的中央处理器(CPU，或处理器)。可使用任何合适的处理器，诸如由英特尔公司提供的那些(例如，Intel
Figure BPA00001392948700111
CoreTM，Pentium
Figure BPA00001392948700112
Celeron
Figure BPA00001392948700113
以及AtomTM处理器系列)。处理器可访问它的片上高速缓存和/或ROM并且执行给定应用所特有的功能，如通常所做的一样。如本文所述，ROM和/或片上高速缓存中的每一个可被实现为反熔丝存储器装置。其它系统元件部分(诸如显示器、键区、随机存取存储器、协处理器、总线结构等)并未示出，但是在给定手边的特定系统应用的情况下将是显而易见的。
根据本公开，许多实施例和配置将是显而易见的。例如，本公开的一个示例实施例提供一种包括位单元阵列的存储器装置，每个位单元具有两个元件，这两个元件包括用于存储位单元状态的单个反熔丝元件以及用于提供对反熔丝元件的存取以便进行位单元编程和读出的单个存取元件。该装置还包括用于将阵列的栅线偏置到用于位单元编程的第一电压电平以及用于位单元读出的第二电压电平的功率选择电路，其中栅线连接到至少一个反熔丝元件。例如，存取元件可以是MOS晶体管。在一个具体示例情况下，存取元件是厚栅PMOS晶体管。例如，反熔丝元件可以是它的源极和漏极系在一起的MOS晶体管。在一个具体示例情况下，反熔丝元件是薄栅NMOS晶体管，该薄栅NMOS晶体管的源极和漏极系在一起且它的栅氧化物的电阻在位单元编程之后减小。在一个特定示例情况下，击穿后电流被禁止通过反熔丝元件的掺杂阱非预期地泄漏。在这样一种情况下，反熔丝元件是其源极和漏极系在一起的NMOS晶体管，并且掺杂阱是包围+N源极区和漏极区的N阱。在另一特定示例情况下，N阱由阵列中的一行内的所有位单元所共享(在其它情况下，每个位单元可具有它自己的独特的N阱)。例如，该装置可包括用于选择阵列中列的列选择电路、用于选择阵列中行的行选择电路和/或用于在读出期间感测位单元状态的感测放大器电路中的至少一个。根据本公开，许多其它配置和变型将是显而易见的。
例如，另一个示例实施例提供一种包括位单元阵列的存储器装置，每个位单元具有两个元件，这两个元件包括用于存储位单元状态的单个反熔丝元件以及用于提供对反熔丝元件的存取以便进行位单元编程和读出的单个存取元件。存取元件是PMOS晶体管且反熔丝元件是其源极和漏极系在一起的NMOS晶体管，并且击穿后电流被禁止通过包围反熔丝元件的+N源极区和漏极区的N阱非预期地泄漏。存取元件可以是例如厚栅PMOS晶体管，并且反熔丝元件可以是例如薄栅NMOS晶体管。在一些情况下，N阱可由阵列的多个位单元所共享。该装置可包括用于将阵列的栅线偏置到用于位单元编程的第一电压电平以及用于位单元读出的第二电压电平的功率选择电路，其中栅线连接到至少一个反熔丝元件。该装置可包括用于选择阵列中列的列选择电路、用于选择阵列中行的行选择电路和/或用于在读出期间感测位单元状态的感测放大器电路中的至少一个。
本公开的另一示例实施例提供一种包括存储器装置和用于访问该存储器装置的处理器的系统。存储器装置包括位单元阵列，每个位单元具有两个元件，这两个元件包括用于存储位单元状态的单个反熔丝元件以及用于提供对反熔丝元件的存取以便进行位单元编程和读出的单个存取元件。该存储器装置还包括用于将阵列的栅线偏置到用于位单元编程的第一电压电平以及用于位单元读出的第二电压电平的功率选择电路，其中栅线连接到至少一个反熔丝元件。存取元件可以是例如MOS晶体管，并且反熔丝元件可以是例如其源极和漏极系在一起的MOS晶体管。在一个具体示例情况下，存取元件是厚栅PMOS晶体管。在另一个具体示例情况下，反熔丝元件是薄栅NMOS晶体管，该薄栅NMOS晶体管的源极和漏极系在一起且它的栅氧化物的电阻在位单元编程之后减小。在一个特定示例情况下，击穿后电流被禁止通过反熔丝元件的掺杂阱非预期地泄漏。在这样一种情况下，反熔丝元件是其源极和漏极系在一起的NMOS晶体管，并且掺杂阱是包围+N源极区和漏极区的N阱。在另一个特定示例情况下，N阱由阵列中一行内的所有位单元所共享。该系统可包括用于选择阵列中列的列选择电路、用于选择阵列中行的行选择电路和/或用于在读出期间感测位单元状态的感测放大器电路中的至少一个。
已给出本发明的实施例的上述描述用于说明和描述的目的。它不旨在穷尽或者将本发明限制在所公开的准确形式。根据上述公开，许多修改和变化是可能的。本发明的范围不是由该详细说明书限制而是由所附权利要求限定。

Claims (23)

1.一种存储器装置，包括：
位单元阵列，每个位单元具有两个元件，这两个元件包括用于存储位单元状态的单个反熔丝元件以及用于提供对所述反熔丝元件的存取以便位单元编程和读出的单个存取元件；以及
功率选择电路，用于将所述阵列的栅线偏置到用于位单元编程的第一电压电平以及用于位单元读出的第二电压电平，其中所述栅线连接到所述反熔丝元件中的至少一个。
2.如权利要求1所述的存储器装置，其特征在于，所述存取元件是MOS晶体管。
3.如权利要求1所述的存储器装置，其特征在于，所述存取元件是厚栅PMOS晶体管。
4.如权利要求1所述的存储器装置，其特征在于，所述反熔丝元件是其源极和漏极被系在一起的MOS晶体管。
5.如权利要求1所述的存储器装置，其特征在于，所述反熔丝元件是薄栅NMOS晶体管，所述薄栅NMOS晶体管的源极和漏极系在一起且它的栅氧化物的电阻在位单元编程之后减小。
6.如权利要求1所述的存储器装置，其特征在于，击穿后电流被禁止通过所述反熔丝元件的掺杂阱非预期地泄漏。
7.如权利要求6所述的存储器装置，其特征在于，所述反熔丝元件是其源极和漏极被系在一起的NMOS晶体管，并且所述掺杂阱是包围+N源极区和漏极区的N阱。
8.如权利要求1所述的存储器装置，其特征在于，所述N阱由所述阵列中一行的所有位单元所共享。
9.如权利要求1所述的存储器装置，其特征在于，还包括以下各项中的至少一个：
用于选择所述阵列中列的列选择电路；以及
用于选择所述阵列中行的行选择电路。
10.如权利要求1所述的存储器装置，其特征在于，还包括：
用于在读出期间感测位单元状态的感测放大器电路。
11.一种存储器装置，包括：
位单元阵列，每个位单元具有两个元件，这两个元件包括用于存储位单元状态的单个反熔丝元件以及用于提供对所述反熔丝元件的存取以便位单元编程和读出的单个存取元件；
其中所述存取元件是PMOS晶体管，且所述反熔丝元件是其源极和漏极被系在一起的NMOS晶体管；以及
其中击穿后电流被禁止通过包围所述反熔丝元件的+N源极区和漏极区的N阱非预期地泄漏。
12.如权利要求11所述的存储器装置，其特征在于，所述存取元件是厚栅PMOS晶体管，且所述反熔丝元件是薄栅NMOS晶体管。。
13.如权利要求11所述的存储器装置，其特征在于，所述N阱由所述阵列中的多个位单元所共享。
14.如权利要求11所述的存储器装置，其特征在于，还包括：
功率选择电路，用于将所述阵列的栅线偏置到用于位单元编程的第一电压电平以及用于位单元读出的第二电压电平，其中所述栅线连接到所述反熔丝元件中的至少一个。
15.如权利要求11所述的存储器装置，其特征在于，还包括以下各项中的至少一个：
用于选择所述阵列中列的列选择电路；
用于选择所述阵列中行的行选择电路；以及
用于在读出期间感测位单元状态的感测放大器电路。
16.一种系统，包括：
存储器装置，包括：
位单元阵列，每个位单元具有两个元件，这两个元件包括用于存储位单元状态的单个反熔丝元件以及用于提供对所述反熔丝元件的存取以便位单元编程和读出的单个存取元件；以及
功率选择电路，用于将所述阵列的栅线偏置到用于位单元编程的第一电压电平以及用于位单元读出的第二电压电平，其中所述栅线连接到所述反熔丝元件中的至少一个；以及
处理器，用于存取所述存储器装置。
17.如权利要求16所述的系统，其特征在于，所述存取元件是MOS晶体管，且所述反熔丝元件是其源极和漏极被系在一起的MOS晶体管。
18.如权利要求16所述的系统，其特征在于，所述存取元件是厚栅PMOS晶体管。
19.如权利要求16所述的系统，其特征在于，所述反熔丝元件是薄栅NMOS晶体管，所述薄栅NMOS晶体管的源极和漏极系在一起且它的栅氧化物的电阻在位单元编程之后减小。
20.如权利要求16所述的系统，其特征在于，击穿后电流被禁止通过所述反熔丝元件的掺杂阱非预期地泄漏。
21.如权利要求20所述的系统，其特征在于，所述反熔丝元件是其源极和漏极被系在一起的NMOS晶体管，并且所述掺杂阱是包围+N源极区和漏极区的N阱。
22.如权利要求16所述的系统，其特征在于，所述N阱由所述阵列中一行的所有位单元所共享。
23.如权利要求16所述的系统，其特征在于，还包括以下各项中的至少一个：
用于选择所述阵列中列的列选择电路；
用于选择所述阵列中行的行选择电路；以及
用于在读出期间感测位单元状态的感测放大器电路。
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