TWI496154B - 應用於非揮發性記憶體中的一位元記憶胞 - Google Patents

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Description

應用於非揮發性記憶體中的一位元記憶胞
本發明是有關於一種非揮發性記憶體，且特別是有關於一種應用於非揮發性記憶體中的一位元記憶胞(one-bit memory cell)及其相關控制方法。
眾所周知，非揮發性記憶體(nonvolatile memory)在停止供電之後仍持續的記錄資料，因此廣泛的運用在各種電子產品上。
一般來說，非揮發性記憶體可利用浮動閘電晶體(floating gate transistor)或者反熔絲電晶體(anti-fuse transistor)來實現。經由適當地控制，熱載子(hot carrier)可注入(inject)或者逐出(eject)浮動閘電晶體中的浮動閘極(floating gate)，因此由浮動閘電晶體所組成的非揮發性記憶體通常可作為多次程式的記憶體(multi-time programming memory，簡稱MTP記憶體)。
反熔絲電晶體係根據閘極氧化層(gate oxide layer)的破壞與否來決定其儲存狀態。由於閘極層被破壞之後無法回復，因此由反熔絲電晶體所組成的非揮發性記憶體係作為一次程式的記憶體(one time programming memory，簡稱OTP記憶體)。
如美國專利US7402855以及US6791891皆是介紹由反熔絲電晶體所組成的非揮發性記憶體，該非揮發性記憶體係作為OTP記憶體。當然，上述揭露的非揮發性記憶 體，無法重複被程式(program)並且不具備MTP記憶體之特性。
本發明的目的係提出一種應用於非揮發性記憶體中的一位元記憶胞及其相關控制方法。本發明的一位元記憶胞中具有多個儲存單元，而儲存單元中更包括由控制電晶體與反熔絲電晶體組合成，並據可組成非揮發性記憶體，其具備OTP或者MTP的記憶體的特性。
本發明係有關於一種非揮發性記憶體，具有一第一一位元記憶胞形成於一基板上，該第一一位元記憶胞包括：一第一位元線；以及N個儲存單元，每一該儲存單元包括：一第一摻雜區，一第二摻雜區、以及一第三摻雜區依序形成於該基板的一表面上，該第一摻雜區與該第二摻雜區之間的一第一通道區上方具有一第一閘極結構，該第二摻雜區與該第三摻雜區之間的一第二通道區上方具有一第二閘極結構；其中，該N個儲存單元中的一第一儲存單元的該第一摻雜區連接至該第一位元線，該第一閘極結構連接至一第一控制信號線，該第二閘極結構連接至一第一反熔絲信號線；以及，該N個儲存單元中的一第m儲存單元中的該第一摻雜區連接至一第(m-1)儲存單元中的該第三摻雜區，該第一閘極結構連接至一第m控制信號線，該第二閘極結構連接至一第m反熔絲信號線，且m為大於等於二且小於等於N的整數。
本發明係有關於一種非揮發性記憶體，具有一第一一 位元記憶胞，該第一一位元記憶胞包括：一第一位元線；以及串接的N個儲存單元，每一該儲存單元包括：一控制電晶體與一反熔絲電晶體；其中，該N個儲存單元中一第一儲存單元的該控制電晶體的第一端連接至該第一位元線，該控制電晶體的閘極連接至一第一控制信號線，該控制電晶體的第二端連接至該反熔絲電晶體的第一端，該反熔絲電晶體的閘極連接至一第一反熔絲信號線；以及，該N個儲存單元中的一第m儲存單元中的該控制電晶體的第一端連接至一第(m-1)儲存單元中的該反熔絲電晶體的第二端，該控制電晶體的閘極連接至一第m控制信號線，該控制電晶體的第二端連接至該反熔絲電晶體的第一端，該反熔絲電晶體的閘極連接至一第m反熔絲信號線，且m為大於等於二且小於等於N的整數。
本發明係有關於一種非揮發性記憶體，具有一第一一位元記憶胞形成於一基板上，該第一一位元記憶胞包括：一第一位元線；以及N個儲存單元，每一該儲存單元包括：一第一摻雜區，以及一第二摻雜區依序形成於該基板的一表面上，該第一摻雜區與該第二摻雜區之間的一通道區上方具有一閘極結構；其中，該閘極結構包括一閘極氧化層與一閘極層，該閘極氧化層具有一第一部份與一第二部份，且該第一部份的厚度大於該第二部份的厚度，該閘極層覆蓋於該閘極氧化層上；其中，該N個儲存單元中的一第一儲存單元的該第一摻雜區連接至該第一位元線，該閘極結構連接至一第一控制信號線與一第一反熔絲信號線；以及，該N個儲存單元中的一第m儲存單元中的該 第一摻雜區連接至一第(m-1)儲存單元中的該第二摻雜區，該閘極結構連接至一第m控制信號線與一第m反熔絲信號線，且m為大於等於二且小於等於N的整數。
本發明係有關於一種非揮發性記憶體中一一位元記憶胞即可的控制方法，該第一一位元記憶胞具有一位元線連接至串接的N個儲存單元，該控制方法包括下列步驟：(a)當程式該第一一位元記憶胞時，程式一第x儲存單元，使得讀取該第一一位元記憶胞時，提供該第x儲存單元的儲存狀態；(b)當抹除該第一一位元記憶胞時，忽略該第x儲存單元中的儲存狀態；以及(c)當再次程式該第一一位元記憶胞時，程式一第(x-1)儲存單元，使得讀取該第一一位元記憶胞時，提供該第(x-1)儲存單元的儲存狀態；其中，且x大於等於2，且x小於等於N。
本發明係有關於一種非揮發性記憶體中一一位元記憶胞的控制方法，該第一一位元記憶胞具有一位元線即可位元線連接至串接的N個儲存單元，該控制方法包括下列步驟：(a)當程式該第一一位元記憶胞時，利用N個程式週期來依序程式N個儲存單元，使得N個儲存單元皆記錄一儲存狀態；以及(b)當讀取該第一一位元記憶胞時，同時提供N個儲存單元的該儲存狀態。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第1A圖，其所繪示為本發明第一實施例應用 於非揮發性記憶體中的一位元記憶胞。本發明的一位元記憶胞係形成於p型基板上(p-substrate)，其包括：複數個串接的儲存單元(storage unit)。第1A圖係以四個儲存單元(SU1、SU2、SU3、SU4)為例來作說明，當然本發明不限定於儲存單元串接的數目。
第一儲存單元(SU1)包括一第一n型摻雜區11、第二n型摻雜區12、以及第三n型摻雜區13，依序形成於p型基板的表面上，且第一n型摻雜區11連接至位元線(bit line，BL)。再者，第一n型摻雜區11與第二n型摻雜區12之間的第一通道區(channel region)上方具有一第一閘極結構；第二n型摻雜區12與第三n型摻雜區13之間的第二通道區上方具有一第二閘極結構。其中，第一閘極結構包括第一閘極氧化層(gate oxide layer)14與第一閘極層(gate conductive layer)15；第二閘極結構包括第二閘極氧化層16與第二閘極層17。第一閘極層15連接至第一控制信號線(C1)；第二閘極層連接至第一反熔絲信號線(AF1)。
同理，其他的儲存單元(SU2、SU3、SU4)與第一儲存單元(SU1)具有相同的結構。亦即，皆包括一第一n型摻雜區21、31、41，第二n型摻雜區22、32、42，以及第三n型摻雜區23、33、43。以及，皆包括第一閘極結構與第二閘極結構。其中，第一閘極結構包括第一閘極氧化層24、34、44與第一閘極層25、35、45；第二閘極結構包括第二閘極氧化層26、36、46與第二閘極層27、37、47。
再者，第二儲存單元(SU2)中的第一閘極層25連接至第二控制信號線(C2)，第二閘極層27連接至第二反熔絲信 號線(AF2)；第三儲存單元(SU3)中的第一閘極層35連接至第三控制信號線(C3)，第二閘極層37連接至第三反熔絲信號線(AF3)；第四儲存單元(SU4)中的第一閘極層45連接至第四控制信號線(C4)，第二閘極層47連接至第四反熔絲信號線(AF4)。
由第1A圖可知，第一儲存單元(SU1)中的第三n型摻雜區13以及第二儲存單元(SU2)中的第一n型摻雜區21係相鄰在一起，形成串接的第一儲存單元(SU1)與第二儲存單元(SU2)。而在實際的半導體製程上，係僅製作一個n型摻雜區，並將其中的一部份區分為第一儲存單元(SU1)中的第三n型摻雜區13，將另一部份區分為第二儲存單元(SU2)中的第一n型摻雜區21。同理，其他的儲存單元，也是利用相同的製程來達成彼此串接的結構，因此不再贅述。
請參照第1B圖，其所繪示為本發明應用於非揮發性記憶體中的一位元記憶胞之等效電路圖。第一儲存單元(SU1)中，第一n型摻雜區11、第二n型摻雜區12、以及第一閘極結構形成一控制電晶體(control transistor，Tc)；第二n型摻雜區12、第三n型摻雜區13，以及第二閘極結構形成一反熔絲電晶體(Taf)，而控制電晶體(Tc)與反熔絲電晶體(Taf)彼此串接。同理，其他的儲存單元(SU2、SU3、SU4)也包括串接的控制電晶體(Tc)與反熔絲電晶體(Taf)。
一般來說，當反熔絲電晶體(Tf)的閘極氧化層被破壞(ruptured)時，電容器被破壞使得電容器的二端為低電阻 (low impedance)。此時，儲存單元視為一閉路狀態(on state)或者第一狀態(first state)。
當反熔絲電晶體(Taf)的閘極氧化層未被破壞時，反熔絲電晶體(Taf)可視為一個電容器與一開關元件(switch device)的並聯。此時，儲存單元視為一開路狀態(off state)或者第二狀態(second state)。
請參照第2圖，其所繪示為根據本發明利用多個一位元記憶胞所組成的非揮發性記憶體示意圖。該非揮發性記憶體係由2個以上的一位元記憶胞所組成。舉例來說，2個一位元記憶胞共可提供二個位元(bit)的資料，亦即第0位元(BL0)、第一位元(BL1)。當然，當然本發明的非揮發性記憶體也可由更多的一位元記憶胞所組成，其連接方式與第2圖相同，不再贅述。再者，第2圖所示的非揮發性記憶體為可程式4次(cycle)的範例。
如第2圖之繪示，二個一位元記憶胞中，所有第一儲存單元的控制電晶體閘極皆連接至第一控制信號線(C1)，反熔絲電晶體閘極皆連接至第一反熔絲信號線(AF1)；所有第二儲存單元的控制電晶體閘極皆連接至第二控制信號線(C2)，反熔絲電晶體閘極皆連接至第二反熔絲信號線(AF2)；所有第三儲存單元的控制電晶體閘極皆連接至第三控制信號線(C3)，反熔絲電晶體閘極皆連接至第三反熔絲信號線(AF3)；所有第四儲存單元的控制電晶體閘極皆連接至第四控制信號線(C4)，反熔絲電晶體閘極皆連接至第四反熔絲信號線(AF4)。
本發明的一位元記憶胞可作為多次程式的記憶體 (MTP記憶體)或者一次程式的記憶體(OTP記憶體)。以下先介紹MTP記憶體的程式(program)、抹除(erase)以及讀取(read)控制方法。
請參照第3圖，其所繪示為本發明的一位元記憶胞作為MTP記憶體的控制方法。當本發明的一位元記憶胞作為MTP記憶體時，代表一位元記憶胞可以多次的被程式以及抹除。根據本發明的實施例，假設一位元記憶胞係由N個儲存單元串接而成，則該一位元記憶胞可被程式N次。再者，一位元記憶胞係由後往前逐次程式(backward programming)的方法來程式儲存單元。
如第3圖所示，當一位元記憶胞於初始狀態時，設定x=N(步驟S302)。接著，當一位元記憶胞需要被程式時(步驟S304)，則程式第x個儲存單元(步驟S306)，在此步驟中可將第x個儲存單元程式為開路狀態或者閉路狀態。
之後，當需要讀取該一位元記憶胞時(步驟S308)，則提供第x個儲存單元的儲存狀態(步驟S310)。當一位元記憶胞不再被讀取而需要被抹除時(步驟S308)，則設定x=x-1(步驟S312)。此時，代表先前第x個儲存單元的儲存狀態已經無法被讀取了。
再者，當一位元記憶胞需要再次被程式時(步驟S304)，則需要程式另個儲存單元(步驟S306)。
舉例來說明第3圖的控制流程。假設N=4，亦即一位元記憶胞中包括四個串接的儲存單元。當一位元記憶胞第一次被程式時，則會將儲存狀態(開路狀態或閉路狀態)記錄於第四儲存單元。而需要讀取該一位元記憶的資料時， 係提供第四儲存單元的儲存狀態。
當該一位元記憶胞第一次被抹除時，則直接捨棄第四儲存單元中的儲存狀態，亦即不再理睬(don’t care)或者忽略(ignore)第四儲存單元的儲存狀態。之後，當一位元記憶胞再次被程式時，則會將儲存狀態(開路狀態或閉路狀態)記錄於第三儲存單元。而需要讀取該一位元記憶的資料時，係提供第三儲存單元的儲存狀態。
當該一位元記憶胞再次被抹除時，則直接捨棄第三儲存單元中的儲存狀態，亦即不再理睬第三儲存單元的儲存狀態。之後，當一位元記憶胞再次被程式時，則會將儲存狀態(開路狀態或閉路狀態)記錄於第二儲存單元。而需要讀取該一位元記憶的資料時，係提供第二儲存單元的儲存狀態。
當該一位元記憶胞再次被抹除時，則直接捨棄第二儲存單元中的儲存狀態，亦即不再理睬第二儲存單元的儲存狀態。之後，當一位元記憶胞再次被程式時，則會將儲存狀態(開路狀態或閉路狀態)記錄於第一儲存單元。而需要讀取該一位元記憶的資料時，係提供第一儲存單元的儲存狀態。
由以上的說明可知，當N=4時，本發明的一位元記憶胞可以被程式四次。亦即可以作為MTP記憶體。
以下詳細介紹一位元記憶胞的於程式、抹除、讀取時的所有信號的示意圖。假設該一位元記憶胞係由標準CMOS製程所完成，所有電晶體的耐壓程度為3.3V，當超過其耐壓程度時，閘極氧化層將被破壞。
請參照第4A圖至第4D圖，其所繪示為一位元記憶胞第一次進行程式以及讀取的信號示意圖。
如第4A圖所示，當一位元記憶胞第一次被程式且將閉路狀態(第一狀態)記錄於第四儲存單元時，僅有第四反熔絲信號線(AF4)提供一破壞電壓(rupture voltage，例如6V)，其他的控制信號線(C1~C4)以及反熔絲信號線(AF1~AF3)皆提供一開啟電壓(on voltage，可為Vpp/2，例如3V)；並且，位元線(BL)提供一程式電壓(programmed voltage，例如0V)。很明顯地，第四儲存單元中的反熔絲電晶體的閘極氧化層將超過耐壓而被破壞，使得電容器的二端為成為低電阻。此時，第四儲存單元即視為閉路狀態或者第一狀態。
如第4B圖所示，當一位元記憶胞第一次被程式且將開路狀態(第二狀態)記錄於第四儲存單元時，僅有第四反熔絲信號線(AF4)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C4)以及反熔絲信號線(AF1~AF3)皆提供一開啟電壓(例如3V)；並且，位元線(BL)提供一未程式電壓(non-programmed voltage，例如3V)。很明顯地，第四儲存單元中的反熔絲電晶體的閘極氧化層將不會被破壞，使得電容器的二端為成為高電阻(high impedance)。此時，第四儲存單元即視為開路狀態或者第二狀態。再者，當位元線(BL)上提供一未程式電壓(例如3V)時，可視為抑制程式(program inhibition)動作。而在抑制程式動作時，先前程式於儲存單元中的第一狀態或者第二狀態，將不會受到任何影響或者再次被程式。
如第4C圖所示，當一位元記憶胞第一次被程式且將閉路狀態(第一狀態)記錄於第四儲存單元後，欲讀取該一位元記憶胞。此時，所有的控制信號線(C1~C4)以及反熔絲信號線(AF1~AF4)皆提供一讀取控制電壓(read control voltage，例如1V)；並且，位元線(BL)提供一位元線讀取電壓(bit line reading voltage，例如0V)。由第4C圖可知，由於第四儲存單元中的反熔絲電晶體的閘極氧化層已被破壞而呈現低阻抗，由第四反熔絲信號線(AF4)至位元線(BL)將產生較大的讀取電流(reading current，Ir)。經由感測放大器(sense amplifier，未繪示)，即可偵測出該一位元記憶胞係記錄閉路狀態(第一狀態)。根據本發明的實施例，提供單一的讀取控制電壓(1V)至控制信號線(C1~C4)以及反熔絲信號線(AF1~AF4)即可讀取一位元記憶胞中的狀態。然而，本發明也可以提供相異的二個電壓於控制信號線與反熔絲信號線。例如，提供第一讀取控制電壓(1V)至控制信號線(C1~C4)並提供第二讀取控制電壓(1.2V)至反熔絲信號線(AF1~AF4)來讀取一位元記憶胞中的狀態。
如第4D圖所示，當一位元記憶胞第一次被程式且將開路狀態(第二狀態)記錄於第四儲存單元後，欲讀取該一位元記憶胞。此時，所有的控制信號線(C1~C4)以及反熔絲信號線(AF1~AF4)皆提供一讀取控制電壓(read control voltage，例如1V)；並且，位元線(BL)提供一位元線讀取電壓(reading current control voltage，例如0V)。由第4D圖可知，由於第四儲存單元中的反熔絲電晶體的閘極氧化層未被破壞而呈現高阻抗，由第四反熔絲信號線(AF4)至 位元線(BL)將產生近乎於零的讀取電流(Ir)。經由感測放大器(sense amplifier，未繪示)，即可偵測出該一位元記憶胞係記錄開路狀態(第二狀態)。
當一位元記憶胞第一次被抹除時，第四儲存單元中的儲存狀態將被捨棄。之後，不論一位元記憶胞在程式或者讀取時，皆提供第四控制信號線(C4)以及第四反熔絲信號線(AF4)一關閉電壓(off voltage，例如0V)，使得第四儲存單元的任何儲存狀態皆不會影響後續的程式以及讀取的動作。
請參照第5A圖至第5D圖，其所繪示為一位元記憶胞第二次進行程式以及讀取的信號示意圖。
如第5A圖所示，當一位元記憶胞第二次被程式且將閉路狀態(第一狀態)記錄於第三儲存單元時，僅有第三反熔絲信號線(AF3)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C3)以及反熔絲信號線(AF1~AF2)皆提供一開啟電壓(例如3V)；並且，位元線(BL)提供一程式電壓(例如0V)。很明顯地，第三儲存單元中的反熔絲電晶體的閘極氧化層將超過耐壓而被破壞，使得電容器的二端為成為低電阻。此時，第三儲存單元即視為閉路狀態或者第一狀態。另外，由於關閉電壓(例如0V)已經提供於第四控制信號線(C4)以及第四反熔絲信號線(AF4)，因此第二次被程式時並不會影響到第四儲存單元中的狀態。
如第5B圖所示，當一位元記憶胞第二次被程式且將開路狀態(第二狀態)記錄於第三儲存單元時，僅有第三反熔絲信號線(AF3)提供一破壞電壓(例如6V)，其他的控制 信號線(C1~C3)以及反熔絲信號線(AF1~AF2)皆提供一開啟電壓(例如3V)；並且，位元線(BL)提供一未程式電壓(例如3V)。很明顯地，第三儲存單元中的反熔絲電晶體的閘極氧化層將不會被破壞，使得電容器的二端為成為高電阻。此時，第三儲存單元即視為開路狀態或者第二狀態。相同地，提供於位元線(BL)上的未程式電壓(例如3V)即為抑制程式動作，利用抑制程式動作也可以保護先前程式於儲存單元(第一儲存單元)中的第一狀態或者第二狀態。
如第5C圖所示，當一位元記憶胞第二次被程式且將閉路狀態(第一狀態)記錄於第三儲存單元後，欲讀取該一位元記憶胞。此時，所有的控制信號線(C1~C3)以及反熔絲信號線(AF1~AF3)皆提供一讀取控制電壓(例如1V)；並且，位元線(BL)提供一位元線讀取電壓(例如0V)。由第5C圖可知，由於第三儲存單元中的反熔絲電晶體的閘極氧化層已被破壞而呈現低阻抗，由第三反熔絲信號線(AF3)至位元線(BL)將產生較大的讀取電流(Ir)。經由感測放大器，即可偵測出該一位元記憶胞係記錄閉路狀態(第一狀態)。
如第5D圖所示，當一位元記憶胞第二次被程式且將開路狀態(第二狀態)記錄於第三儲存單元後，欲讀取該一位元記憶胞。此時，所有的控制信號線(C1~C3)以及反熔絲信號線(AF1~AF3)皆提供一讀取控制電壓(例如1V)；並且，位元線(BL)提供一位元線讀取電壓(例如0V)。由第5D圖可知，由於第三儲存單元中的反熔絲電晶體的閘極氧化層未被破壞而呈現高阻抗，由第三反熔絲信號線(AF3)至位元線(BL)將產生近乎於零的讀取電流(Ir)。經由感測放大 器，即可偵測出該一位元記憶胞係記錄開路狀態(第二狀態)。
當一位元記憶胞第二次被抹除時，第三儲存單元中的儲存狀態將被捨棄。之後，不論一位元記憶胞在程式或者讀取時，皆提供第三與第四控制信號線(C3、C4)以及第三與第四反熔絲信號線(AF3、AF4)一關閉電壓(例如0V)，使得第三與第四儲存單元的任何儲存狀態皆不會影響後續的程式以及讀取的動作。
請參照第6A圖至第6D圖，其所繪示為一位元記憶胞第三次進行程式以及讀取的信號示意圖。
如第6A圖所示，當一位元記憶胞第三次被程式且將閉路狀態(第一狀態)記錄於第二儲存單元時，僅有第二反熔絲信號線(AF2)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C2)以及反熔絲信號線(AF1)皆提供一開啟電壓(例如3V)；並且，位元線(BL)提供一程式電壓(例如0V)。很明顯地，第二儲存單元中的反熔絲電晶體的閘極氧化層將超過耐壓而被破壞，使得電容器的二端為成為低電阻。此時，第二儲存單元即視為閉路狀態或者第一狀態。
如第6B圖所示，當一位元記憶胞第三次被程式且將開路狀態(第二狀態)記錄於第二儲存單元時，僅有第二反熔絲信號線(AF2)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C2)以及反熔絲信號線(AF1)皆提供一開啟電壓(例如3V)；並且，位元線(BL)提供一未程式電壓(例如3V)。很明顯地，第二儲存單元中的反熔絲電晶體的閘極氧化層將不會被破壞，使得電容器的二端為成為高電阻。 此時，第二儲存單元即視為開路狀態或者第二狀態。
如第6C圖所示，當一位元記憶胞第三次被程式且將閉路狀態(第一狀態)記錄於第二儲存單元後，欲讀取該一位元記憶胞。此時，所有的控制信號線(C1~C2)以及反熔絲信號線(AF1~AF2)皆提供一讀取控制電壓(例如1V)；並且，位元線(BL)提供一位元線讀取電壓(例如0V)。由第6C圖可知，由於第二儲存單元中的反熔絲電晶體的閘極氧化層已被破壞而呈現低阻抗，由第二反熔絲信號線(AF2)至位元線(BL)將產生較大的讀取電流(Ir)。經由感測放大器，即可偵測出該一位元記憶胞係記錄閉路狀態(第一狀態)。
如第6D圖所示，當一位元記憶胞第三次被程式且將開路狀態(第二狀態)記錄於第二儲存單元後，欲讀取該一位元記憶胞。此時，所有的控制信號線(C1~C2)以及反熔絲信號線(AF1~AF2)皆提供一讀取控制電壓(例如1V)；並且，位元線(BL)提供一位元線讀取電壓(例如0V)。由第6D圖可知，由於第二儲存單元中的反熔絲電晶體的閘極氧化層未被破壞而呈現高阻抗，由第二反熔絲信號線(AF2)至位元線(BL)將產生近乎於零的讀取電流(Ir)。經由感測放大器，即可偵測出該一位元記憶胞係記錄開路狀態(第二狀態)。
當一位元記憶胞第三次被抹除時，第二儲存單元中的儲存狀態將被捨棄。之後，不論一位元記憶胞在程式或者讀取時，皆提供第二、第三與第四控制信號線(C2、C3、C4)以及第二、第三與第四反熔絲信號線(AF2、AF3、AF4)一關閉電壓(例如0V)，使得第二、第三與第四儲存單元的 任何儲存狀態皆不會影響後續的程式以及讀取的動作。
請參照第7A圖至第7D圖，其所繪示為一位元記憶胞第四次進行程式以及讀取的信號示意圖。
如第7A圖所示，當一位元記憶胞第四次被程式且將閉路狀態(第一狀態)記錄於第一儲存單元時，第一反熔絲信號線(AF1)提供一破壞電壓(例如6V)，第一控制信號線(C1)提供一開啟電壓(例如3V)；並且，位元線(BL)提供一程式電壓(例如0V)。很明顯地，第一儲存單元中的反熔絲電晶體的閘極氧化層將超過耐壓而被破壞，使得電容器的二端為成為低電阻。此時，第一儲存單元即視為閉路狀態或者第一狀態。
如第7B圖所示，當一位元記憶胞第四次被程式且將開路狀態(第二狀態)記錄於第二儲存單元時，第一反熔絲信號線(AF1)提供一破壞電壓(例如6V)，第一控制信號線(C1)提供一開啟電壓(例如3V)；並且，位元線(BL)提供一未程式電壓(例如3V)。很明顯地，第一儲存單元中的反熔絲電晶體的閘極氧化層將不會被破壞，使得電容器的二端為成為高電阻。此時，第一儲存單元即視為開路狀態或者第二狀態。
如第7C圖所示，當一位元記憶胞第四次被程式且將閉路狀態(第一狀態)記錄於第一儲存單元後，欲讀取該一位元記憶胞。此時，第一控制信號線(C1)以及第一反熔絲信號線(AF1)皆提供一讀取控制電壓(例如1V)；並且，位元線(BL)提供一位元線讀取電壓(例如0V)。由第7C圖可知，由於第一儲存單元中的反熔絲電晶體的閘極氧化層已 被破壞而呈現低阻抗，由第一反熔絲信號線(AF1)至位元線(BL)將產生較大的讀取電流(Ir)。經由感測放大器，即可偵測出該一位元記憶胞係記錄閉路狀態(第一狀態)。
如第7D圖所示，當一位元記憶胞第四次被程式且將開路狀態(第二狀態)記錄於第一儲存單元後，欲讀取該一位元記憶胞。此時，第一控制信號線(C1)以及第一反熔絲信號線(AF1)皆提供一讀取控制電壓(例如1V)；並且，位元線(BL)提供一位元線讀取電壓(例如0V)。由第7D圖可知，由於第一儲存單元中的反熔絲電晶體的閘極氧化層未被破壞而呈現高阻抗，由第一反熔絲信號線(AF1)至位元線(BL)將產生近乎於零的讀取電流(Ir)。經由感測放大器，即可偵測出該一位元記憶胞係記錄開路狀態(第二狀態)。
由以上的說明可知本發明的一位元記憶胞可應用於非揮發性記憶體，且具備MTP記憶體的功效。
再者，本發明的一位元記憶胞也可作為一次程式的記憶體(OTP記憶體)。以下詳細介紹OTP記憶體的程式(program)以及讀取(read)控制方法。
請參照第8圖，其所繪示為本發明的一位元記憶胞作為OTP記憶體的控制方法。當本發明的一位元記憶胞作為OTP記憶體時，代表一位元記憶胞可以被程式一次，並且無法被抹除。根據本發明的實施例，假設一位元記憶胞係由N個儲存單元串接而成。則於程式時，將相同的儲存狀態根據由後往前逐次程式(backward programming)的方法來記錄於所有的N個儲存單元。
如第8圖所示，當一位元記憶胞於初始狀態時，設定 x=N(步驟S802)。接著，當一位元記憶胞需要被程式時(步驟S804)，則程式第x個儲存單元(步驟S806)。亦即，將欲記錄的儲存狀態記錄於第x個儲存單元。接著，設定x=x-1(步驟S808)後回到步驟S806，直到x=0(步驟S810)為止。步驟S806至步驟S810的目的就是將欲記錄的儲存狀態分成N次的程式週期(program cycle)依序記錄於N個儲存單元。
之後，當需要讀取該一位元記憶胞時(步驟S812)，則同時提供N個儲存單元的儲存狀態(步驟S814)。
舉例來說明第8圖的控制流程。假設N=4，亦即一位元記憶胞中包括四個串接的儲存單元。當一位元記憶胞被程式時，則會將儲存狀態(開路狀態或閉路狀態)將程式於全部的四個儲存單元中。而需要讀取該一位元記憶的資料時，則四個儲存單元同時提供相同的儲存狀態。
以下詳細介紹一位元記憶胞的於程式、讀取時的所有信號的示意圖。假設該一位元記憶胞係由標準CMOS製程所完成，所有電晶體的耐壓程度為3.3V。亦即，當電晶體超過其耐壓程度時，閘極氧化層將被破壞。
請參照第9A圖至第9E圖，其所繪示為一位元記憶胞記錄閉路狀態時的程式以及讀取的信號示意圖。
如第9A圖所示，其為第一個程式週期，將閉路狀態(第一狀態)記錄於第四儲存單元。其中，僅有第四反熔絲信號線(AF4)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C4)以及反熔絲信號線(AF1~AF3)皆提供一開啟電壓(例如3V)；並且，位元線(BL)提供一程式電壓(例如 0V)。很明顯地，第四儲存單元中的反熔絲電晶體的閘極氧化層將超過耐壓而被破壞，使得電容器的二端為成為低電阻。此時，第四儲存單元即視為閉路狀態或者第一狀態。
如第9B圖所示，其為第二個程式週期，將閉路狀態(第一狀態)記錄於第三儲存單元。其中，第四反熔絲信號線(AF4)與第四控制信號線(C4)提供一關閉電壓(例如0V)；第三反熔絲信號線(AF3)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C3)以及反熔絲信號線(AF1~AF2)皆提供一開啟電壓(例如3V)；並且，位元線(BL)提供一程式電壓(例如0V)。很明顯地，第三儲存單元中的反熔絲電晶體的閘極氧化層將超過耐壓而被破壞，使得電容器的二端為成為低電阻。此時，第三儲存單元即視為閉路狀態或者第一狀態。
如第9C圖所示，其為第三個程式週期，將閉路狀態(第一狀態)記錄於第二儲存單元。其中，第三與第四反熔絲信號線(AF3、AF4)及第三與第四控制信號線(C3、C4)提供一關閉電壓(例如0V)；第二反熔絲信號線(AF2)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C2)以及第一反熔絲信號線(AF1)提供一開啟電壓(例如3V)；並且，位元線(BL)提供一程式電壓(例如0V)。很明顯地，第二儲存單元中的反熔絲電晶體的閘極氧化層將超過耐壓而被破壞，使得電容器的二端為成為低電阻。此時，第二儲存單元即視為閉路狀態或者第一狀態。
如第9D圖所示，其為第四個程式週期，將閉路狀態(第一狀態)記錄於第一儲存單元。其中，第二、第三與第 四反熔絲信號線(AF2、AF3、AF4)及第二、第三與第四控制信號線(C2、C3、C4)提供一關閉電壓(例如0V)；第一反熔絲信號線(AF1)提供一破壞電壓(例如6V)，第一控制信號線(C1)提供一開啟電壓(例如3V)；並且，位元線(BL)提供一程式電壓(例如0V)。很明顯地，第一儲存單元中的反熔絲電晶體的閘極氧化層將超過耐壓而被破壞，使得電容器的二端為成為低電阻。此時，第一儲存單元即視為閉路狀態或者第一狀態。
如第9E圖所示，其為讀取一位元記憶胞的信號示意圖。當四個記憶單元皆記錄閉路狀態(第一狀態)且欲讀取該一位元記憶胞時，所有的控制信號線(C1~C4)以及反熔絲信號線(AF1~AF4)皆提供一讀取控制電壓(例如1V)；並且，位元線(BL)提供一位元線讀取電壓(例如0V)。由第9E圖可知，由於四個儲存單元中的反熔絲電晶體的閘極氧化層皆已被破壞而呈現低阻抗，因此所有反熔絲信號線流至位元線(BL)的電流總和即為讀取電流(Ir)。很明顯地，此讀取電流很大，經由感測放大器(未繪示)後，即可偵測出該一位元記憶胞係記錄閉路狀態(第一狀態)。根據本發明的實施例，提供單一的讀取控制電壓(1V)至控制信號線(C1~C4)以及反熔絲信號線(AF1~AF4)即可讀取一位元記憶胞中的狀態。然而，本發明也可以提供相異的二個電壓於控制信號線與反熔絲信號線。例如，提供第一讀取控制電壓(1V)至控制信號線(C1~C4)並提供第二讀取控制電壓(1.2V)至反熔絲信號線(AF1~AF4)來讀取一位元記憶胞中的狀態。
根據本發明的實施例，作為OTP記憶體時，一位元記憶胞中只要有一個程式週期成功將閘極氧化層破壞，讀取電流即可判斷出該一位元記憶胞極係記錄閉路狀態(第一狀態)。如此，將可以防止半導體製程的變異，造成某些程式週期無法順利將閘極氧化層破壞，因而無法正確的判斷一位元記憶胞的儲存狀態。
請參照第10A圖至第10E圖，其所繪示為一位元記憶胞記錄開路狀態時的程式以及讀取的信號示意圖。
如第10A圖所示，其為第一個程式週期，將開路狀態(第二狀態)記錄於第四儲存單元。其中，僅有第四反熔絲信號線(AF4)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C4)以及反熔絲信號線(AF1~AF3)皆提供一開啟電壓(例如3V)；並且，位元線(BL)提供一未程式電壓(例如3V)。很明顯地，第四儲存單元中的反熔絲電晶體的閘極氧化層將不會被破壞，使得電容器的二端為成為高電阻。此時，第四儲存單元即視為開路狀態或者第二狀態。
如第10B圖所示，其為第二個程式週期，將開路狀態(第二狀態)記錄於第三儲存單元。其中，第四反熔絲信號線(AF4)與第四控制信號線(C4)提供一關閉電壓(例如0V)；第三反熔絲信號線(AF3)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C3)以及反熔絲信號線(AF1~AF2)皆提供一開啟電壓(例如3V)；並且，位元線(BL)提供一未程式電壓(例如3V)。很明顯地，第三儲存單元中的反熔絲電晶體的閘極氧化層將不會被破壞，使得電容器的二端為成為高電阻。此時，第三儲存單元即視為開路狀態或者第 二狀態。
如第10C圖所示，其為第三個程式週期，將開路狀態(第二狀態)記錄於第二儲存單元。其中，第三與第四反熔絲信號線(AF3、AF4)及第三與第四控制信號線(C3、C4)提供一關閉電壓(例如0V)；第二反熔絲信號線(AF2)提供一破壞電壓(例如6V)，其他的控制信號線(C1~C2)以及第一反熔絲信號線(AF1)提供一開啟電壓(例如3V)；並且，位元線(BL)提供一未程式電壓(例如3V)。很明顯地，第二儲存單元中的反熔絲電晶體的閘極氧化層將不會被破壞，使得電容器的二端為成為高電阻。此時，第二儲存單元即視為開路狀態或者第二狀態。
如第10D圖所示，其為第四個程式週期，將開路狀態(第二狀態)記錄於第一儲存單元。其中，第二、第三與第四反熔絲信號線(AF2、AF3、AF4)及第二、第三與第四控制信號線(C2、C3、C4)提供一關閉電壓(例如0V)；第一反熔絲信號線(AF1)提供一破壞電壓(例如6V)，第一控制信號線(C1)提供一開啟電壓(例如3V)；並且，位元線(BL)提供一未程式電壓(例如3V)。很明顯地，第一儲存單元中的反熔絲電晶體的閘極氧化層將不會被破壞，使得電容器的二端為成為高電阻。此時，第一儲存單元即視為開路狀態或者第二狀態。
如第10E圖所示，其為讀取一位元記憶胞的信號示意圖。當四個記憶單元皆記錄開路狀態(第二狀態)且欲讀取該一位元記憶胞時，所有的控制信號線(C1~C4)以及反熔絲信號線(AF1~AF4)皆提供一讀取控制電壓(例如1V)；並 且，位元線(BL)提供一位元線讀取電壓(例如0V)。由第10E圖可知，由於四個儲存單元中的反熔絲電晶體的閘極氧化層皆未被破壞而呈現高阻抗，因此所有反熔絲信號線流至位元線(BL)的電流將非常小，所以讀取電流(Ir)也非常的小。因此，經由感測放大器(未繪示)後，即可偵測出該一位元記憶胞係記錄開路狀態(第二狀態)。
由以上的說明可知本發明的一位元記憶胞也可應用於非揮發性記憶體具備OTP記憶體的功效。
再者，在此領域的技術人員也可以根據上述的內容來稍微修改本發明的儲存單元。
請參照第11圖，其所繪示為本發明第二實施例應用於非揮發性記憶體中的一位元記憶胞。相較於第1A圖，主要的差異在於每個儲存單元(SU1、SU2、SU3、SU4)中的第一閘極氧化層14’、24’、34’、44’的厚度皆大於第二閘極氧化層16’、26’、36’、46’的厚度。使得儲存單元在程式時，可以降低破壞電壓，或者較容易破壞第二閘極氧化層。
請參照第12圖，其所繪示為本發明第三實施例應用於非揮發性記憶體中的一位元記憶胞。由於所有的儲存單元(SU1、SU2、SU3、SU4)結構相同，因此僅以第一儲存單元(SU1)為例來做說明。
第一儲存單元(SU1)包括一第一n型摻雜區91、第二n型摻雜區92、形成於p型基板的表面上，且第一n型摻雜區91連接至位元線(BL)。再者，第一n型摻雜區91與第二n型摻雜區92之間的通道區上方具有一閘極結構。 再者，閘極結構中的閘極氧化層分為第一部份95以及第二部份96，第一部份的厚度高於第二部份的厚度。而閘極層98覆蓋於閘極氧化層上方。第一控制信號線(C1)連接第一部份95上方的閘極層98，第一反熔絲信號(AF1)連接第二部份96上方的閘極層98。
很明顯地，第三實施例中的儲存單元係利用單一的電晶體來完成。其中，閘極氧化層的第一部份95以及閘極層98其功能可以等效為控制電晶體，而閘極氧化層的第二部份96以及閘極層98其功能可以等效為反熔絲電晶體。第三實施例也可作為OTP與MTP記憶體，其控制方法與第一實施例相同不再贅述。
由上述的說明可知，一位元記憶胞中的所有儲存單元皆具有相同的結構。實際上，串接的儲存單元中的最後一個儲存單元的結構可以異於其他的儲存單元。
請參照第13圖，其所繪示為本發明第四實施例應用於非揮發性記憶體中的一位元記憶胞。
相較於第1A圖，第四實施例主要的差異在於最後一個儲存單元(SU5)中並未有第三n型摻雜區，而是以隔離結構53，例如為淺溝槽隔離(shallow trench isolation，STI)結構，來取代。
如第13圖所示，第五儲存單元(SU5)包括一第一n型摻雜區51、第二n型摻雜區52、以及隔離結構53，依序形成於p型基板的表面上。再者，第一n型摻雜區51與第二n型摻雜區52之間的第一通道區上方具有一第一閘極結構；第二n型摻雜區52與隔離結構53之間的第三通 道區域上方具有一第二閘極結構。其中，第一閘極結構包括第一閘極氧化層54與第一閘極層55；第二閘極結構包括第二閘極氧化層56與第二閘極層57。第一閘極層55連接至第五控制信號線(C5)；第二閘極層57連接至第五反熔絲信號線(AF5)。
當然應用於第二實施例，一位元記憶胞中最後一個儲存單元的第三摻雜區也可以利用隔離結構來取代。同理，應用於第三實施例，一位元記憶胞中最後一個儲存單元的第二摻雜區也可以利用隔離結構來取代。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
11、21、31、41、51‧‧‧第一n型摻雜區
12、22、32、42、52‧‧‧第二n型摻雜區
13、23、33、43‧‧‧第三n型摻雜區
14、24、34、44、54‧‧‧第一閘極氧化層
14’、24’、34’、44’‧‧‧第一閘極氧化層
15、25、35、45、55‧‧‧第一閘極層
16、26、36、46、56‧‧‧第二閘極氧化層
16’、26’、36’、46’‧‧‧第二閘極氧化層
17、27、37、47、57‧‧‧第二閘極層
53‧‧‧隔離結構
91‧‧‧第一n型摻雜區
92‧‧‧第二n型摻雜區
95‧‧‧閘極氧化層第一部份
96‧‧‧閘極氧化層第二部份
98‧‧‧閘極層
第1A圖所繪示為本發明第一實施例應用於非揮發性記憶體中的一位元記憶胞。
第1B圖所繪示為本發明應用於非揮發性記憶體中的一位元記憶胞之等效電路圖。
第2圖所繪示為根據本發明利用多個一位元記憶胞所組成的非揮發性記憶體示意圖。
第3圖所繪示為本發明的一位元記憶胞作為MTP記憶體的控制方法。
第4A圖至第4D圖所繪示為一位元記憶胞第一次進 行程式以及讀取的信號示意圖。
第5A圖至第5D圖所繪示為一位元記憶胞第二次進行程式以及讀取的信號示意圖。
第6A圖至第6D圖所繪示為一位元記憶胞第三次進行程式以及讀取的信號示意圖。
第7A圖至第7D圖所繪示為一位元記憶胞第四次進行程式以及讀取的信號示意圖。
第8圖所繪示為本發明的一位元記憶胞作為OTP記憶體的控制方法。
第9A圖至第9E圖所繪示為一位元記憶胞記錄閉路狀態時的程式以及讀取的信號示意圖。
第10A圖至第10E圖所繪示為一位元記憶胞記錄開路狀態時的程式以及讀取的信號示意圖。
第11圖所繪示為本發明第二實施例應用於非揮發性記憶體中的一位元記憶胞。
第12圖所繪示為本發明第三實施例應用於非揮發性記憶體中的一位元記憶胞。
第13圖所繪示為本發明第四實施例應用於非揮發性記憶體中的一位元記憶胞。
11、21、31、41‧‧‧第一n型摻雜區
12、22、32、42‧‧‧第二n型摻雜區
13、23、33、43‧‧‧第三n型摻雜區
14、24、34、44‧‧‧第一閘極氧化層
15、25、35、45‧‧‧第一閘極層
16、26、36、46‧‧‧第二閘極氧化層
17、27、37、47‧‧‧第二閘極層

Claims (22)

  1. 一種非揮發性記憶體，具有一第一一位元記憶胞形成於一基板上，該第一一位元記憶胞包括：一第一位元線；以及N個儲存單元，每一該儲存單元包括：一第一摻雜區，一第二摻雜區、以及一第三摻雜區依序形成於該基板的一表面上，該第一摻雜區與該第二摻雜區之間的一第一通道區上方具有一第一閘極結構，該第二摻雜區與該第三摻雜區之間的一第二通道區上方具有一第二閘極結構；其中，該N個儲存單元中的一第一儲存單元的該第一摻雜區連接至該第一位元線，該第一閘極結構連接至一第一控制信號線，該第二閘極結構連接至一第一反熔絲信號線；以及，該N個儲存單元中的一第m儲存單元中的該第一摻雜區連接至一第(m-1)儲存單元中的該第三摻雜區，該第一閘極結構連接至一第m控制信號線，該第二閘極結構連接至一第m反熔絲信號線，且m為大於等於二且小於等於N的整數。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該非揮發性記憶體具有一第二一位元記憶胞，該第二一位元記憶胞包括：一第二位元線；以及，N個儲存單元，每一該儲存單元包括：該第一摻雜區，該第二摻雜區、以及該第三摻雜區依序形成於該基板的該表面上，該第一摻雜區與該第二摻雜區之間的該第一通道區上方具有該第一閘極結構，該第二摻雜區與該第三摻雜區之間的該第二 通道區上方具有該第二閘極結構；其中，該N個儲存單元中的該第一儲存單元的該第一摻雜區連接至該第二位元線，該第一閘極結構連接至該第一控制信號線，該第二閘極結構連接至該第一反熔絲信號線；以及，該N個儲存單元中的該第m儲存單元中的該第一摻雜區連接至該第(m-1)儲存單元中的該第三摻雜區，該第一閘極結構連接至該第m控制信號線，該第二閘極結構連接至該第m反熔絲信號線。
  3. 如申請專利範圍第1項所述之非揮發性記憶體，其中該第一一位元記憶胞包括一第(N+1)儲存單元，該第(N+1)儲存單元包括：該第一摻雜區，該第二摻雜區、以及一隔離結構依序形成於該基板的該表面上，該第一摻雜區與該第二摻雜區之間的該第一通道區上方具有該第一閘極結構，該第二摻雜區與隔離結構之間的一第三通道區域上方具有該第二閘極結構；其中，該第一閘極結構連接至一第(N+1)控制信號線，該第二閘極結構連接至一第(N+1)反熔絲信號線；其中，該第一摻雜區連接至該第N儲存單元中的該第三摻雜區。
  4. 如申請專利範圍第1項所述之非揮發性記憶體，其中每一該儲存單元中的該第一閘極結構包括一第一閘極氧化層以及一第一閘極層：該第二閘極結構包括一第二閘極氧化層以及一第二閘極層；其中，該第一閘極氧化層的厚度大於該第二閘極氧化層的厚度。
  5. 如申請專利範圍第1項所述之非揮發性記憶體，其中該基板係為一p型基板，該第一摻雜區、該第二摻雜區、與該第三摻雜區皆為n型摻雜區。
  6. 如申請專利範圍第1項所述之非揮發性記憶體，其中將一閉路狀態記錄於一第y記憶單元時，將一程式電壓提供至該第一位元線，將一破壞電壓提供至一第y反熔絲信號線，將一開啟電壓提供至該第一控制信號線至一第y控制信號線以及該第一反熔絲信號線至一第(y-1)反熔絲信號線，將一關閉電壓提供至一第(y+1)控制信號線至一第N控制信號線以及一第(y+1)反熔絲信號線至一第N反熔絲信號線，其中，y為大於一且小於N的整數。
  7. 如申請專利範圍第1項所述之非揮發性記憶體，其中將一開路狀態記錄於一第y記憶單元時，將一未程式電壓提供至該第一位元線，將一破壞電壓提供至一第y反熔絲信號線，將一開啟電壓提供至該第一控制信號線至一第y控制信號線以及該第一反熔絲信號線至一第(y-1)反熔絲信號線，將一關閉電壓提供至一第(y+1)控制信號線至一第N控制信號線以及一第(y+1)反熔絲信號線至一第N反熔絲信號線，其中，y為大於1且小於N的整數。
  8. 如申請專利範圍第1項所述之非揮發性記憶體，其中於讀取該第一一位元記憶胞時，將一位元線讀取電壓 提供至該第一位元線，將一第一讀取控制電壓提供至該第一控制信號線至一第y控制信號線以及將一第二讀取控制電壓提供至該第一反熔絲信號線至一第y反熔絲信號線，將一關閉電壓提供至一第(y+1)控制信號線至一第N控制信號線以及一第(y+1)反熔絲信號線至一第N反熔絲信號線，使得該第一位元線產生一讀取電流以讀取一第y記憶單元的一儲存狀態，其中，y為大於1且小於N的整數。
  9. 如申請專利範圍第1項所述之非揮發性記憶體，其中於讀取該第一一位元記憶胞時，將一位元線讀取電壓提供至該第一位元線，將一第一讀取控制電壓提供至所有N個控制信號線以及將一第二讀取控制電壓提供至所有N個反熔絲信號線，使得該第一位元線產生一讀取電流。
  10. 一種非揮發性記憶體，具有一第一一位元記憶胞，該第一一位元記憶胞包括：一第一位元線；以及串接的N個儲存單元，每一該儲存單元包括：一控制電晶體與一反熔絲電晶體；其中，該N個儲存單元中一第一儲存單元的該控制電晶體的第一端連接至該第一位元線，該控制電晶體的閘極連接至一第一控制信號線，該控制電晶體的第二端連接至該反熔絲電晶體的第一端，該反熔絲電晶體的閘極連接至一第一反熔絲信號線；以及，該N個儲存單元中的一第 m儲存單元中的該控制電晶體的第一端連接至一第(m-1)儲存單元中的該反熔絲電晶體的第二端，該控制電晶體的閘極連接至一第m控制信號線，該控制電晶體的第二端連接至該反熔絲電晶體的第一端，該反熔絲電晶體的閘極連接至一第m反熔絲信號線，且m為大於等於二且小於等於N的整數。
  11. 如申請專利範圍第10項所述之非揮發性記憶體，其中該非揮發性記憶體具有一第二一位元記憶胞，該第二一位元記憶胞包括：一第二位元線；以及串接的N個儲存單元，每一該儲存單元包括：該控制電晶體與該反熔絲電晶體；其中，該N個儲存單元中該第一儲存單元的該控制電晶體的第一端連接至該第二位元線，該控制電晶體的閘極連接至該第一控制信號線，該控制電晶體的第二端連接至該反熔絲電晶體的第一端，該反熔絲電晶體的閘極連接至該第一反熔絲信號線；以及，該N個儲存單元中的該第m儲存單元中的該控制電晶體的第一端連接至該第(m-1)儲存單元中的該反熔絲電晶體的第二端，該控制電晶體的閘極連接至該第m控制信號線，該控制電晶體的第二端連接至該反熔絲電晶體的第一端，該反熔絲電晶體的閘極連接至該第m反熔絲信號線。
  12. 如申請專利範圍第10項所述之非揮發性記憶體，其中每一該儲存單元中的該控制電晶體之閘極氧化層的厚度大於該反熔絲電晶體之閘極氧化層的厚度。
  13. 如申請專利範圍第10項所述之非揮發性記憶體，其中將一閉路狀態記錄於一第y記憶單元時，將一程式電壓提供至該第一位元線，將一破壞電壓提供至一第y反熔絲信號線，將一開啟電壓提供至該第一控制信號線至一第y控制信號線以及該第一反熔絲信號線至一第(y-1)反熔絲信號線，將一關閉電壓提供至一第(y+1)控制信號線至一第N控制信號線以及一第(y+1)反熔絲信號線至一第N反熔絲信號線，其中，y為大於一且小於N的整數。
  14. 如申請專利範圍第10項所述之非揮發性記憶體，其中將一開路狀態記錄於一第y記憶單元時，將一未程式電壓提供至該第一位元線，將一破壞電壓提供至一第y反熔絲信號線，將一開啟電壓提供至該第一控制信號線至一第y控制信號線以及該第一反熔絲信號線至一第(y-1)反熔絲信號線，將一關閉電壓提供至一第(y+1)控制信號線至一第N控制信號線以及一第(y+1)反熔絲信號線至一第N反熔絲信號線，其中，y為大於1且小於N的整數。
  15. 如申請專利範圍第10項所述之非揮發性記憶體，其中於讀取該第一一位元記憶胞時，將一位元線讀取電壓提供至該第一位元線，將一讀取控制電壓提供至該第一控制信號線至一第y控制信號線以及該第一反熔絲信號線至一第y反熔絲信號線，將一關閉電壓提供至一第(y+1) 控制信號線至一第N控制信號線以及一第(y+1)反熔絲信號線至一第N反熔絲信號線，使得該第一位元線產生一讀取電流以讀取一第y記憶單元的一儲存狀態，其中，y為大於1且小於N的整數。
  16. 如申請專利範圍第10項所述之非揮發性記憶體，其中於讀取該第一一位元記憶胞時，將一位元線讀取電壓提供至該第一位元線，將一讀取控制電壓提供至所有N個控制信號線以及所有N個反熔絲信號線，使得該第一位元線產生一讀取電流。
  17. 一種非揮發性記憶體，具有一第一一位元記憶胞形成於一基板上，該第一一位元記憶胞包括：一第一位元線；以及N個儲存單元，每一該儲存單元包括：一第一摻雜區，以及一第二摻雜區依序形成於該基板的一表面上，該第一摻雜區與該第二摻雜區之間的一通道區上方具有一閘極結構；其中，該閘極結構包括一閘極氧化層與一閘極層，該閘極氧化層具有一第一部份與一第二部份，且該第一部份的厚度大於該第二部份的厚度，該閘極層覆蓋於該閘極氧化層上；其中，該N個儲存單元中的一第一儲存單元的該第一摻雜區連接至該第一位元線，該閘極結構連接至一第一控制信號線與一第一反熔絲信號線；以及，該N個儲存單 元中的一第m儲存單元中的該第一摻雜區連接至一第(m-1)儲存單元中的該第二摻雜區，該閘極結構連接至一第m控制信號線與一第m反熔絲信號線，且m為大於等於二且小於等於N的整數。
  18. 如申請專利範圍第17項所述之非揮發性記憶體，其中該第一一位元記憶胞包括一第(N+1)儲存單元，該第(N+1)儲存單元包括：該第一摻雜區，以及一隔離結構依序形成於該基板的該表面上，該第一摻雜區與該隔離結構之間的另一通道區上方具有該閘極結構；其中，該閘極結構連接至一第(N+1)控制信號線與一第(N+1)反熔絲信號線；其中，該第一摻雜區連接至該第N儲存單元中的該第二摻雜區。
  19. 如申請專利範圍第17所述之非揮發性記憶體，其中將一閉路狀態記錄於一第y記憶單元時，將一程式電壓提供至該第一位元線，將一破壞電壓提供至一第y反熔絲信號線，將一開啟電壓提供至該第一控制信號線至一第y控制信號線以及該第一反熔絲信號線至一第(y-1)反熔絲信號線，將一關閉電壓提供至一第(y+1)控制信號線至一第N控制信號線以及一第(y+1)反熔絲信號線至一第N反熔絲信號線，其中，y為大於一且小於N的整數。
  20. 如申請專利範圍第17項所述之非揮發性記憶體，其中將一開路狀態記錄於一第y記憶單元時，將一未 程式電壓提供至該第一位元線，將一破壞電壓提供至一第y反熔絲信號線，將一開啟電壓提供至該第一控制信號線至一第y控制信號線以及該第一反熔絲信號線至一第(y-1)反熔絲信號線，將一關閉電壓提供至一第(y+1)控制信號線至一第N控制信號線以及一第(y+1)反熔絲信號線至一第N反熔絲信號線，其中，y為大於1且小於N的整數。
  21. 如申請專利範圍第17項所述之非揮發性記憶體，其中於讀取該第一一位元記憶胞時，將一位元線讀取電壓提供至該第一位元線，將一讀取控制電壓提供至該第一控制信號線至一第y控制信號線以及該第一反熔絲信號線至一第y反熔絲信號線，將一關閉電壓提供至一第(y+1)控制信號線至一第N控制信號線以及一第(y+1)反熔絲信號線至一第N反熔絲信號線，使得該第一位元線產生一讀取電流以讀取一第y記憶單元的一儲存狀態，其中，y為大於1且小於N的整數。
  22. 如申請專利範圍第17項所述之非揮發性記憶體，其中於讀取該第一一位元記憶胞時，將一位元線讀取電壓提供至該第一位元線，將一讀取控制電壓提供至所有N個控制信號線以及所有N個反熔絲信號線，使得該第一位元線產生一讀取電流。
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