JP5657521B2 - 未プログラムotpメモリアレイ用のテスト回路 - Google Patents
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Description
本出願は、2008年4月3日出願の米国仮特許出願第61/042,052号の優先権の利益を主張し、その出願は、その全体において参照により本明細書に援用される。
本発明は、一般に不揮発性メモリに関する。特に、本発明は、一回限りプログラム可能(OTP)メモリに関する。
アンチヒューズメモリは、一種の一回限りプログラム可能(OTP:one−timeprogrammable)メモリであり、OTPメモリ(ワンタイムプログラマブルメモリ)では、デバイスは、データを用いて一度(電気的に)永久にプログラムすることができる。このデータは、特定の用途のためにエンドユーザによってプログラムされる。使用可能ないくつかのタイプのOTPメモリセルがある。OTPメモリは、どんなデータでもプログラムできるので、ある程度の柔軟性をユーザにもたらす。
本発明の目的は、既存のOTPテスト方法およびシステムの少なくとも1つの不都合を防止または軽減することである。
一般に、本発明は、ワード線およびビット線接続部、列デコーダ、ワード線ドライバ、正確な復号化、感知、および多重化が正常に動作することを保証するために、未プログラムOTPメモリをテストする方法およびシステムを提供する。OTPテストシステムには、列テスト回路および行テスト回路の一方または両方が含まれる。列テスト回路は、テストワード線の活性化に応じて、読み出し動作中にプログラム済みOTPメモリセルによって供給される電圧レベルと同様の電圧レベルに全てのビット線を結合する。ビット線電圧は、感知することができ、それによって、列復号化および感知増幅器回路のテストを可能にする。行テスト回路は、OTPメモリアレイにおけるワード線の活性化に応じて、読み出し動作中にプログラム済みOTPメモリセルによって供給される電圧レベルと同様の電圧レベルにテストビット線を結合する。テストビット線の電圧は、感知することができ、それによって、行復号化およびドライバ回路のテストを可能にする。したがって、ワード線およびビット線などの信号線の連続性は、これらの信号線を駆動するための論理が依存できるときに、テストすることができる。
Claims (22)
- 一回限りプログラム可能(OTP)メモリであって、
未プログラムOTPセルを有するメモリアレイと、
前記メモリアレイの第1の端部に位置する復号化回路と、
前記メモリアレイの第2の反対側端部に位置するテストセルを含むテスト回路であって、前記テストセルが、テスト動作中に、活性化されたワード線に応じて、全てのビット線を第1の電圧に同時に結合するためにマスクプログラムされ、前記全てのビット線が、通常の読み出し動作中に第2の電圧にプリチャージされる、テスト回路と、
前記全てのビット線の電圧を感知するための感知回路と、
を含むOTPメモリ。 - 前記全てのビット線の前記第1の電圧が、プログラム済みOTPセルによって供給される読み出し電圧に対応する、請求項1に記載のOTPメモリ。
- 前記テストセルが、前記未プログラムOTPセルに接続された複数のビット線を前記第1の電圧に結合し、前記復号化回路が、前記複数のビット線に接続された列回路を含む、請求項1に記載のOTPメモリ。
- 前記テストセルが、前記活性化されたワード線によって自身のゲート端子が形成されたテストセルの行を含み、前記テストセルのそれぞれが、前記複数のビット線の1つに接続される、請求項3に記載のOTPメモリ。
- 前記未プログラムOTPセルのそれぞれと、前記テストセルのそれぞれが、同一のレイアウトを有する単一トランジスタアンチヒューズセルである、請求項4に記載のOTPメモリ。
- 前記未プログラムOTPセルのそれぞれと、前記テストセルのそれぞれが、同一のレイアウトを有する2トランジスタアンチヒューズセルである、請求項4に記載のOTPメモリ。
- 前記復号化回路は、複数のワード線に接続された行回路を含み、前記活性化されたワード線が、前記複数のワード線の1つであり、前記複数のワード線が、前記未プログラムOTPセルの行に接続される、請求項1に記載のOTPメモリ。
- 前記テストセルは、第1のテストセルであり、
前記複数のワード線によって形成された自身のゲート端子を有する第2のテストセルの列をさらに含み、該第2のテストセルのそれぞれが、テストビット線に接続される、請求項7に記載のOTPメモリ。 - 前記第2のテストセルのそれぞれが、任意の活性化されたワード線に応じて、前記第1の電圧を、前記テストビット線に結合するようにマスクプログラムされる、請求項8に記載のOTPメモリ。
- 前記感知回路が、前記テストビット線の前記第1の電圧を感知するための専用テスト感知増幅器である、請求項8に記載のOTPメモリ。
- 前記テスト回路が、未プログラムOTPセルの列に接続されたビット線に、テストビット線を選択的に接続するためのテスト結合デバイスを含む、請求項8に記載のOTPメモリ。
- 一回限りプログラム可能(OTP)メモリであって、
ワード線およびビット線に接続された未プログラムOTPセルを有するメモリアレイと、
前記ワード線の1つの活性化に応じて、テストビット線を第1の電圧に充電するための、全ての前記ワード線に同時に接続された第1のマスクプログラムされたセルを含む行テスト回路と、
テスト動作中に、テストワード線の活性化に応じて、前記ビット線を前記第1の電圧に結合するための第2のマスクプログラムされたセルを含む列テスト回路であって、前記ビット線が、通常の読み出し動作中に、第2の電圧にプリチャージされる列テスト回路と、
前記ビット線および前記テストビット線の電圧を感知するための感知回路と、
を含むOTPメモリ。 - 前記行テスト回路が、前記ワード線の第1の端部に接続され、前記ワード線を駆動するための行回路が、前記第1の端部と反対側の、前記ワード線の第2の端部に接続される、請求項12に記載のOTPメモリ。
- 前記列テスト回路が、前記ビット線の第1の端部に接続され、前記列回路が、前記第1の端部と反対側の、前記ワード線の第2の端部に接続される、請求項13に記載のOTPメモリ。
- 前記行テスト回路が、前記ワード線によって自身のゲート端子が形成された行テストセルの列を含み、前記行テストセルのそれぞれが、前記テストビット線に接続される、請求項14に記載のOTPメモリ。
- 前記列テスト回路が、前記ビット線に接続された、かつ前記テストワード線によって自身のゲートが形成された列テストセルの行を含む、請求項15に記載のOTPメモリ。
- 前記行テストセルおよび前記列テストセルが、前記第1の電圧に接続された第1の拡散領域と、前記ビット線の1つおよび前記テストビット線に接続された第2の拡散領域と、を有するマスクプログラム可能セルを含む、請求項16に記載のOTPメモリ。
- 未プログラム一回限りプログラム可能(OTP)メモリアレイをテストするための方法であって、
全てのビット線を第1の電圧レベルに同時に結合するためにマスクプログラムされたメモリセルを含むテスト回路を作動するステップであって、前記全てのビット線が、通常の読み出し動作中に、第2の電圧レベルにプリチャージされる、ステップと、
前記電圧レベルの有無に対応する論理状態を提供するために前記全てのビット線を感知するステップと、
を含む方法。 - 前記作動するステップが、前記マスクプログラムされたメモリセルに結合されたワード線を駆動するステップを含み、前記マスクプログラムされたメモリセルが、前記全てのビット線を前記第1の電圧レベルに同時に結合する、請求項18に記載の方法。
- 列アドレスを繰り返して変更するステップと、前記全てのビット線の異なるビット線を感知するステップと、をさらに含む、請求項19に記載の方法。
- 前記マスクプログラムされたメモリセルは、第1のマスクプログラムされたメモリセルであり、感知するステップの後で、前記テストビット線を前記第1の電圧レベルに結合するための第2のマスクプログラムされたメモリセルの1つに結合されたワード線を駆動することにより、テストビット線に結合された該第2のマスクプログラムされたメモリセルを含む別のテスト回路を活性化するステップをさらに含む、請求項18に記載の方法。
- 感知するステップの後で、前記テストビット線を前記第2の電圧レベルにプリチャージするステップと、第2のマスクプログラムされたメモリセルの別の1つに結合された別のワード線を駆動するために行アドレスを変更するステップと、をさらに含む、請求項18に記載の方法。
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