KR20110015535A - 프로그램되지 않은 ｏｔｐ 메모리 어레이용 테스트 회로 - Google Patents

프로그램되지 않은 ｏｔｐ 메모리 어레이용 테스트 회로 Download PDF

Info

Publication number
KR20110015535A
KR20110015535A KR1020107024728A KR20107024728A KR20110015535A KR 20110015535 A KR20110015535 A KR 20110015535A KR 1020107024728 A KR1020107024728 A KR 1020107024728A KR 20107024728 A KR20107024728 A KR 20107024728A KR 20110015535 A KR20110015535 A KR 20110015535A
Authority
KR
South Korea
Prior art keywords
test
cell
bit line
column
circuit
Prior art date
Application number
KR1020107024728A
Other languages
English (en)
Other versions
KR101378625B1 (ko
Inventor
울로덱 쿠르자노윅즈
Original Assignee
싸이던스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 싸이던스 코포레이션 filed Critical 싸이던스 코포레이션
Publication of KR20110015535A publication Critical patent/KR20110015535A/ko
Application granted granted Critical
Publication of KR101378625B1 publication Critical patent/KR101378625B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

워드라인과 비트라인 접속부, 칼럼 디코더, 워드라인 구동기, 디코딩의 보정, 감지 및 다중송신이 적당하게 작동하는 것을 보장하기 위해, 프로그램되지 않은 OTP 메모리를 테스트하기 위한 회로가 제공된다. OTP 테스팅 시스템은 칼럼 테스트 회로와 로우 테스트 회로를 포함하거나, 이들 중 하나를 포함한다. 칼럼 테스트 회로는 판독 작동 동안에, 테스트 워드라인의 시동에 응답하여, 판독 작동 동안에 프로그램된 OTP 메모리 셀로 제공된 것과 유사한 전압 레벨로 모든 비트라인을 충전한다. 비트라인 전압이 감지되어, 칼럼 디코딩을 테스트할 수 있고 증폭기 회로를 감지한다. 로우 테스트 회로는 OTP 메모리 어레이의 워드라인의 시동에 응답하여, 판독 작동 동안에 프로그램된 OTP 메모리 셀에 의해 제공된 것과 유사한 전압 레벨로 테스트 비트라인을 충전한다. 이러한 테스트 비트라인 전압이 감지되어, 로우 디코딩과 구동기 회로의 테스트를 허용한다.

Description

프로그램되지 않은 ＯＴＰ 메모리 어레이용 테스트 회로{TEST CIRCUIT FOR AN UNPROGRAMMED OTP MEMORY ARRAY}
본 발명은 전반적으로 비-휘발성 메모리에 관한 것이다. 보다 상세하게는, 본 발명은 OTP(one-time programmable) 메모리에 관한 것이다.
한 타입의 안티-퓨즈 메모리로서 OTP 메모리가 있으며, 이 메모리에 장치가 데이터로 영구적으로 (전기적으로) 한번 프로그램된다. 이러한 데이터는 특정 경우에 마지막 사용자에 의해 프로그램된다. 수개 타입의 OTP 메모리 셀이 사용될 수 있다. 임의의 데이터가 프로그램될 수 있기 때문에, OTP 메모리는 사용자에게 가요성 레벨을 제공한다.
안티-퓨즈 메모리는 RF-ID 태그를 포함한 모든 OTP 경우에 사용될 수 있다. RF-ID 태그(tagging)는 특히 영업, 보안, 운송, 병참 및 군수 분야와 같은 산업분야에 보다 일반적으로 사용되고 있다. 간이한 풀(full) CMOS 호환성 안티-퓨즈 메모리는 집적 회로 제조 및 테스트 공정에 대한 RF-ID 태그 개념의 적용을 가능하게 한다. 따라서, 모든 웨이퍼 및/또는 상기 웨이퍼 상의 모든 다이의 RF 통신 인터페이스와 작동하는 안티-퓨즈 메모리를 사용함으로써, IC 제조 생산이 증가될 수 있으며, 이는 IC 제조 및 패키징 동안뿐만 아니라 인쇄 회로 기판 조립체 동안에 칩의 특정 정보나 웨이퍼의 특정 정보를 프로그래밍하고 판독하는 접속부가 보다 덜 필요하게 한다.
도 1은 공지된 안티-퓨즈 메모리 셀의 회로 다이어그램이며, 도 2와 도 3은 각각 도 1에 도시된 안티-퓨즈 메모리 셀의 평면도 및 단면도이다. 도 1의 안티-퓨즈 메모리 셀은 비트라인(BL)을 안티-퓨즈 장치(12)의 바닥 플레이트에 연결하기 위하여, 패스, 즉 액세스 트랜지스터(10)를 포함한다. 안티-퓨즈 장치(12)는 게이트 절연 파괴(dielectric breakdown) 기반의 안티-퓨즈 장치로 여겨진다. 워드라인(WL)이 액세스 트랜지스터(10)의 게이트에 연결되어 터언 온되고, 셀 플레이트 전압 Vcp는 안티-퓨즈 장치(12)를 프로그램하기 위하여 안티-퓨즈 장치(12)의 상부 플레이트에 연결된다.
도 2와 도 3으로부터 알 수 있는 바와 같이, 액세스 트랜지스터(10)와 안티-퓨즈 장치(12)의 레이아웃은 매우 간단하고 복잡하지 않다. 액세스 트랜지스터(10)의 게이트(14)와 안티-퓨즈 장치(12)의 상부 플레이트(16)는 동일층의 폴리실리콘으로 구성되며, 활성 영역(18)을 가로질러 뻗어있다. 게이트 유전체로 알려진 것과 같은 얇은 게이트 산화물(20)이 폴리실리콘과 그 아래의 활성 영역을 전기 절연시키기 위하여, 각각의 폴리실리콘 층 아래의 활성 영역(18)에 형성된다. 게이트(14)의 어느 한 면에 확산 구역(22 및 24)이 형성되고, 이 확산 구역(24)은 비트라인과 연결된다. 비록 도시되지 않았지만, 측벽 스페이서 성형, LDD(lightly doped diffusions)와 확산, 및 게이트 실리콘화합물화(silicidation)와 같은 표준 CMOS 처리 공정이 적용될 수 있다는 것을 당업자라면 알 수 있을 것이다. 종래의 단일의 트랜지스터와 커패시터 셀 구성이 폭넓게 사용되는 한편, 트랜지스터-온리 안티-퓨즈 셀이 고-밀도의 경우에 달성될 수 있는 반도체 어레이 영역의 절감 때문에 더욱 바람직하다. 이러한 트랜지스터-온리 안티-퓨즈는 신뢰성이 있으며 저가의 CMOS 처리 공정으로 간단하게 제조될 수 있다.
도 4a는 임의의 표준 CMOS 공정으로 처리될 수 있는 안티-퓨즈 트랜지스터의 단면도이다. 이러한 안티-퓨즈 트랜지스터와 그의 변형예가 본 출원인의 2005년 10월 21일에 출원된 미국특허출원번호 제10/553,873호와 2007년 6월 13일에 출원된 미국특허출원번호 제11/762,552호에 개시되어 있고, 이 개시된 사항을 본 명세서에서 참조를 위해 통합하고 있다. 현재 기재된 실시예에 있어서, 안티-퓨즈 트랜지스터는 간단한 두꺼운 게이트 산화물이나, 또는 하나의 플로팅(floating) 확산 터미널을 갖는 인풋/아웃풋 MOS 트랜지스터와 거의 동일하다. 분할-채널 커패시터나 할프(half)-트랜지스터로 명명된, 기재된 안티-퓨즈 트랜지스터는, 폴리실리콘 게이트와 기판 사이의 퓨즈 링크가 장치의 특정 구역에 예측가능하게 국부 위치하도록, 신뢰성있게 프로그램된다. 도 4a의 단면도가 장치의 채널 길이부를 따라 취해졌다. 채널은 각각의 확산 구역에 인접한 폴리실리콘 게이트의 에지에 의해 형성된 길이부를 갖는, 배치된 폴리실리콘 게이트 아래의 영역일 수 있다.
안티-퓨즈 셀(30)은 기판 채널 구역(34) 상에 형성된 가변 두께의 게이트 산화물(32), 폴리실리콘 게이트(36), 측벽 스페이서(38), 필드 산화물 구역(40), 확산 구역(42), 및 상기 확산 구역(42)에서의 LDD 구역(44)을 포함한다. 비트라인 접속부(46)가 확산 구역(42)과 전기 접속되는 것으로 도시되었다. 가변 두께의 게이트 산화물은 두꺼운 게이트 산화물(32)과 얇은 게이트 산화물(33)로 이루어져, 채널 길이부의 일부가 두꺼운 게이트 산화물로써 커버되고, 채널 길이부의 나머지 부분이 얇은 게이트 산화물로써 커버된다. 일반적으로, 얇은 게이트 산화물은 산화물 파괴가 발생할 수 있는 구역이다. 다른 한편으로 확산 구역(42)을 만나는 두꺼운 게이트 산화물 에지는 액세스 에지를 형성하고, 이 에지에서 게이트 산화물 파괴가 방지되고 게이트(36)와 확산 구역(42) 사이의 전류가 프로그램된 안티-퓨즈 트랜지스터에 대해 유동하게 된다. 두꺼운 산화물부가 채널 구역으로 뻗어있는 거리는 마스크 등급에 따라 결정되는 한편, 두꺼운 산화물부가 동일한 칩 상에 형성된 고 전압 트랜지스터의 최소 길이 만큼 적어도 길게 형성되는 것이 바람직하다.
이러한 실시예에 있어서, 확산 구역(42)은 폴리실리콘 게이트(36)로부터 전류를 감지하기 위해, 비트라인 접속부(46)나 다른 라인을 통해 비트라인과 연결되고, 프로그래밍 전압이나 전류를 순응하도록 도프(dope)될 수 있다. 이러한 확산 구역(42)은 가변 두께의 게이트 산화물의 두꺼운 산화물부 부근에 형성된다. 고 전압 손상이나 전류 누설로부터 안티-퓨즈 셀(30)의 에지를 더욱 보호하기 위하여, 살리사이드 보호 산화물로 알려진 것과 같은 레지스터 보호 산화물(RPO: resistor protection oxide)이 측벽 스페이서(38)의 에지로부터 금속 입자를 더욱 이격시키는 제조 공정 동안에 유도될 수 있다. 이러한 RPO는 확산 구역(42)의 일부와 폴리실리콘 게이트(36)의 일부만이 살리사이드화되는 것을 방지하기 위한 살리사이드화 공정 동안에, 사용되는 것이 바람직하다. 살리사이드된 트랜지스터가 누설을 보다 촉진시키고, 이에 따라 파괴 전압을 보다 낮추는 것으로 알려졌다. 따라서 비-살리사이드된 확산 구역(42)을 구비하면 누설이 감소될 것이다. 확산 구역(42)이 저 전압 트랜지스터나, 고 전압 트랜지스터나, 또는 동일하거나 상이한 확산 프로파일을 초래하는 이들 2개의 트랜지스터의 조합에 대해 도프될 수 있다.
안티-퓨즈 셀(30)의 개략적인 평면도가 도 4b에 도시되어 있다. 비트라인 접속부(46)가 도 4a의 단면도와 도 4b의 평면도에서 서로 위치가 맞춰지도록 기준점으로 사용될 수 있다. 활성 영역(48)은 채널 구역(34)과 확산 구역(42)이 형성되는 장치의 구역이며, 제조 공정 동안에 OD 마스크에 의해 형성된다. 점선(50)은, 두꺼운 게이트 산화물이 제조 공정 동안에 OD2 마스크를 통해 형성되는, 영역을 나타낸다. 보다 상세하게는, 점선(50)에 의해 둘러싸인 영역은 두꺼운 산화물이 형성되는 구역을 나타낸다. OD는 간단하게 말하자면 산화물이 형성될 기판상의 구역을 형성하는 CMOS 공정 동안에 사용될 산화물 정의 마스크(oxide definition mask)를 의미하고, OD2는 제 1 산화물 정의 마스크와 상이한 제 2 산화물 정의 마스크를 의미한다. 본 발명의 일 실시예에 따르면, 활성 영역(48)의 에지에 의해 경계가 설정되고, OD2 마스크의 최우측 에지에 의해 경계가 설정된 얇은 게이트 산화물 영역이 최소가 된다. 현재 기재된 실시예에 있어서, 이러한 영역은 최우측 OD2 마스크 에지를 활성 영역(48)의 평행한 에지 쪽으로 이동시킴으로써 최소화될 수 있다. 참조를 위해 본 발명에 통합된 본 출원인의 2007년 6월 13일에 출원한 미국특허출원번호 제11/762,552호에는 비-휘발성 메모리 어레이에 사용될 수 있는 교호의 단일의 트랜지스터 안티-퓨즈 메모리 셀이 개시되어 있다.
도 5는 본 발명의 일 실시예에 따른, 단일의 트랜지스터 안티-퓨즈 메모리 셀 메모리 어레이의 평면도이다. 본 실시예에 있어서, 단지 4개의 워드라인과 4개의 비트라인이 도시되었다. 메모리 어레이(60)에서의 각각의 단일의 트랜지스터 안티-퓨즈 셀(30)은 하나의 폴리실리콘 게이트(62)를 구비하고, 도 4a 및 도 4b의 안티-퓨즈 셀(30)과 동일한 구조를 갖는다. 메모리 어레이(60)에 있어서, 각각의 안티-퓨즈 메모리 셀의 폴리실리콘 게이트(62)를 형성하는 폴리실리콘 라인은 모든 안티-퓨즈 메모리 셀의 로우(row)와 공통이다. 메모리 어레이(60)가 16개의 안티-퓨즈 메모리 셀을 포함하여 도시되었고, 여기서 4개의 셀이 제 1 로우(64), 제 2 로우(66), 제 3 로우(68) 및 제 4 로우(70)에 각각 배치된다. 워드라인(WLi, WLi+1, WLi+2 및 WLi+3)은 로우(64, 66, 68 및 70)의 폴리실리콘 게이트(62)에 각각 연결된다. 점선(72)은 메모리 어레이에서의 영역을 형성하고, 이 영역에서 두꺼운 게이트 산화물이 제조 공정 동안에 두꺼운 게이트 산화물 정의 마스크를 통해 형성될 것이다. 도 5에 도시된 구성에 있어서, 로우(64 및 66)로부터의 각각의 쌍의 메모리 셀이 공통의 확산 구역(74)과 공통의 비트라인 접속부(76)를 공유한다. 각각의 비트라인 접속부는 비트라인(BLn, BLn+1, BLn+2 및 BLn+3)과 같은 상이한 비트라인에 연결된다. 각각의 비트라인은 프리차지 회로(78), 칼럼 디코더 및 감지 증폭기 회로 블록(80)과 연결된다. 프리차지 회로(78, precharge circuit)는 모든 비트라인을 판독 작동 동안에 소정의 전압으로 프리차지하는 한편, 칼럼 디코더 및 감지 증폭기 회로 블록(80)은 하나의 감지 증폭기와 하나 이상의 비트라인을 공유하는 다중송신(multiplexing) 장치를 포함한다. 도 5의 아키텍쳐를 사용하는 메모리 어레이의 실제 레이아웃은 칼럼 디코더 및 감지 증폭기 회로 블록(80)과 마주하여, 비트라인의 일단부에 위치한 프리차지 회로(78)를 구비하며, 상기 프리차지 회로(78)는 상기 칼럼 디코더와 상기 감지 증폭기 회로 블록(80)에 인접하거나 통합된다.
개략적인 프로그램 및 판독 작동이 현재 도 4a 및 도 4b의 안티-퓨즈 셀(30)과, 도 5의 메모리 어레이(60)를 참조하여 기재되었다. 일반적으로, 안티-퓨즈 트랜지스터는 바람직하게는 얇은/두꺼운 게이트 산화물 경계와 얇은 게이트 산화물/소스 확산 에지 중 어느 하나에서, 게이트 산화물을 단절시킴으로써 프로그램된다. 이러한 구성은 게이트와 프로그램된 셀의 채널 사이의 충분히 높은 전압 차와 실질적인 저 전압 차를, 가능하다면, 모든 여러 셀에 가함으로써 달성된다. 따라서, 일단 영구적인 전도성 링크가 형성된다면, 폴리실리콘 게이트에 가해진 전류는 링크와 채널을 통해 확산 구역으로 흐르게 될 것이며, 이 확산 구역은 종래의 감지 증폭기 회로에 의해 감지될 수 있다. 본 실시예에 있어서, 안티-퓨즈 셀(30)의 프로그래밍은 선택된 비트라인을 OV1로 접지시킴으로써 그리고 선택된 로우를 프로그래밍 전압 레벨(VPP)로 구동시킴으로써 달성되고, 상기 프로그래밍 전압 레벨은 전형적으로 여러 회로에 제공된 VDD 전압 공급부 보다 더 크다. 이러한 조건 하에서, 얇은 게이트 산화물(33)은 채널 구역(34)과 워드라인 사이에 형성된 큰 전기장에서 파괴되곤 하여, 채널 구역(34)과 폴리실리콘 게이트(36) 사이에 전기 전도성 접속부를 형성한다. 이러한 전기 전도성 접속부는 전도성 링크나 안티-퓨즈 일 수 있다. 예를 들면 도 5에 있어서, BLn가 접지되고 WLi이 VPP로 구동되도록 선택된다면, BLn와 WLi의 교차점에서의 안티-퓨즈 셀(30)은 그 전도성 링크가 일단 형성되면 프로그램될 것이다. 따라서 WLi와 접속된 임의의 안티-퓨즈 트랜지스터는 대응하는 비트라인이 접지되면 프로그램될 수 있다. 다른 한편으로, WLi과 접속된 임의의 안티-퓨즈 트랜지스터의 프로그래밍 방지는 접속된 비트라인을 VDD로 바이어스 함으로써 행해진다. 감소된 전기장은 형성될 전도성 링크에 대해 불충분하다.
형성된 전도성 링크를 사용하여 프로그램되거나 프로그램되지 않은 안티-퓨즈 트랜지스터를 판독하기 위하여, 모든 비트라인은 선택된 워드라인을 VDD로 구동시킴으로써 이어서 VSS로 프리차지된다. 전도성 링크를 구비한 임의의 프로그램된 안티-퓨즈 트랜지스터는 이에 대응하는 비트라인을 전도성 링크에 의해 VDD 구동식 워드라인을 통해 상기 VDD로 구동시킨다. 증가된 비트라인 전압이 감지될 수 있다. 전도성 링크가 없는 임의의 프로그램되지 않은 안티-퓨즈 트랜지스터는 그 대응하는 비트라인에서 영향을 받지 않으며, 이는 VSS 프리차지 레벨에서 유지된다는 것을 의미한다.
OTP 메모리가 제조자나 행상인이 아닌 최종 소비자에 의해 프로그램된다는 것을 당업자라면 알 수 있을 것이다. 따라서, 제조자에 의해 제공된 수개의 조건이 있으며 제공된 OTP 메모리가 최종 소비자에 의해 사용되기 전에 적당하게 작동하는지에 대한 테스트가 행해진다. 보다 상세하게는, 제조자는 OTP 메모리의 회로가 적합하게 작동하는지를 보증할 수 있다. 불량 셀은 잘 알려진 여분의 기술(redundancy techniques)을 사용하여, 마지막 사용자에 의해 성공적으로 프로그래밍된 이후에 여분의 로우나 칼럼의 셀로 교체될 수 있다. 특히, 이러한 테스트는 로우 디코더 및 칼럼 디코더와 같이 제조된 회로가 설계된 바와 같이 작동하고, 워드라인과 비트라인의 형성 동안에 제조 결함이 발생하지 않는다는 것을 보장한다.
비트라인이 프로그램되지않은 셀의 전압 레벨에 대응하는 전압 레벨로 프리차지되고, 워드라인을 판독 전압(read voltage)으로 구동시키면 셀이 프로그램되지 않음에 따라 어떠한 영향도 받지 않기 때문에, 상기 기재한 OTP 메모리 장치의 작동성을 테스트하기 어렵다. 기재된 OTP 메모리 장치에 대하여, 비트라인은 프로그램된 OTP 메모리 셀이 시동될 때에만 VDD 쪽으로 상승될 것이다.
따라서, 임의의 OTP 메모리 셀을 프로그래밍하지 않으면서도 프로그램되지 않은 OTP 메모리 어레이를 테스트하기 위한 회로가 제공되는 것이 바람직하다.
본 발명의 목적은 종래의 OTP 테스트 방법과 시스템의 적어도 하나의 단점을 제거하거나 해소하는 데 있다.
본 발명의 제 1 특징은 OTP 메모리를 제공하는 것이다. OTP 메모리는 메모리 어레이, 디코딩 회로, 테스트 회로, 및 감지 회로를 포함한다. 메모리 어레이가 프로그램되지 않은 OTP 셀을 포함하는 한편, 디코딩 회로가 메모리 어레이의 제 1 단부에 위치된다. 테스트 회로가 시동된 워드라인 테스트 작동 동안에 응답하여, 적어도 하나의 비트라인을 제 1 전압 쪽으로 연결시키는 메모리 어레이의 제 2 및 반대 단부에 위치된다. 적어도 하나의 비트라인은 정상 판독 작동 동안에 제 2 전압으로 프리차지된다. 감지 회로는 적어도 하나의 비트라인의 전압을 감지한다. 본 발명의 일 실시예에 따르면, 적어도 하나의 비트라인의 제 1 전압은 프로그램된 OTP 셀에 의해 제공된 판독 전압에 대응한다.
다른 일 실시예에 있어서, 테스트 회로는 프로그램되지 않은 OTP 셀과 연결된 복수의 비트라인을 제 1 전압과 접속시키고, 디코딩 회로는 복수의 비트라인과 접속된 칼럼 회로를 포함한다. 이러한 실시예에 있어서, 테스트 회로는 시동된 워드라인에 의해 형성된 그 게이트 터미널을 갖는 로우의 테스트 셀을 포함하고, 각각의 테스트 셀은 복수의 비트라인 중 하나의 비트라인과 연결된다. 각각의 테스트 셀은 시동된 워드라인의 응답에 따라 대응하는 비트라인과 접속하도록 프로그램된 마스크이다. 선택적으로, 각각의 테스트 셀은 프로그램되지 않은 OTP 셀 중 하나의 셀과 구조와 레이아웃이 동일하고, 시동된 워드라인의 제 1 전압을 대응하는 비트라인과 연결하도록 프로그램될 수 있다. 프로그램되지 않은 OTP 셀과 테스트 셀은 동일한 레이아웃의 단일의 트랜지스터 안티-퓨즈 셀이거나, 동일한 레이아웃의 2개의-트랜지스터 안티-퓨즈 셀일 수 있다.
본 발명의 다른 일 실시예에 있어서, 디코딩 회로는 복수의 워드라인과 연결된 로우 회로를 포함하며, 시동된 워드라인은 복수의 워드라인 중 하나의 워드라인이고, 상기 복수의 워드라인은 프로그램되지 않은 OTP 셀의 로우에 연결된다. 본 실시예에 있어서, 테스트 회로는 복수의 워드라인에 의해 형성된 게이트 터미널을 갖는 테스트 셀의 칼럼을 포함하며, 이 경우 각각의 테스트 셀이 적어도 하나의 비트라인과 연결된다. 각각의 테스트 셀은 시동된 워드라인에 응답하여 제 1 전압을 적어도 하나의 비트라인에 연결하도록 프로그램된 마스크일 수 있다. 선택적으로, 각각의 테스트 셀은 프로그램되지 않은 OTP 셀 중 하나의 셀과 구조 및 레이아웃이 동일하고, 시동된 워드라인의 제 1 전압을 대응하는 비트라인과 연결하기 위해 프로그램될 수 있다. 더욱이, 감지 회로는 적어도 하나의 비트라인의 제 1 전압을 감지하기 위한 정교한 테스트 감지 증폭기이며, 테스트 회로는 적어도 하나의 비트라인을 프로그램되지 않은 OTP 셀의 칼럼에 연결한 비트라인에 선택적으로 연결하기 위한 테스트 커플링 장치를 포함한다.
본 발명의 제 2 특징은 OTP 메모리를 제공하는 것이다. OTP 메모리는 메모리 어레이, 로우 테스트 회로, 칼럼 테스트 회로, 및 감지 회로를 포함한다. 메모리 어레이는 워드라인과 비트라인에 연결된 프로그램되지 않은 OTP 셀을 구비한다. 로우 테스트 회로는 워드라인 중 하나의 워드라인의 시동에 따라, 테스트 비트라인을 제 1 전압으로 충전하는 워드라인과 접속된다. 칼럼 테스트 회로는 워드라인의 시동에 응답하여 테스트 작동 동안에 비트라인을 제 1 전압 테스트로 연결하며, 이 경우 비트라인은 제 2 전압 정상 판독 작동 동안에 프리차지된다. 감지 회로는 비트라인의 전압과 테스트 비트라인의 전압을 감지한다. 제 2 특징의 실시예에 따라, 로우 테스트 회로는 워드라인의 제 1 단부에 연결되고, 워드라인을 구동시키는 로우 회로는 제 1 단부와 마주한 워드라인의 제 2 단부에 연결된다. 로우 테스트 회로는 워드라인에 의해 형성된 게이트 터미널을 구비한 로우 테스트 셀의 칼럼을 포함하며, 각각의 로우 테스트 셀은 테스트 비트라인에 연결된다. 칼럼 테스트 회로는 비트라인의 제 1 단부에 연결되고, 칼럼 회로는 상기 제 1 단부와 마주한 비트라인의 제 2 단부에 연결된다. 칼럼 테스트 회로는 비트라인에 연결된 칼럼 테스트 셀의 로우를 포함하고, 테스트 워드라인에 의해 형성된 게이트를 구비한다. 로우 테스트 셀과 칼럼 테스트 셀은 마스크 프로그램가능한 셀을 포함하며, 상기 셀은 제 1 전압과 연결된 제 1 확산 구역과, 비트라인 및 테스트 비트라인 중 하나와 연결된 제 2 확산 구역을 구비한다.
본 발명의 제 3 특징은 프로그램되지 않은 OTP 메모리 어레이를 테스트하는 방법을 제공한다. 본 발명의 방법은 테스트 회로를 기동시키는 단계와 적어도 하나의 비트라인을 감지하는 단계를 포함한다. 기동시키는 단계는 적어도 하나의 비트라인을 제 1 전압 레벨에 연결시키는 단계를 포함하며, 적어도 하나의 비트라인은 제 2 전압 레벨 정상 판독 작동 동안에 프리차지된다. 감지하는 단계는 전압 레벨의 유무 중 어느 하나에 따른 로직 상태를 제공하는 단계를 포함한다. 제 3 특징의 실시예에 따라, 기동시키는 단계는 프로그램된 테스트 메모리 셀의 로우에 연결된 워드라인을 구동시키는 단계를 포함하며, 프로그램된 테스트 메모리 셀은 복수의 비트라인을 제 1 전압 레벨에 연결시킨다. 본 발명의 방법은 칼럼 어드레스를 반복적으로 바꾸는 단계와 복수의 비트라인 중 상이한 비트라인을 감지하는 다른 단계를 포함한다. 프로그램된 테스트 메모리 셀은 마스크 프로그램된 메모리 셀을 포함한다. 기동시키는 단계 이전에, 프로그램되지 않은 OTP 메모리 셀이 프로그램된 테스트 메모리 셀이 되도록 프로그램된다.
제 3 특징의 일 실시예에 있어서, 적어도 하나의 비트라인은 프로그램된 테스트 메모리 셀의 칼럼과 연결된 테스트 비트라인을 포함하고, 기동시키는 단계는 테스트 비트라인을 제 1 전압 레벨에 연결시키는 프로그램된 테스트 메모리 셀 중 하나의 셀과 연결된 워드라인을 구동시키는 단계를 포함한다. 본 발명의 실시예는 테스트 비트라인을 감지 단계 이후에 제 2 전압 레벨로 프리차지하는 단계와, 프로그램된 테스트 메모리 셀의 어느 한 셀과 연결된 어느 한 워드라인을 구동시키는 로우 어드레스를 변경시키는 단계를 더 포함한다. 프로그램된 테스트 메모리 셀은 마스크 프로그램된 메모리 셀을 포함하거나, 또는 시동시키기 전에, 프로그램되지 않은 OTP 메모리 셀은 프로그램된 테스트 메모리 셀이 되도록 프로그램된다.
본 발명의 다른 특징은 첨부한 도면과 관련하여 본 발명의 특정 실시예의 아래 기재를 참조한다면 당업자에게 명확할 것이다.
도 1은 DRAM-타입의 안티-퓨즈 셀의 회로 다이어그램이고;
도 2는 도 1의 DRAM-타입의 안티-퓨즈 셀의 평면도이고;
도 3은 도 2의 선 A-A를 따라 취한 DRAM-타입의 안티-퓨즈 셀의 단면도이고;
도 4a는 가변 두께의 게이트 산화물 안티-퓨즈 트랜지스터의 단면도이고;
도 4b는 도 4a의 가변 두께의 게이트 산화물 안티-퓨즈 트랜지스터의 개략적인 평면도이고;
도 5는 도 4a의 가변 두께의 게이트 산화물 메모리 셀을 사용하는 단일의-트랜지스터 안티-퓨즈 메모리 어레이의 평면도이고;
도 6은 본 발명의 일 실시예에 따른 OTP 메모리 장치의 블럭 다이어그램이고;
도 7은 본 발명의 일 실시예에 따른, 로우 및 칼럼 테스트 회로를 구비한 단일의-트랜지스터 안티-퓨즈 메모리 어레이의 평면도이고;
도 8은 도 7의 단일의-트랜지스터 안티-퓨즈 메모리 어레이의 개략적인 회로도이고;
도 9는 본 발명의 다른 일 실시예에 따른, 로우 테스트 회로와 칼럼 테스트 회로를 구비한 단일의-트랜지스터 안티-퓨즈 메모리 어레이의 평면도이고;
도 10은 도 9의 단일의-트랜지스터 안티-퓨즈 메모리 어레이의 개략적인 회로도이고;
도 11은 로우 테스트 회로와 칼럼 테스트 회로를 사용하여 OTP 메모리 어레이를 테스트하는 방법을 도시한 플로우 차트이며;
도 12는 본 발명의 다른 일 실시예에 따른, 로우 테스트 회로와 칼럼 테스트 회로를 구비한 2개의-트랜지스터 안티-퓨즈 메모리 어레이의 평면도이다.
일반적으로, 본 발명은 워드라인과 비트라인 접속부, 칼럼 디코더, 워드라인 구동기, 디코딩 보정, 감지 및 다중송신이 적당하게 작동하는지를 보장하기 위해 프로그램되지 않은 OTP 메모리를 테스트하는 방법과 시스템을 제공한다. OTP 테스팅 시스템은 칼럼 테스트 회로와 로우 테스트 회로 중 하나 또는 양자를 포함한다. 칼럼 테스트 회로는 테스트 워드라인의 시동에 응답하여, 판독 작동 동안에 프로그램된 OTP 메모리 셀에 의해 제공된 것과 유사한 전압 레벨로 모든 비트라인을 연결한다. 비트라인 전압이 감지되어, 칼럼 디코딩 회로와 감지 증폭기 회로의 테스트를 허용한다. 로우 테스트 회로는 OTP 메모리 어레이의 워드라인의 시동에 응답하여, 판독 작동 동안에 프로그램된 OTP 메모리 셀에 의해 제공된 것과 유사한 전압 레벨로 테스트 비트라인을 연결한다. 테스트 비트라인의 전압이 감지되어, 로우 디코딩 및 구동기 회로의 테스트를 허용할 수 있다. 따라서 워드라인 및 비트라인과 같은 시그널 라인의 연속성이 테스트될 수 있으므로, 이들 시그널 라인을 구동시키기 위한 로직 또한 테스트될 수 있다.
도 6은 본 발명의 일 실시예를 도시한 블럭 다이어그램이다. OTP 메모리 장치(100)는 워드라인과 비트라인에 연결된 OTP 메모리 셀로 이루어진 OTP 메모리 어레이(102)를 포함하며, 상기 워드라인은 OTP 메모리 어레이(102)에서 수평으로 뻗어있고 비트라인은 수직으로 뻗어있다. 로우 회로 블럭(104)이 워드 라인의 제 1 단부에 연결되고, 상기 로우 회로 블럭(104)이 예를 들면 로우 디코더 및 로우 구동기와 같은 로우 관련 회로를 포함한다. 칼럼 회로 블럭(106)이 비트라인의 제 1 단부에 연결되고, 이 칼럼 회로 블럭(106)은 예를 들면 칼럼 디코더 및 감지 증폭기와 같은 칼럼 관련 회로를 포함한다. 로우 테스트 회로 블럭(108)이 워드 라인의 제 2 및 반대 단부에 연결되고, 이 로우 테스트 회로 블럭(108)은 로우 회로의 작동성과 각각의 워드라인의 물리적인 조건을 테스트하는데 사용된다. 비트라인의 제 2 및 반대 단부에 칼럼 테스트 회로 블럭(110)이 연결되고, 이 칼럼 테스트 회로 블럭(110)은 칼럼 회로의 작동성과 각각의 비트라인의 물리적인 조건을 테스트하는데 사용된다. 단지 메모리 어레이와 관련 메모리 어레이 회로만이 OTP 메모리 장치(100)용으로 도시되었고, 당업자라면 적당한 작동을 가능하게 하는데 필요한 여러 회로와 로직이 필요하다는 것을 알 수 있을 것이다. 로우 테스트 회로(108)와 칼럼 테스트 회로(110)의 물리적인 배치는 워드라인과 비트라인의 물리적인 합치성이나 연속성을 테스트 가능하게 한다. 회로 영역 오버헤드를 최소화하기 위하여, 로우 테스트 회로(108)와 칼럼 테스트 회로(110)는 OTP 메모리 어레이(102)의 메모리 셀과 동일한 물리적인 레이아웃과 실질적으로 동일한 구성을 갖는 메모리 셀로 형성된다. 따라서 이들 테스트 셀은 OTP 메모리 어레이 메모리 셀의 전기적 특성을 에뮬레이트(emulate)한다. 도 7에 도시된 일 실시예에 따른 로우 테스트 회로(108)와 칼럼 테스트 회로(110)가 더욱 상세하게 기재되었다.
도 7은 도 6의 OTP 메모리 장치(100)의 일 실시예를 도시한 트랜지스터 레벨 레이아웃의 평면도이다. 특히, OTP 메모리 어레이(102), 로우 테스트 회로(108)와 칼럼 테스트 회로(110)의 트랜지스터 레벨 실시예가 도시되어있는 한편, 칼럼 회로 블럭(106)이 프리차지 회로, 칼럼 디코더 및 감지 증폭기와 같은 공지된 칼럼 회로를 나타낸다. 로우 회로 블럭(104)이 도 7에 도시되지 않았으나, 그러나 당업자라면, 이러한 회로가 기술상 잘 알려졌다는 것을 알 수 있을 것이다. 도 7에 도시된 모든 트랜지스터는 n-채널 트랜지스터이다. OTP 메모리 어레이(102)는 도 4a, 도 4b 및 도 5에 도시된 단일의-트랜지스터 안티-퓨즈 메모리 셀과 같은 안티-퓨즈 셀(30)의 어레이이다. 본 실시예에 있어서, 단지 4개의 워드라인(WLi 내지 WLi+3)과 4개의 비트라인(BLn 내지 BLn+3)이 OTP 메모리 어레이(102)에 대해 도시되었다. 이들 워드라인과 비트라인은 정규 워드라인과 정규 비트라인이다. 단일의-트랜지스터 안티-퓨즈 메모리 셀의 이러한 특징이 상기 기재되었고, 이에 따라 본 실시예에서는 2번 기재하지 않았다.
칼럼 테스트 회로(110)는 칼럼 회로 블럭(106)과 접속된 제 1 단부와 마주한, 정규 비트라인의 제 2 단부와 접속된다. 이러한 배치의 목적은 전체적인 비트라인 길이부의 물리적인 합치성을 테스트하기 위한 것이다. 칼럼 테스트 회로(110)는 MROM(mask programmed read only memory) 셀과 같은 로우의 칼럼 테스트 셀을 포함하며, 이 경우 정규 비트라인에 대한 MROM 셀의 비율은 1 대 1이다. 도 7에 도시된 바와 같이, MROM 셀(200, 202, 204 및 206)은 테스트 워드라인(WL_Test)에 대응하는 폴리실리콘 게이트를 구비하며, 이 경우 각각의 MROM 셀은 비트라인 접속부를 통해 대응하는 정규 비트라인과 연결된 드레인 터미널(208)과, 전압 공급부(VDD)와 연결된 소스 터미널(210)을 구비한다. 본 발명에 따르면, 각각의 MROM 셀은 안티-퓨즈 트랜지스터 장치와 구조가 유사하고 동일한 처리 단계를 받게 되지만, 가변 두께의 게이트 산화물을 구비하지 않는다. 도 7의 실시예에 있어서, OTP 메모리 어레이(102)에서 두꺼운 게이트 산화물 정의 마스크(72)와 동일한 두꺼운 게이트 산화물 정의 마스크(212)가 테스트 워드라인(WL_Test)의 폴리실리콘 게이트 아래의 채널 구역 상에서 두꺼운 게이트 산화물을 형성하는데 사용된다. 즉, MROM 셀(200, 202, 204 및 206)은 OTP 메모리 장치(100)와 동일한 기판에 형성된 I/O 트랜지스터나 코어 로직 트랜지스터 중 어느 하나와 유사하게 작동한다.
셀의 작동 중, 각각의 MROM 셀은 그 대응하는 정규 비트라인을 대략 VDD - Vtn으로 충전시키며, 이 경우 Vtn는 WL_Test가 VDD이나 VREF과 같은 포지티브 전압 레벨로 시동되거나 구동되는가에 따른 n-채널 트랜지스터의 문턱값 전압이다. 칼럼 디코딩 로직에 결함이 있거나, 칼럼 테스트 회로(110)와 칼럼 회로(106) 사이에 위치한 비트라인에서의 고장과 같은 물리적인 고장이 있다면, 이때 상기 비트라인은 VDD-Vtn 전압 레벨을 가지지 못할 것이다. 따라서, VDD_Vtn 전압을 정규 비트라인에서 감지하는 못하는 것은 상기 비트라인이나 상기 비트라인에 대한 칼럼 디코딩과 관련된 수개 타입의 고장이라는 것을 나타낸다.
로우 테스트 회로(108)는 로우 회로 블럭(104)과 접속된 제 1 단부와 마주한, 정규 워드라인의 제 2 단부와 접속된다(도시 생략). 이러한 배치의 목적은 전체 워드라인 길이부의 물리적인 합치성을 테스트하는 데 있다. 로우 테스트 회로(108)는 MROM 셀과 같은 칼럼의 로우 테스트 셀을 포함하며, 이 경우 정규 워드라인에 대한 MROM 셀의 비율은 1 대 1이다. 도 7에 도시된 바와 같이, MROM 셀(214, 216, 218 및 220) 각각은 정규 워드라인 중 한 워드라인에 대응하는 폴리실리콘 게이트를 구비하며, 이 경우 각각의 MROM 셀은 비트라인 접속부를 통해 테스트 비트라인(BL_Test)과 연결된 공유된 드레인 터미널(222)과, 전압 공급부(VDD)나 VREF과 연결된 공유된 또는 전용 소스 터미널(224)을 구비한다. 테스트 비트라인(BL_Test)이 테스트 감지 증폭기(226)와 연결될지라도, 선택적으로 도 10의 아래에 도시된 바와 같이, 테스트 동안에 블럭(106)의 정규 감지 증폭기 중 하나의 증폭기와 선택적으로 연결될 수 있다. 본 발명에 따르면, 각각의 MROM 셀이 가변 두께의 게이트 산화물을 구비하지 않는다는 것을 제외하고는 안티-퓨즈 트랜지스터 장치와 구조적으로 유사하다. 도 7의 실시예에 있어서, 두꺼운 게이트 산화물 정의 마스크(72)는 각각의 폴리실리콘 게이트 아래의 채널 구역 상에 두꺼운 게이트 산화물을 형성하도록 펼쳐져 있다. 즉, MROM 셀(214, 216, 218 및 220)은 OTP 메모리 장치(100)와 동일한 기판상에 형성된 I/O 트랜지스터나 코어 로직 트랜지스터 중 어느 하나와 유사하게 작동한다.
셀의 작동 중에, 각각의 MROM 셀은 테스트 비트라인(BL_Test)을 대략 VDD - Vtn로 충전하고, 이 경우 Vtn은 정규 워드라인이 VDD와 같은 포지티브 전압 레벨로 시동되거나 구동됨에 따른, n-채널 트랜지스터의 문턱값 전압이다. 비트라인에 물리적인 고장 없이, 모든 정규 비트라인과 테스트 비트라인(BL_Test)은 WL_Test과 정규 워드라인(WLi 내지 WLi+3) 각각이 VDD 이상의 전압 레벨로 구동된다면, 풀 VDD 레벨로 구동될 것이다. 로우 테스트 회로(108)와 로우 회로(104) 사이의 임의의 정규 워드라인(도시 생략)에서의 파손과 같은 물리적인 고장이나 로우 디코딩 로직의 고장이 발생한다면, 테스트 비트라인이 VDD-Vtn 전압 레벨을 갖지 않을 것이다. 따라서, BL_Test 상의 VDD-Vtn 전압을 감지하지 못한다는 것은 상기 로우와 관련된 수개의 타입의 고장이라는 것을 나타낸다.
도 8은 OTP 메모리 어레이(102), 로우 테스트 회로(108) 및 칼럼 테스트 회로(110)의 개략적인 회로를 도시한 도면이다. 도 8에 사용된 안티-퓨즈 셀(30)은 n-채널 트랜지스터에 대해 잘 알려진 기호와 상이한 별개의 트랜지스터 기호로 나타내진다. 특히, 현재 사용된 안티-퓨즈 트랜지스터 기호는 안티-퓨즈 트랜지스터가 가변 두께의 게이트 산화물을 갖는다는 것을 나타낸다. 칼럼 회로 블럭(106)이 도 7에서 일반적인 박스로 도시되었다. 도 8은 칼럼 테스트 회로(110)가 정규 비트라인을 칼럼 회로 블럭(106)에 의해 감지될 수 있는 전압 레벨과 어떻게 연결될 수 있고, 로우 테스트 회로(108)가 테스트 비트라인을 테스트 감지 증폭기(226)에 의해 감지될 수 있는 전압 레벨과 어떻게 연결될 수 있는지를 명확하게 도시하고 있다. 이들 비트라인 전압이 감지될 수 있기 때문에, 로우 회로(104)와 칼럼 회로(106)가 OTP 메모리 어레이(102)를 프로그래밍하는 마지막 사용자에게 옮겨지기 전에 테스트될 수 있다. 이후 기재된 바와 같이, 테스트 알고리즘은 비트라인으로부터 예측된 감지된 데이터가 적당하게 판독되거나 판독되지 않는가를 체크하기 위해 칼럼 어드레스와 로우 어드레스를 통해 자동 순환하도록 전개될 수 있다.
도 7 및 도 8의 실시예에 있어서, 로우 테스트 회로(108)와 칼럼 테스트 회로(110)가 OTP 메모리 어레이(102)의 일부로 여겨지는데, 이는 MROM 셀은 안티-퓨즈 메모리 셀을 제조하는데 사용된 공정과 치수가 실질적으로 동일하게 제조되기 때문이다. 따라서, 이들 테스트 회로를 실행하는 회로 영역 오버헤드가 최소화된다. 도 9에는 OTP 메모리 장치(100)의 변형 실시예가 도시되어 있고, 상기 OTP 메모리 장치는 본 발명의 일 실시예에 따라, 로우 테스트 회로와 칼럼 테스트 회로의 회로 영역 오버헤드를 더욱 최소화한다.
도 9에 있어서, OTP 메모리 장치(300)는 도 7에 도시된 것과 동일한 OTP 메모리 어레이(102)와 칼럼 회로 블럭(106)을 포함한다. 본 실시예에 있어서, 칼럼 테스트 회로(302)는 OTP 메모리 어레이(102)에서 안티-퓨즈 셀(30)과 동일한 안티-퓨즈 트랜지스터와 같은 한 로우의 칼럼 테스트 셀을 포함한다. 상기 로우의 칼럼 테스트 셀은 제 1 테스트 사이클에서 프로그램될 것이다. 로우 테스트 회로(304)는 테스트 감지 증폭기를 포함하지 않는다는 것을 제외하고는 로우 테스트 회로(108)와 동일하다. 선택적으로, 로우 테스트 회로(304)는 OTP 메모리 어레이(102)에서 안티-퓨즈 셀(30)과 동일한 안티-퓨즈 트랜지스터(도시 생략)와 같은 한 칼럼의 로우 테스트 셀을 포함한다. 로우 테스트 셀의 이러한 칼럼은 제 1 테스트 사이클에서 프로그램될 것이다. 이들 양 테스트 회로는 도 7에 도시된 대응하는 테스트 회로와 적어도 동일한 작동성을 갖는다. 칼럼 테스트 회로(302)는 안티-퓨즈 트랜지스터(306, 308, 310 및 312)를 포함하며, 각각의 트랜지스터는 폴리실리콘 테스트 워드라인(WL_Test)에 의해 형성된 게이트를 구비한다. 각각의 안티-퓨즈 트랜지스터(306, 308, 310 및 312)는 대응하는 정규 비트라인과 연결된 비트라인 접속부를 갖는 드레인 확산 구역(314)을 구비한다. 두꺼운 게이트 산화물 정의 마스크(316)는 안티-퓨즈 트랜지스터의 가변 두께의 게이트 산화물의 두꺼운 그리고 얇은 게이트 산화물부를 나타내며, 폴리실리콘 워드라인(WL_Test) 아래의 두꺼운 게이트 산화물 정의 마스크(316)에 의해 커버되지 않는 활성 영역의 부분이 얇은 게이트 산화물에 의해 커버된다. 따라서, 안티-퓨즈 트랜지스터(306, 308, 310 및 312)의 구조는 OTP 메모리 어레이(102)에서 형성된 안티-퓨즈 셀(30)과 동일하다. 안티-퓨즈 트랜지스터(306, 308, 310 및 312)는 MROM 셀(200, 202, 204 및 206)처럼 많은 기판 영역을 소비하지 않으므로, 칼럼 테스트 회로(110)에 대한 칼럼 테스트 회로(302)의 회로 영역 오버헤드를 감소시킨다. 로우 테스트 회로(304)에 있어서, n-채널 트랜지스터(318)와 같은 테스트 커플링 장치는 테스트 비트라인(BL_Test)을 테스트 제어 시그널 테스트에 응답하여 인접한 정규 비트라인(BLn+3)과 선택적으로 연결한다.
도 10에는 OTP 메모리 어레이(102), 로우 테스트 회로(304) 및 칼럼 테스트 회로(302)의 개략적인 회로가 도시되어 있다. 안티-퓨즈 트랜지스터(306, 308, 310 및 312)의 프로그램된 상태를 도시하기 위하여, 레지스터 기호가 각각의 안티-퓨즈 트랜지스터(306, 308, 310 및 312)의 게이트 터미널과 소스 터미널 사이에 연결된다. 이러한 레지스터의 부재는 안티-퓨즈 트랜지스터의 프로그램되지 않은 상태를 나타낸다. 따라서, 일단 성공적으로 프로그램된다면, 칼럼 테스트 회로(302)가 정규 비트라인을 VDD에 연결시키는데 사용될 수 있다.
칼럼 테스트 회로(302)의 일반적인 작동이 아래 기재된다. 칼럼 회로(106)의 작동성을 테스트하기 이전에, 안티-퓨즈 트랜지스터(306, 308, 310 및 312)가 프로그램된다. 이러한 구성은 정규 비트라인을 VSS로 바이어스시킴으로써 행해지는 한편, 테스트 워드라인(WL_Test)을 VPP로 구동시킴으로써 행해진다. 프로그래밍이 성공적이라면, 전도성 링크(320)가 각각의 안티-퓨즈 트랜지스터(306, 308, 310 및 312)에 형성될 것이다. 따라서 임의의 프로그램 검증 로직이 칼럼 테스트 회로(302)의 안티-퓨즈 트랜지스터에 대한 프로그래밍 작동 부분으로 테스트될 수 있다. 제조된 장치에 있어서, 어떤 이유로 하나가 고장이라면 다른 하나가 교체되어 사용될 수 있도록, 여분의 테스트 로우 및 테스트 칼럼이 있을 수 있다. 프로그래밍이 성공적이라면, 칼럼 회로(106)는 WL_Test를 예를 들면 VDD와 같은 판독 전압 레벨에 구동시킴으로써 테스트될 수 있다. 각각의 안티-퓨즈 트랜지스터(306, 308, 310 및 312)가 상기 트랜지스터에 형성된 전도성 링크를 구비하기 때문에, WL_Test가 정규 비트라인을 VDD에 연결한다.
로우 테스트 회로(304)의 일반적인 작동이 아래 기재되었다. 테스트 모드 동안에, 시그널 테스트는 VDD로 구동되어 테스트 커플링 장치(318)를 터언 온시키고 BL_Test를 BLn+3과 접속시킨다. 칼럼 회로 블럭(106) 내의 칼럼 디코딩 로직은 BL_Test의 전압을 현재의 감지 증폭기로 루트(route)하여, BL_Test의 전압에 대응하는 로직 상태를 제공한다. 따라서 현재 있는 감지 증폭기가 재사용되어, 로우 테스트 회로(304)용 여분의 전용의 감지 증폭기를 포함할 필요성을 제거한다.
도 7 및 도 9에 도시된 로우 테스트 회로 실시예와 칼럼 테스트 회로 실시예의 상이한 조합이 OTP 메모리 어레이와 함께 사용될 수 있다는 것을 알 수 있다. 예를 들면, 로우 테스트 회로(304)의 MROM 셀이 안티-퓨즈 셀로 교체될 수 있다. 따라서, 로우의 임의의 테스트를 실행하기 이전에, 이들 안티-퓨즈 셀은 먼저 프로그램 처리된다. 선택적으로, 로우 테스트 회로와 칼럼 테스트 회로 중 단지 하나만이 OTP 메모리 어레이로써 사용될 수 있다. 데이터가 외측 테스트 장치에 의해 평가를 위해 메모리 장치로부터 판독되는 한편, 자가 테스트 로직이 기대된 로직 레벨에 대해 감지된 데이터 로직 레벨을 비교하기 위한 온-칩에 포함될 수 있다.
도 11은 본 발명의 일 실시예에 따라, 상기 기재한 로우 테스트 회로와 칼럼 테스트 회로를 사용하는 OTP 메모리 어레이를 테스트하는 방법을 나타낸 플로우 차트이다. 본 발명의 단계는 온-칩 제어기로 실행가능하거나, 또는 외부 컴퓨팅 장치를 통해 자동적으로 실행되는 BIST(built-in-self-test) 알고리즘으로 설계되고 자동화될 수 있다. 도 9에 구체화된 칼럼 테스트 회로(302)가 사용된다면, 셀(306, 308, 310 및 312)과 같은, 칼럼 테스트 회로(302)의 모든 안티-퓨즈 셀이 성공적으로 프로그램된다고 여겨진다. 테스트 방법은 단계 400에서 개시되고, 이 단계에서 제 1 로우가 시동되거나, 연결된 트랜지스터 장치를 터언 온 시키는데 유효한 전압 레벨로 구동된다. 이러한 제 1 로우는 MROM 셀이나 안티-퓨즈 셀을 터언 온 시키는 칼럼 테스트 회로(110 또는 302)의 테스트 워드라인(WL_Test)을 포함하거나, 또는 로우 테스트 회로(108 또는 304)의 MROM 셀을 터언 온 시키는 정규 워드라인(WLi 내지 WLi+3) 중 하나를 포함한다. 이러한 구성은 VDD에 대한 정규 비트라인(BLn 내지 BLn+3)이나 테스트 비트라인(BL_Test)의 연결을 초래한다. 단계 402 이후에, 정규 비트라인이나 테스트 비트라인의 감지가 발생하고, 이러한 감지의 결과가 패스나 실패 결과를 결정하기 위해 테스트 시스템이나 테스터기에 제공된다.
칼럼 디코딩 회로가 전형적으로 소정의 다수의 비트라인을 제한된 다수의 감지 증폭기 회로와 연결시킨다는 것을 알 수 있을 것이다. 이러한 메모리 구조에 있어서, 단계 404에서 감지할 다른 칼럼이 있는지의 연부를 판정하도록 결정된다. 감지될 다른 칼럼이 있는 경우에, 칼럼 어드레스가 단계 406에서 변경되고, 다른 비트라인이 단계 402에서 감지된다. 칼럼 테스트 회로가 모든 칼럼 어드레스에 대해 칼럼 디코딩을 테스트하는데 사용될 때, 단계 402, 단계 404 및 단계 406의 반복이 행해진다. 로우 테스트를 위하여, 단계 402가 테스트 비트라인에 대해 일단 한번 행해진다. 이러한 경우에 있어서, 본 발명의 방법이 단계 408로 진행한다.
단계 408에서 다른 한 워드라인이 구동되거나 구동되지 않는다는 것이 결정된다. 현재의 테스트가 칼럼 회로를 테스트하기 위한 것이라면, 구동할 추가 워드라인이 없다. 따라서, 테스트는 단계 410에서 종결된다. 다른 한편으로, 현재의 테스트가 로우 회로를 테스트하기 위한 것이라면, 다른 워드라인이 피구동 상태를 유지할 것이다. 이와 같은 상황에서, 본 발명의 방법은 단계 412로 진행되며, 이 단계에서 테스트 비트라인이 방전되고, 로우 어드레스가 단계 414에서 변경된다. 로우 어드레스가 예를 들면, 시퀀스 패턴과 같은 임의의 패턴에 따라 변경될 수 있다. 새로운 로우 어드레스가 일단 래치(latch)되면, 본 발명의 방법은 단계 400으로 복귀하고, 이 단계에서 새로운 로우 어드레스에 대응하는 새로운 워드라인이 구동된다. 단계 400, 단계 402, 단계 404, 단계 408, 단계 412 및 단계 414는 다른 한 워드라인이 구동되지 않을 때까지 반복된다. 실패 결과가 임의의 반복 이후에 수신된다면, 반복 횟수는 시스템 종결 테스트가 행해짐으로써 감소될 수 있다. 따라서, 도 11에 도시된 단계는 칼럼 테스트 회로 실시예와 로우 테스트 회로 실시예를 각각 사용하여 칼럼 회로 테스트나 로우 회로 테스트에 사용될 수 있다. 칼럼 테스트 회로와 로우 테스트 회로가 메모리 장치에 포함된다면, 칼럼 회로와 로우 회로에 대한 테스트가 임의의 순서로 실행된다.
도 7 및 도 9의 OTP 메모리 장치(100) 및 OTP 메모리 장치(300)의 상기 기재한 실시예가 도 4a 및 도 4b에 도시된 단일의 트랜지스터 안티-퓨즈 셀을 사용한다. 본 발명의 실시예는 단일의 트랜지스터 안티-퓨즈 트랜지스터로 한정되지 않으며, 메모리 어레이가 2개의-트랜지스터 안티-퓨즈 셀로 이루어진 변형 실시예에서 사용될 수 있다. 예를 들면, 도 2 및 도 3의 2개의-트랜지스터 안티-퓨즈 셀이 본 발명의 변형 실시예에 따라, OTP 메모리 어레이(102), 칼럼 테스트 회로 및 로우 테스트 회로에 사용될 수 있다.
도 12는 본 발명의 변형 실시예에 따른, 로우 테스트 회로와 칼럼 테스트 회로를 구비한 2개의-트랜지스터 안티-퓨즈 메모리 어레이의 평면도이다. OTP 메모리 장치(500)는 OTP 메모리 어레이(502), 칼럼 회로(504), 칼럼 테스트 회로(506) 및 로우 테스트 회로(508)를 포함한다. 로우 회로가 도 12에 도시되지 않았으며, 칼럼 회로(504)가 상기 실시예에 기재되고 도시된 칼럼 회로(106)와 동일할 수 있다. OTP 메모리 어레이(502)가 2개의 로우의 2개의-트랜지스터 안티-퓨즈 셀을 포함하는 것으로 도시되었다. 각각의 2개의-트랜지스터 안티-퓨즈 셀은 도 2 및 도 3에 도시된 구조부를 구비하며, 이 경우 액세스 트랜지스터(510)는 안티-퓨즈 장치(512)로써 연속으로 형성된다. 제 1 로우는 워드라인(WLO 및 VCPO)을 포함하는 한편, 제 2 로우는 워드라인(WL1 및 VCP1)을 포함한다. 두꺼운 게이트 산화물 정의 마스크(514)는 영역을 형성하며, 이 영역 내에 두꺼운 산화물이 형성될 것이다. 도 12에 도시된 바와 같이, 제 1 로우와 제 2 로우의 동일한 칼럼에서의 2개의-트랜지스터 셀이 대응하는 비트라인과 연결된 비트라인 접속부를 갖는 공통의 확산 구역(516)을 공유한다.
도 12의 변형 실시예에 있어서, 칼럼 테스트 회로(506)는 2개의-트랜지스터 안티-퓨즈 셀을 포함하고, 이들 안티-퓨즈 셀은 OTP 메모리 어레이(502)의 레이아웃 치수와 동일하다. 액세스 트랜지스터(520)의 게이트 터미널은 폴리실리콘 라인(WL_Test)에 의해 형성되고, 안티-퓨즈 장치(522)의 게이트 터미널은 폴리실리콘 라인(VCP_test)에 의해 형성된다. 액세스 트랜지스터(520)의 확산 구역(524)은 대응하는 정규 비트라인과 연결된다. 이들 안티-퓨즈 셀은 OTP 메모리 어레이(502)의 셀과 상이하다. 첫째로, 두꺼운 산화물 정의 마스크(518)는 액세스 트랜지스터(520)와 안티-퓨즈 장치(522) 양자를 커버하고, 이는 안티-퓨즈 장치가 두꺼운 게이트 산화물로 형성된다는 것을 의미한다. 둘째로, 안티-퓨즈 장치(522)는 VDD 공급부에 연결된 추가 확산 구역을 구비한다. 따라서, VCP_Test 및 WL_Test 양자가 적어도 VDD로 구동될 때, 액세스 트랜지스터(520) 및 안티-퓨즈 장치(522) 양자가 정규 비트라인을 VDD과 연결시키도록 터언 온 되어, 정규 비트라인과 VDD를 연결시킨다. 따라서, 테스트 회로(506)의 2개의-트랜지스터 안티-퓨즈 셀은 MROM 셀로 제조된다. 선택적으로, 두꺼운 산화물 정의 마스크(518)는 안티-퓨즈 장치(522)를 차단하도록 크기가 결정되고 VDD과 연결된 추가 확산 구역은 생략될 수 있어, OTP 메모리 어레이(502)의 안티-퓨즈 셀과 동일한 안티-퓨즈 셀로 구성된다. 이러한 변형 구성에 있어서, 안티-퓨즈 셀은 임의의 테스트 작동이 실행되기 전에 프로그램된다.
로우 테스트 회로(508)는 OTP 메모리 어레이(502)에서의 레이아웃 치수와 동일한 2개의-트랜지스터 안티-퓨즈 셀을 포함한다. 액세스 트랜지스터(526)의 게이트 터미널은 대응하는 로우(즉 WL1)의 폴리실리콘 워드라인으로 형성되고, 안티-퓨즈 장치(528)의 게이트 터미널은 동일한 대응하는 로우(즉 VCP1)의 폴리실리콘 라인으로 형성된다. 액세스 트랜지스터(526)의 확산 구역(530)은 비트라인 접속부를 통해 테스트 비트라인(BL_Test)과 연결된다. 테스트 비트라인(BL_Test)은 정교한 테스트 감지 증폭기(532)와 연결되지만, 상기 실시예에 기재된 바와 같이, 상기 비트라인(BL_Test)은 현재의 감지 증폭기로 감지하기 위한 정규 비트라인과 루트될 수 있다. 로우 테스트 회로(508)의 2개의-트랜지스터 안티-퓨즈 셀은, 안티-퓨즈 장치(528)가 VDD와 연결된 추가 확산 구역을 구비하고 두꺼운 게이트 산화물 정의 마스크(514)로써 커버된 영역으로 정의된 바와 같은 두꺼운 게이트 산화물을 구비한다는 점에서, 칼럼 테스트 회로(506)에서의 것들과 동일하다. 따라서, BL_Test가 워드라인과 이 워드라인에 대응하는 VCP가 적어도 VDD로 구동될 때 VDD와 연결된다. 로우 테스트 회로(508)의 안티-퓨즈 장치에 대하여, 상기 장치는 임의의 테스트 작동이 행해지기 이전에 프로그램된 실제 안티-퓨즈 셀로 형성될 수 있다.
또 다른 일 실시예에 따라, 안티-퓨즈 장치나 액세스 트랜지스터 중 어느 하나가 회로 영역 오버헤드를 더욱 최소화시키기 위하여 칼럼 테스트 회로(506) 및 로우 테스트 회로(508) 중 하나 또는 양자로부터 생략될 수 있다.
상기 기재한 실시예는 프로그램되지 않은 OTP 메모리 어레이의 테스트를 허용하고, 이들 컨덕터 라인과 관련된 메모리 어레이와 이에 대응하는 로직 회로를 가로질러 뻗어있는 특히 물리적인 컨덕터 라인의 테스트를 허용한다. 상기 실시예에 도시된 바와 같이, 물리적인 컨덕터 라인은 비트라인이고 이에 대응하는 로직 회로는 칼럼 디코딩 로직이다. 선택적으로, 물리적인 컨덕터 라인은 워드라인이고 이에 대응하는 로직 회로가 로우 디코딩 로직이다. 물론, 물리적인 컨덕터 라인과 관련된 여러 회로가 판독 및/또는 프로그램 작동을 간단하게 실행함으로써 상기 기재한 실시예를 사용하여 적당한 작동성에 대해 테스트될 수 있다.
상기 기재에 있어서, 단지 예시를 위한 것으로서, 많은 상세한 사항이 본 발명의 실시예의 이해를 돕기 위해 설명되었다. 그러나, 당업자라면 이들 상세한 사항이 본 발명을 실시하는데 반드시 필요하지 않다는 것을 알 수 있을 것이다. 여러 경우에 있어서, 공지된 전기 구조부와 회로가 본 발명을 명확하게 하기 위하여 블럭 다이어그램 형태로 도시되었다. 예를 들면, 상기 상세한 사항에는 본 명세서에 기재된 본 발명의 실시예가 소프트웨어 루틴, 하드웨어 회로, 펌웨어, 또는 이들의 조합으로 실행되는지의 여부에 관한 사항이 제공되지 않는다.
본 발명의 실시예는 기기-판독가능한 매체(컴퓨터-판독가능한 매체, 프로세서-판독가능한 매체, 또는 형성된 컴퓨터-판독가능한 프로그램 코드를 갖는 컴퓨터 사용 매체와 같은 것)에 저장된 소프트웨어 생산품일 수 있다. 기기-판독가능한 매체는 디스켓, CD-ROM, 메모리 장치(휘발성 또는 비휘발성), 또는 이와 유사한 저장 기구를 포함한 자기, 광학, 또는 전기 저장 매체로 이루어진 임의의 적당한 실질적인 매체일 수 있다. 기기-판독가능한 매체는 다양한 세트의 지령, 코드 시퀀스, 구성 정보, 또는 여러 데이터를 포함할 수 있고, 일단 실행될 때, 프로세서가 본 발명의 일 실시예에 따른 방법에서 단계를 행할 수 있게 한다. 당업자라면 상기 기재한 본 발명을 실행하는데 필요한 여러 지령 및 작동이 기기-판독가능한 매체에 저장될 수 있다는 것을 알 수 있을 것이다. 기기-판독가능한 매체에서 작동하는 소프트웨어는 회로와 상호 작동하여 상기 기재한 작업을 실행한다.
상기 기재한 본 발명의 실시예는 단지 예시를 위한 것이다. 당업자라면 본 발명의 첨부된 청구범위의 범주내에서 본 발명에 대한 여러 변경 및 수정이 가능하다는 것을 알 수 있을 것이다.

Claims (29)

  1. OTP(one time programmable) 메모리로서,
    프로그램되지 않은 OTP 셀을 갖는 메모리 어레이;
    상기 메모리 어레이의 제 1 단부에 위치한 디코딩 회로;
    적어도 하나의 비트라인을 테스트 작동 동안에 시동된(activated) 워드라인에 응답하여 제 1 전압 쪽으로 연결시키기 위해, 상기 메모리 어레이의 제 2 및 반대 단부에 위치한 테스트 회로; 및
    상기 적어도 하나의 비트라인의 전압을 감지하는 감지 회로를 포함하고,
    상기 적어도 하나의 비트라인은 정상 판독 작동 동안에 제 2 전압으로 프리차지되는 것을 특징으로 하는 OTP 메모리.
  2. 청구항 1에 있어서,
    상기 적어도 하나의 비트라인의 제 1 전압은 프로그램된 OTP 셀에 의해 제공된 판독 전압(read voltage)에 대응하는 것을 특징으로 하는 OTP 메모리.
  3. 청구항 1에 있어서,
    상기 테스트 회로는 상기 프로그램되지 않은 OTP 셀과 연결된 복수의 비트라인을 상기 제 1 전압과 연결하고, 상기 디코딩 회로는 복수의 비트라인과 연결된 칼럼 회로를 포함하는 것을 특징으로 하는 OTP 메모리.
  4. 청구항 3에 있어서,
    상기 테스트 회로는 상기 시동된 워드라인에 의해 형성된 게이트 터미널을 갖는 한 로우(row)의 테스트 셀을 포함하고, 각각의 테스트 셀은 복수의 비트라인 중 하나의 비트라인과 연결되는 것을 특징으로 하는 OTP 메모리.
  5. 청구항 4에 있어서,
    각각의 테스트 셀은 상기 시동된 워드라인의 응답에 따라 상기 제 1 전압을 대응하는 비트라인에 연결하도록 프로그램된 마스크인 것을 특징으로 하는 OTP 메모리.
  6. 청구항 4에 있어서,
    각각의 테스트 셀은 상기 프로그램되지 않은 OTP 셀 중 하나의 셀과 구조와 레이아웃이 동일하고, 상기 시동된 워드라인의 상기 제 1 전압을 대응하는 비트라인에 연결시키도록 프로그램가능한 것을 특징으로 하는 OTP 메모리.
  7. 청구항 4에 있어서,
    각각의 프로그램되지 않은 OTP 셀과 각각의 테스트 셀은 레이아웃이 동일한 단일의 트랜지스터 안티-퓨즈 셀인 것을 특징으로 하는 OTP 메모리.
  8. 청구항 4에 있어서,
    각각의 프로그램되지 않은 OTP 셀과 각각의 테스트 셀은 레이아웃이 동일한 2개의-트랜지스터 안티-퓨즈 셀인 것을 특징으로 하는 OTP 메모리.
  9. 청구항 1에 있어서,
    상기 디코딩 회로는 복수의 워드라인과 연결된 로우 회로를 포함하고, 상기 시동된 워드라인은 복수의 워드라인 중 하나의 워드라인이고, 상기 복수의 워드라인은 상기 프로그램되지 않은 OTP 셀의 로우(rows)와 연결되는 것을 특징으로 하는 OTP 메모리.
  10. 청구항 9에 있어서,
    상기 테스트 회로는 복수의 워드라인으로 형성된 게이트 터미널을 갖는 한 칼럼의 테스트 셀을 포함하고, 각각의 상기 테스트 셀은 적어도 하나의 비트라인과 연결되는 것을 특징으로 하는 OTP 메모리.
  11. 청구항 10에 있어서,
    각각의 상기 테스트 셀은 상기 시동된 워드라인에 응답하여 상기 제 1 전압을 적어도 하나의 비트라인과 연결하도록 프로그램된 마스크인 것을 특징으로 하는 OTP 메모리.
  12. 청구항 10에 있어서,
    각각의 상기 테스트 셀은 프로그램되지 않은 OTP 셀 중 하나의 셀과 구조와 레이아웃이 동일하고, 상기 시동된 워드라인의 상기 제 1 전압을 대응하는 비트라인과 연결하도록 프로그램가능한 것을 특징으로 하는 OTP 메모리.
  13. 청구항 10에 있어서,
    상기 감지 회로는 상기 적어도 하나의 비트라인의 상기 제 1 전압을 감지하기 위한 전용 테스트 감지 증폭기인 것을 특징으로 하는 OTP 메모리.
  14. 청구항 13에 있어서,
    상기 테스트 회로는 상기 적어도 하나의 비트라인을 한 칼럼의 프로그램되지 않은 OTP 셀과 연결된 비트라인과 선택적으로 연결하기 위한 테스트 커플링 장치를 포함하는 것을 특징으로 하는 OTP 메모리.
  15. OTP(OTP:one time programmable) 메모리로서,
    워드라인과 비트라인에 연결된 프로그램되지 않은 OTP 셀을 구비한 메모리 어레이;
    상기 워드라인 중 하나의 워드라인의 시동에 응답하여, 테스트 비트라인을 제 1 전압으로 충전하기 위해 상기 워드라인과 연결된 한 로우의 테스트 회로;
    테스트 작동 동안에, 테스트 워드라인의 시동에 응답하여, 상기 비트라인을 제 1 전압과 연결시키는 한 칼럼의 테스트 회로;
    상기 비트라인과 상기 테스트 비트라인의 전압을 감지하는 감지 회로를 포함하고,
    상기 비트라인은 정상 판독 작동 동안에 제 2 전압으로 프리차지되는 것을 특징으로 하는 OTP 메모리.
  16. 청구항 15에 있어서,
    상기 한 로우의 테스트 회로는 상기 워드라인의 제 1 단부에 연결되고, 상기 워드라인을 구동시키는 상기 로우 테스트 회로는 상기 제 1 단부와 마주한 상기 워드라인의 제 2 단부에 연결되는 것을 특징으로 하는 OTP 메모리.
  17. 청구항 16에 있어서,
    상기 한 칼럼의 테스트 회로는 상기 비트라인의 제 1 단부와 연결되고, 칼럼 회로는 제 1 단부와 마주한 비트라인의 제 2 단부에 연결되는 것을 특징으로 하는 OTP 메모리.
  18. 청구항 17에 있어서,
    상기 한 로우의 테스트 회로는 상기 워드라인에 의해 형성된 게이트 터미널을 구비한 한 칼럼의 로우 테스트 셀을 포함하고, 각각의 상기 로우 테스트 셀은 테스트 비트라인과 연결되는 것을 특징으로 하는 OTP 메모리.
  19. 청구항 18에 있어서,
    상기 한 칼럼의 테스트 회로는, 상기 비트라인과 연결되고 상기 테스트 워드라인에 의해 형성된 게이트를 구비한 한 로우의 칼럼 테스트 셀을 포함하는 것을 특징으로 하는 OTP 메모리.
  20. 청구항 19에 있어서,
    상기 로우 테스트 셀과 상기 칼럼 테스트 셀은 마스크 프로그램가능한 셀을 포함하고, 상기 마스크 프로그램가능한 셀은 제 1 전압과 연결된 제 1 확산 구역과 상기 비트라인과 상기 테스트 비트라인 중 하나와 연결된 제 2 확산 구역을 구비하는 것을 특징으로 하는 OTP 메모리.
  21. 프로그램되지 않은 OTP(one time programmable) 메모리 어레이의 테스트 방법으로서,
    정상 판독 작동 동안에 제 2 전압 레벨로 프리차지된 적어도 하나의 비트라인을 제 1 전압 레벨과 연결시키는 테스트 회로를 시동시키는 단계; 및
    상기 전압 레벨의 유무 중 어느 하나에 대응하는 로직 상태를 제공하도록, 적어도 하나의 비트라인을 감지하는 단계를 포함하는 것을 특징으로 하는 OTP 메모리.
  22. 청구항 21에 있어서,
    상기 테스트 회로를 시동시키는 단계는 복수의 비트라인을 제 1 전압 레벨과 연결시키는 한 로우의 프로그램된 테스트 메모리 셀과 연결된 워드라인을 구동시키는 단계를 포함하는 것을 특징으로 하는 프로그램되지 않은 OTP 메모리 어레이의 테스트 방법.
  23. 청구항 22에 있어서,
    한 칼럼의 어드레스를 반복적으로 변경하는 단계와 상기 복수의 비트라인 중 상이한 비트라인을 감지하는 단계를 더 포함하는 것을 특징으로 하는 프로그램되지 않은 OTP 메모리 어레이의 테스트 방법.
  24. 청구항 23에 있어서,
    상기 프로그램된 테스트 메모리 셀은 마스크 프로그램된 메모리 셀을 포함하는 것을 특징으로 하는 프로그램되지 않은 OTP 메모리 어레이의 테스트 방법.
  25. 청구항 23에 있어서,
    상기 테스트 회로를 시동시키는 단계 이전에, 프로그램되지 않은 OTP 메모리 셀은 프로그램된 테스트 메모리 셀이 되도록 프로그램되는 것을 특징으로 하는 프로그램되지 않은 OTP 메모리 어레이의 테스트 방법.
  26. 청구항 21에 있어서,
    상기 적어도 하나의 비트라인은 한 칼럼의 프로그램된 테스트 메모리 셀과 연결된 테스트 비트라인을 포함하고, 상기 테스트 회로를 시동시키는 단계는 상기 테스트 비트라인을 제 1 전압 레벨과 연결시키기 위해 상기 프로그램된 테스트 메모리 셀 중 하나의 셀과 연결된 워드라인을 구동시키는 단계를 포함하는 것을 특징으로 하는 프로그램되지 않은 OTP 메모리 어레이의 테스트 방법.
  27. 청구항 26에 있어서,
    상기 비트라인을 감지하는 단계 이후에 상기 테스트 비트라인을 제 2 전압 레벨로 프리차지하는 단계와, 어느 하나의 상기 프로그램된 테스트 메모리 셀과 연결된 어느 하나의 워드라인을 구동시키기 위하여 로우 어드레스를 변경시키는 단계를 더 포함하는 것을 특징으로 하는 프로그램되지 않은 OTP 메모리 어레이의 테스트 방법.
  28. 청구항 26에 있어서,
    상기 프로그램된 테스트 메모리 셀은 마스크 프로그램된 메모리 셀을 포함하는 것을 특징으로 하는 프로그램되지 않은 OTP 메모리 어레이의 테스트 방법.
  29. 청구항 26에 있어서,
    상기 테스트 회로를 시동시키는 단계 이전에, 프로그램되지 않은 OTP 메모리 셀은 상기 프로그램된 테스트 메모리 셀이 되도록 프로그램되는 것을 특징으로 하는 프로그램되지 않은 OTP 메모리 어레이의 테스트 방법.
KR1020107024728A 2008-04-03 2009-03-24 프로그램되지 않은 ｏｔｐ 메모리 어레이용 테스트 회로 KR101378625B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US4205208P 2008-04-03 2008-04-03
US61/042,052 2008-04-03
US12/342,367 2008-12-23
US12/342,367 US8059479B2 (en) 2008-04-03 2008-12-23 Test circuit for an unprogrammed OTP memory array
PCT/CA2009/000368 WO2009121165A1 (en) 2008-04-03 2009-03-24 Test circuit for an unprogrammed otp memory array

Publications (2)

Publication Number Publication Date
KR20110015535A true KR20110015535A (ko) 2011-02-16
KR101378625B1 KR101378625B1 (ko) 2014-03-26

Family

ID=40451013

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107024728A KR101378625B1 (ko) 2008-04-03 2009-03-24 프로그램되지 않은 ｏｔｐ 메모리 어레이용 테스트 회로

Country Status (7)

Country Link
US (1) US8059479B2 (ko)
JP (1) JP5657521B2 (ko)
KR (1) KR101378625B1 (ko)
CA (1) CA2646220C (ko)
IL (1) IL208417A (ko)
TW (1) TWI462110B (ko)
WO (1) WO2009121165A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8767433B2 (en) 2004-05-06 2014-07-01 Sidense Corp. Methods for testing unprogrammed OTP memory
CA2645813C (en) * 2006-12-22 2010-02-02 Sidense Corp. Mask programmable anti-fuse architecture
US8526254B2 (en) * 2008-04-03 2013-09-03 Sidense Corp. Test cells for an unprogrammed OTP memory array
US8208312B1 (en) 2009-09-22 2012-06-26 Novocell Semiconductor, Inc. Non-volatile memory element integratable with standard CMOS circuitry
US8134859B1 (en) 2009-09-25 2012-03-13 Novocell Semiconductor, Inc. Method of sensing a programmable non-volatile memory element
US8199590B1 (en) 2009-09-25 2012-06-12 Novocell Semiconductor, Inc. Multiple time programmable non-volatile memory element
US8508972B2 (en) * 2010-07-23 2013-08-13 Analog Devices, Inc. Built-in self test for one-time-programmable memory
WO2012012711A1 (en) 2010-07-23 2012-01-26 Analog Devices, Inc. Apparatus and method for testing one-time-programmable memory
US10923204B2 (en) * 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US8611138B1 (en) 2012-01-20 2013-12-17 Altera Corporation Circuits and methods for hardening volatile memory circuits through one time programming
US20130188410A1 (en) * 2012-01-20 2013-07-25 Qualcomm Incorporated Method and apparatus for testing one time programmable (otp) arrays
CA2807739C (en) * 2012-03-05 2014-01-21 Sidense Corp. Methods for testing unprogrammed otp memory
KR20130123972A (ko) * 2012-05-04 2013-11-13 삼성전자주식회사 안티퓨즈 메모리 셀 어레이를 포함한 메모리 장치 및 메모리 시스템
US9135978B2 (en) 2012-07-11 2015-09-15 Micron Technology, Inc. Memory programming methods and memory systems
KR20140046854A (ko) 2012-10-11 2014-04-21 삼성전자주식회사 Ｏｔｐ 셀 어레이를 구비하는 반도체 메모리 장치
US9293196B2 (en) 2013-03-15 2016-03-22 Micron Technology, Inc. Memory cells, memory systems, and memory programming methods
US10083069B2 (en) 2013-06-27 2018-09-25 Sandisk Technologies Llc Word line defect detection and handling for a data storage device
KR20150144147A (ko) * 2014-06-16 2015-12-24 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작방법
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10147659B1 (en) * 2017-07-18 2018-12-04 Globalfoundries Inc. Method and structure for process limiting yield testing
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
KR102606814B1 (ko) * 2018-12-28 2023-11-29 에스케이하이닉스 주식회사 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법
KR102520496B1 (ko) 2019-01-03 2023-04-11 삼성전자주식회사 오티피 메모리 장치 및 오피 메모리 장치의 테스트 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089900A (ja) * 1984-07-11 1985-05-20 Nec Corp プログラマブルメモリ
FR2629248B1 (fr) 1988-03-25 1992-04-24 Sgs Thomson Microelectronics Procede de test de memoire a programmation unique et memoire correspondante
JPH04132099A (ja) * 1990-09-20 1992-05-06 Nec Ic Microcomput Syst Ltd 半導体メモリ
JPH04248195A (ja) * 1991-01-25 1992-09-03 Matsushita Electron Corp 読み出し専用メモリおよびそのテスト方法
JPH1173799A (ja) * 1997-06-20 1999-03-16 Oki Micro Design Miyazaki:Kk 半導体記憶装置
US6407953B1 (en) * 2001-02-02 2002-06-18 Matrix Semiconductor, Inc. Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
CA2520140C (en) 2004-05-06 2007-05-15 Sidense Corp. Split-channel antifuse array architecture
US7136322B2 (en) 2004-08-05 2006-11-14 Analog Devices, Inc. Programmable semi-fusible link read only memory and method of margin testing same
US7298665B2 (en) * 2004-12-30 2007-11-20 Sandisk 3D Llc Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation

Also Published As

Publication number Publication date
TWI462110B (zh) 2014-11-21
CA2646220A1 (en) 2009-03-10
IL208417A (en) 2013-03-24
WO2009121165A1 (en) 2009-10-08
US8059479B2 (en) 2011-11-15
CA2646220C (en) 2009-12-15
US20090251943A1 (en) 2009-10-08
IL208417A0 (en) 2010-12-30
TW201001429A (en) 2010-01-01
JP2011517004A (ja) 2011-05-26
JP5657521B2 (ja) 2015-01-21
KR101378625B1 (ko) 2014-03-26

Similar Documents

Publication Publication Date Title
KR101378625B1 (ko) 프로그램되지 않은 ｏｔｐ 메모리 어레이용 테스트 회로
CA2852587C (en) Test cells for an unprogrammed otp memory array
CA2692887C (en) Low power antifuse sensing scheme with improved reliability
CA2690237C (en) High reliability otp memory
US7817456B2 (en) Program lock circuit for a mask programmable anti-fuse memory array
US9030860B2 (en) Power up detection system for a memory device
US9437322B2 (en) Circuit and method for reducing write disturb in a non-volatile memory device
US9007802B2 (en) E-fuse array circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170308

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200218

Year of fee payment: 7