JPS6089900A - プログラマブルメモリ - Google Patents
プログラマブルメモリInfo
- Publication number
- JPS6089900A JPS6089900A JP59143602A JP14360284A JPS6089900A JP S6089900 A JPS6089900 A JP S6089900A JP 59143602 A JP59143602 A JP 59143602A JP 14360284 A JP14360284 A JP 14360284A JP S6089900 A JPS6089900 A JP S6089900A
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- JP
- Japan
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- dummy
- address
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラマブルメモリ、例えば電気的に内容
を書込むことの出来る読み出し専用メモリ回路すなわち
プログラマブル・リード・オンリー・メモリ（Ｐ−ＲＯ
Ｍと以下略記する）に関し、特にＰ−几ＯＭの誉込む前
の゛白紙”状態での回毎に自由に記憶させる内容を書込
める融通性の故に極めて広汎な各種情報処理・制御用途
に多用されている。かかるＰ−ＲＯＭの記憶セルとし°
Ｃは第１図（ａ）に示されるように２つのダイオードｌ
を逆方向に直列接続してこの両端をメモリの行および列
に接続したいわゆるジャンクション方式のものがある。
を書込むことの出来る読み出し専用メモリ回路すなわち
プログラマブル・リード・オンリー・メモリ（Ｐ−ＲＯ
Ｍと以下略記する）に関し、特にＰ−几ＯＭの誉込む前
の゛白紙”状態での回毎に自由に記憶させる内容を書込
める融通性の故に極めて広汎な各種情報処理・制御用途
に多用されている。かかるＰ−ＲＯＭの記憶セルとし°
Ｃは第１図（ａ）に示されるように２つのダイオードｌ
を逆方向に直列接続してこの両端をメモリの行および列
に接続したいわゆるジャンクション方式のものがある。
この方式では未書込ではセルは非尋通状態を呈し、一方
のダイオードを短絡させることにより導通させて第２図
（ａ）の如く書°き込みを行なうものである。また第１
″図（ｂ）に示されるようにダイオード１とヒユーズ２
を直列に接続して行列間に接続したいわゆるヒーーズ方
式のものにあっては、未書き込み状部で導通し、書き込
みは第２図（ｂ）の如くヒーーズ２を溶断させて行列間
を非導通として行なっているものである。しかしながら
、このようなセルへの論理情報の書き込みの問題として
書き込み歩留りの問題がある。すなわち、Ｐ−ＲＯＭＩ
Ｉ！、＄書込状態では′°白紙゛すなわちどのアドレス
を選択しても出力はすべて１（又はすべて０）のため、
そのままでは周辺回路が正常に働いているかどうかをテ
ストする事が出来ない。このために周辺回路の不良はあ
る種のビットパターンを書き込んで始めてあきらかにな
りこの段階ではとのＰ−ＲＯＭは書込不良となる。した
がってこの書込不良を減らして書込歩留りを向上させる
ためには、何らかの手段で事前に周辺回路をテストせね
ばならず、そのため種々の手段が工夫されされて来た。
のダイオードを短絡させることにより導通させて第２図
（ａ）の如く書°き込みを行なうものである。また第１
″図（ｂ）に示されるようにダイオード１とヒユーズ２
を直列に接続して行列間に接続したいわゆるヒーーズ方
式のものにあっては、未書き込み状部で導通し、書き込
みは第２図（ｂ）の如くヒーーズ２を溶断させて行列間
を非導通として行なっているものである。しかしながら
、このようなセルへの論理情報の書き込みの問題として
書き込み歩留りの問題がある。すなわち、Ｐ−ＲＯＭＩ
Ｉ！、＄書込状態では′°白紙゛すなわちどのアドレス
を選択しても出力はすべて１（又はすべて０）のため、
そのままでは周辺回路が正常に働いているかどうかをテ
ストする事が出来ない。このために周辺回路の不良はあ
る種のビットパターンを書き込んで始めてあきらかにな
りこの段階ではとのＰ−ＲＯＭは書込不良となる。した
がってこの書込不良を減らして書込歩留りを向上させる
ためには、何らかの手段で事前に周辺回路をテストせね
ばならず、そのため種々の手段が工夫されされて来た。
最もよく使われるのは所謂ダミーセルすなわち正規の記
憶セルマトリクスの他に、あらかじめ適当な論理情報を
書込んだセルの行又は列を追加し、これを通じて対応す
る周辺回路、即ち列又は行デコーダをテストする方法で
ある。しかしながらかかる方法はアドレスされたダミー
セルの論理情報が周辺回路等の故障による見かけ上の誤
−た読み出覧件一致したりすることかあ・１その検出率
は必ａずしも十分とは云えなかった。
憶セルマトリクスの他に、あらかじめ適当な論理情報を
書込んだセルの行又は列を追加し、これを通じて対応す
る周辺回路、即ち列又は行デコーダをテストする方法で
ある。しかしながらかかる方法はアドレスされたダミー
セルの論理情報が周辺回路等の故障による見かけ上の誤
−た読み出覧件一致したりすることかあ・１その検出率
は必ａずしも十分とは云えなかった。
第３図にダミーセルを配した従来のＰ−ＲＯＭの力とし
て８つの列線０００Ｃ−１１１Ｃを列デコーダリー ２０によってデコードし、３つのバイナ４４列アドレス
入力Ａ几１〜ＡＲ３を入力とし°Ｃ８つの行線０００Ｒ
〜１１１Ｒ＋を行デコーダ１０によってデコードされる
行列の各交点には未書込の状態のメモリセル（この場合
０）２５が配置されている。さらに列線に加え列ダミー
セル３０を列線３５に各セルの一端を共通に接続し、各
セルの他端を行線０００几〜１１１ＢＪにそれぞれ接続
させて設け、他方行ダミーセル４０を行＠４５に各セル
の一端を接続させ、各セルの他端を個々に列Ｉｌｉ！ｏ
ｏｏｃ〜１１１ＣＫ接続させられている。この列ダミー
セル３０および行ダミーセル４０においてはそれぞれ行
および列単位で交互に書き込まれた情報（０）を有する
セル１５が配されている。この行および列ダミーセルを
用いたテストは、ダミーセルを用いたときは列線３５と
、デコーダｌＯでデコードされた行線０００几〜１１１
Ｒとをアクセスして順次列ダミーセル３０を読み出し、
この読み出し情報と実際のダミーセルとの記憶内容を比
較することにより行なわれ、これらが一致していれｄ不
良はな□く、不一致であれは不良が存在しているものと
される。行ダミーセル４０を用いた場合も同様にして行
なわれる。かかる方法によれば、行又は、列配線間の短
絡不良と、行又は、列デコーダ不良の一部は排除出来る
が、行又は、列デコーダ不良の残部は排除出来ない。
て８つの列線０００Ｃ−１１１Ｃを列デコーダリー ２０によってデコードし、３つのバイナ４４列アドレス
入力Ａ几１〜ＡＲ３を入力とし°Ｃ８つの行線０００Ｒ
〜１１１Ｒ＋を行デコーダ１０によってデコードされる
行列の各交点には未書込の状態のメモリセル（この場合
０）２５が配置されている。さらに列線に加え列ダミー
セル３０を列線３５に各セルの一端を共通に接続し、各
セルの他端を行線０００几〜１１１ＢＪにそれぞれ接続
させて設け、他方行ダミーセル４０を行＠４５に各セル
の一端を接続させ、各セルの他端を個々に列Ｉｌｉ！ｏ
ｏｏｃ〜１１１ＣＫ接続させられている。この列ダミー
セル３０および行ダミーセル４０においてはそれぞれ行
および列単位で交互に書き込まれた情報（０）を有する
セル１５が配されている。この行および列ダミーセルを
用いたテストは、ダミーセルを用いたときは列線３５と
、デコーダｌＯでデコードされた行線０００几〜１１１
Ｒとをアクセスして順次列ダミーセル３０を読み出し、
この読み出し情報と実際のダミーセルとの記憶内容を比
較することにより行なわれ、これらが一致していれｄ不
良はな□く、不一致であれは不良が存在しているものと
される。行ダミーセル４０を用いた場合も同様にして行
なわれる。かかる方法によれば、行又は、列配線間の短
絡不良と、行又は、列デコーダ不良の一部は排除出来る
が、行又は、列デコーダ不良の残部は排除出来ない。
、第４図は従来のダミーセルを用いたＰ−ＲＯＭの他の
例である。この例も列ダミーセル３１および行ダミーセ
ルは第３図の場合と同様に配置されているが、ここでは
列ダミーセル３１においては行０００几から１１１Ｒの
行にかけて順次０１１０１００１というようにパリティ
値（偶パリティ）を書き込み、行ダミーセル４１におい
ても同様に列０００Ｃから１１１Ｃにかけて０１１０１
００１と書き込ませである。この行１列ダミーセルを用
いたテストは第３図の場合と全く同様にして行なわれる
ものである。しかしながらこのように書き込まれた行列
ダミーセルを用いて検査しても行又は、列デコーダ不良
の大部は除′けるが、なお２アドレス同時選択不艮が半
分除けないし、隣接行又は、列配線間の短絡不良も、ダ
ミーセルの値が１．１又は０，０と同じ値の時は除けな
くなってしまう。
例である。この例も列ダミーセル３１および行ダミーセ
ルは第３図の場合と同様に配置されているが、ここでは
列ダミーセル３１においては行０００几から１１１Ｒの
行にかけて順次０１１０１００１というようにパリティ
値（偶パリティ）を書き込み、行ダミーセル４１におい
ても同様に列０００Ｃから１１１Ｃにかけて０１１０１
００１と書き込ませである。この行１列ダミーセルを用
いたテストは第３図の場合と全く同様にして行なわれる
ものである。しかしながらこのように書き込まれた行列
ダミーセルを用いて検査しても行又は、列デコーダ不良
の大部は除′けるが、なお２アドレス同時選択不艮が半
分除けないし、隣接行又は、列配線間の短絡不良も、ダ
ミーセルの値が１．１又は０，０と同じ値の時は除けな
くなってしまう。
本発明の目的はかかる従来のＰ −ＲＯＭの欠点を除去
した周辺回路の不良の摘出率を向上し、したがワて高い
書込歩留シのＰ−ＲＯＭを提供する事にある。
した周辺回路の不良の摘出率を向上し、したがワて高い
書込歩留シのＰ−ＲＯＭを提供する事にある。
本発明によるプログラマブルメモリはＮＸＭのマトリク
ス状に配置されたメモリセルアレイと、これらＮ行１Ｍ
列の各々を選択するためのバイナリイデコーダ（以下各
々Ｅ行デコーダ」、「列デコーダ」と称する）を含み、
さらに行にそって少なくとも１行９列にそって少なくと
も１列の固定記憶セルの行および列アレイ（以下これを
「ダミーセル行およびダミーセル列」という）を設け、
少なくともダミーセル行にはそのアドレス順に偶数ハリ
ティが付加されるコード（ｏ＋１＋１−０＊１＋（ＬＯ
ＩＩ−−−−となるコード、すなわち０．１とこの反転
１，０、さらにこれらの組の反転１ ｔｏ ｔｏ 。
ス状に配置されたメモリセルアレイと、これらＮ行１Ｍ
列の各々を選択するためのバイナリイデコーダ（以下各
々Ｅ行デコーダ」、「列デコーダ」と称する）を含み、
さらに行にそって少なくとも１行９列にそって少なくと
も１列の固定記憶セルの行および列アレイ（以下これを
「ダミーセル行およびダミーセル列」という）を設け、
少なくともダミーセル行にはそのアドレス順に偶数ハリ
ティが付加されるコード（ｏ＋１＋１−０＊１＋（ＬＯ
ＩＩ−−−−となるコード、すなわち０．１とこの反転
１，０、さらにこれらの組の反転１ ｔｏ ｔｏ 。
１＊−−−一なるコード）を書込み、かつ各ダミーセル
の配列は０．１．０．１−−−−一あるいは１，０，１
．０−一一一一となるように０と１とが交互に配置され
るように設定されたことを特徴とする。
の配列は０．１．０．１−−−−一あるいは１，０，１
．０−一一一一となるように０と１とが交互に配置され
るように設定されたことを特徴とする。
また本発明におけるダミーセル行は少なくとも２行のダ
ミーセル行を有し、一方には前記ｏ、１゜１．０．ＬＯ
，０，ｔ−一−−−なるコードが書込まれ、他方には前
記一方のダミーセル行のうち０が書込ま′れた列とぎ↓
、、ｉ症ｊ罎、−、５．−ミーセル１を書込むよ 。
ミーセル行を有し、一方には前記ｏ、１゜１．０．ＬＯ
，０，ｔ−一−−−なるコードが書込まれ、他方には前
記一方のダミーセル行のうち０が書込ま′れた列とぎ↓
、、ｉ症ｊ罎、−、５．−ミーセル１を書込むよ 。
うにしたことを特徴とする。
本発明によればダミーセルを行あるいは列について″そ
れぞれ設け、とくに行ダミーセルについてはアドレス順
に偶数パリティが付加されるコードが書込まれているた
め第４図での効果を有するとともに、０と１とが交互に
配置されるように配列されているので隣接する列線間が
ショートしている場合でも確実にチェックすることがで
き第３図の効果をも奏することができる。
れぞれ設け、とくに行ダミーセルについてはアドレス順
に偶数パリティが付加されるコードが書込まれているた
め第４図での効果を有するとともに、０と１とが交互に
配置されるように配列されているので隣接する列線間が
ショートしている場合でも確実にチェックすることがで
き第３図の効果をも奏することができる。
次に本発明の一実施例を第５図を参照して説明する。本
実施例では簡単のために２Ｘ２ のマトリックスについ
て説明する。
実施例では簡単のために２Ｘ２ のマトリックスについ
て説明する。
行デコーダ１０は行の３ビツトのアドレス情報ＡＲ１〜
Ａ几３を入力として８つの順次図の上方から配された行
アドレス０００九〜１００几をデコードする。ここで行
線０００几は“ＡＲ，、ＡＲ，。
Ａ几３を入力として８つの順次図の上方から配された行
アドレス０００九〜１００几をデコードする。ここで行
線０００几は“ＡＲ，、ＡＲ，。
ＡＲｌ”について”ｏｏｏ”の偶パリティであシ、行線
００１Ｒは′００１”の奇パリティである。以下同様に
行線０１１几、０１０Ｒ，ｌｌＯＲ，１１１几。
００１Ｒは′００１”の奇パリティである。以下同様に
行線０１１几、０１０Ｒ，ｌｌＯＲ，１１１几。
１０１ Ｒ＊ １００ Ｂはそれぞれ偶パリｆ４″’０
１１”。
１１”。
奇パリティ” ０１０ ’″、偶パリティ” １１０
” 、奇パリティ” １１１ ” ＊偶パリティ゛’１
０１”、奇パリティ”０１０”に設定されている。すな
わち行アドレス線が奇、偶のパリティ類に交互に配され
ている。
” 、奇パリティ” １１１ ” ＊偶パリティ゛’１
０１”、奇パリティ”０１０”に設定されている。すな
わち行アドレス線が奇、偶のパリティ類に交互に配され
ている。
列デコーダ２０は列の３ビツトのアドレス情報ＡＣＩ”
”ＡＣＩを入力として８つの順次図の左から右方向へ配
された列アドレスｏｏｏｃ−１０００をデコードする。
”ＡＣＩを入力として８つの順次図の左から右方向へ配
された列アドレスｏｏｏｃ−１０００をデコードする。
８つの列アドレス００００〜１００Ｃも行アドレスの場
合と同様に’ ＡＣ３ＨＡＣ２ＨＡＣＩ ”について順
次部パリティ”ｏｏｏ’、奇パリティ”００１”、偶パ
リテ４”０１１’、奇パリテ４”０１０”＋偶パリティ
″１１０”、奇パリティ” １１１ ” 、偶パリティ
”１０１”、奇パリティ＠１００”とされ°Ｃいる。こ
れらの行２列のアドレス順序は一般にペーカーコードと
称されるものである。これらの８つの行および列アドレ
スの各交点には未書き込みが非導通＠θ″の論理である
メモリセル２５が配されている。他方ダミーセルの配列
は、ダミー行アドレス１４３および１４４によりて、ダ
ミー行アト１／ス１４３，１４４と列アドレス０ｏｏＣ
〜１０ｏＣとの各交点にダミーセルを配置して、それぞ
れタミー行アドレス１４３について第１の行ダミーセル
１４１をし、ダミー行アドレス１４４について第２の行
ダミーセル１４２とする。第１の行ダミーセル１４１は
列アドレス０００Ｃから１００Ｃにかけて順次Ｉｔ０７
７、Ｉｌｌ” ａｔＯ＃、Ｉｔｌ”−一一一と論理情報
が繰り返されるようにセルが配され、第２の行ダミーセ
ル１４２は列アドレス０００Ｃから１００Ｃにかけて同
一列アドレスが第１の行アドレス１４１と逆の論理情報
が書き込まれている。すなわち列アドレス０００Ｃから
列アドレス１００Ｃにかけて順次ＩｔｌｊＺｔｔＯ″ｊ
、Ｕ１” ｔＫＯＩＩ ＋＋＋−となるように書き込ま
れている。他方列については、ダミー列アドレス１３３
および１３４のそれぞれ各列と行アドレス０００Ｒ〜１
ｏｏｆ’Ｌとの各交点についてメモセルが設けられるこ
とにより、第１の列ダミーセル１３１および第２の列ダ
ミーセル１３２が配置されている。第１の列ダミーセル
１３１は行アドレス０００几から１００Ｒについて順次
“０”、６１”。
合と同様に’ ＡＣ３ＨＡＣ２ＨＡＣＩ ”について順
次部パリティ”ｏｏｏ’、奇パリティ”００１”、偶パ
リテ４”０１１’、奇パリテ４”０１０”＋偶パリティ
″１１０”、奇パリティ” １１１ ” 、偶パリティ
”１０１”、奇パリティ＠１００”とされ°Ｃいる。こ
れらの行２列のアドレス順序は一般にペーカーコードと
称されるものである。これらの８つの行および列アドレ
スの各交点には未書き込みが非導通＠θ″の論理である
メモリセル２５が配されている。他方ダミーセルの配列
は、ダミー行アドレス１４３および１４４によりて、ダ
ミー行アト１／ス１４３，１４４と列アドレス０ｏｏＣ
〜１０ｏＣとの各交点にダミーセルを配置して、それぞ
れタミー行アドレス１４３について第１の行ダミーセル
１４１をし、ダミー行アドレス１４４について第２の行
ダミーセル１４２とする。第１の行ダミーセル１４１は
列アドレス０００Ｃから１００Ｃにかけて順次Ｉｔ０７
７、Ｉｌｌ” ａｔＯ＃、Ｉｔｌ”−一一一と論理情報
が繰り返されるようにセルが配され、第２の行ダミーセ
ル１４２は列アドレス０００Ｃから１００Ｃにかけて同
一列アドレスが第１の行アドレス１４１と逆の論理情報
が書き込まれている。すなわち列アドレス０００Ｃから
列アドレス１００Ｃにかけて順次ＩｔｌｊＺｔｔＯ″ｊ
、Ｕ１” ｔＫＯＩＩ ＋＋＋−となるように書き込ま
れている。他方列については、ダミー列アドレス１３３
および１３４のそれぞれ各列と行アドレス０００Ｒ〜１
ｏｏｆ’Ｌとの各交点についてメモセルが設けられるこ
とにより、第１の列ダミーセル１３１および第２の列ダ
ミーセル１３２が配置されている。第１の列ダミーセル
１３１は行アドレス０００几から１００Ｒについて順次
“０”、６１”。
ａｔ Ｏ＃ 、 ＊％ １＃−一−−というように異な
る論理情報が交互に書き込まれ、第２の列ダミーセル１
３２は同一行アドレスにおいて第１の列ダミーセル１３
１とは異なる論理情報が書き込まれている。すなわち行
アドレス０ＯＯＲから１００几にかけて順次パ１″′、
″Ｉｏ ｎ 、 Ｉｔｌ” ｕ ｏ＃ ＋＋＋−という
ように論理情報が１．き込まれている。この第１および
第２の行９列のダミーセルは記憶セル２５と同一形式の
ものを用いて選択的にマスク等を用いて書き込みを行な
って設けても良いし、セル２５とは形式の異なるものを
用いて、各交点を導通又は非導通とする如きものであっ
ても良い６ 次にかかる構成のＰ−ＲＯＭをテストする場合を簡単に
説明する。
る論理情報が交互に書き込まれ、第２の列ダミーセル１
３２は同一行アドレスにおいて第１の列ダミーセル１３
１とは異なる論理情報が書き込まれている。すなわち行
アドレス０ＯＯＲから１００几にかけて順次パ１″′、
″Ｉｏ ｎ 、 Ｉｔｌ” ｕ ｏ＃ ＋＋＋−という
ように論理情報が１．き込まれている。この第１および
第２の行９列のダミーセルは記憶セル２５と同一形式の
ものを用いて選択的にマスク等を用いて書き込みを行な
って設けても良いし、セル２５とは形式の異なるものを
用いて、各交点を導通又は非導通とする如きものであっ
ても良い６ 次にかかる構成のＰ−ＲＯＭをテストする場合を簡単に
説明する。
まず行ダミーセルを用いるテストはダミー行アドレス１
４３と列デコーダ２ｏとによって選択された列アドレス
とを用いて、それらの交点の論理情報を読み出し、これ
を実際の交点に書き込まれた論理情報について比較する
ことにより行なう。
４３と列デコーダ２ｏとによって選択された列アドレス
とを用いて、それらの交点の論理情報を読み出し、これ
を実際の交点に書き込まれた論理情報について比較する
ことにより行なう。
同様にしてダミー行アドレス１４４についてもテス、ト
を行なう。このようにして２つの行ダミーセルを用いれ
ば列アドレスおよび列デコーダの不良チェックを検出す
ることができる。本実施例ではアドレスのパリティも奇
偶を交互に配置するようにしであるためＶｉ４９合うア
ドレスは区別が容易であシ、デコーダの不良の検出も効
率的にできる。
を行なう。このようにして２つの行ダミーセルを用いれ
ば列アドレスおよび列デコーダの不良チェックを検出す
ることができる。本実施例ではアドレスのパリティも奇
偶を交互に配置するようにしであるためＶｉ４９合うア
ドレスは区別が容易であシ、デコーダの不良の検出も効
率的にできる。
また２つの列ダミーセルを片方ずつ用いてこれと行アド
レスとの交点を読み出すことにより、行アドレスおよび
行デコーダの不良の検出も全く同様に検出することがで
きる。ここでダミー行アドレスおよびダミー列アドレス
は行デコーダ１ｏおよび列デコーダ２０とは別な手段で
テスト時に選択されるようにすればデコーダの不良検出
の上から好ましいが、行デコーダ１０９列デコーダ２０
を用いて選択されても良く、その際には、一般のメモリ
セルを選択する時の電位レベルとは異なるレベルを与え
るとダミー行、あるいは列アドレスを選択するようにし
て構成することが好ましい。またとくに第５図において
ダミーセル行１３１に対してそのアドレス順に０１１０
１００１−−−−−となるコードを設定し、かつ実際は
０と１とが交互に配置されるように配列することによっ
て第３図と第４図との双方の効果を得ることができると
ともに、第３．４図での欠点はすべ゛Ｃ解消されたもの
が得られる。さらに、ダミーセル行１３２を追加して第
５図のように第１のダミーセル行１３１において０が書
込まれたとζろにｌを書込むことによってすべてのデコ
ーダのチェックが可能となる。
レスとの交点を読み出すことにより、行アドレスおよび
行デコーダの不良の検出も全く同様に検出することがで
きる。ここでダミー行アドレスおよびダミー列アドレス
は行デコーダ１ｏおよび列デコーダ２０とは別な手段で
テスト時に選択されるようにすればデコーダの不良検出
の上から好ましいが、行デコーダ１０９列デコーダ２０
を用いて選択されても良く、その際には、一般のメモリ
セルを選択する時の電位レベルとは異なるレベルを与え
るとダミー行、あるいは列アドレスを選択するようにし
て構成することが好ましい。またとくに第５図において
ダミーセル行１３１に対してそのアドレス順に０１１０
１００１−−−−−となるコードを設定し、かつ実際は
０と１とが交互に配置されるように配列することによっ
て第３図と第４図との双方の効果を得ることができると
ともに、第３．４図での欠点はすべ゛Ｃ解消されたもの
が得られる。さらに、ダミーセル行１３２を追加して第
５図のように第１のダミーセル行１３１において０が書
込まれたとζろにｌを書込むことによってすべてのデコ
ーダのチェックが可能となる。
なお本発明は以上の実施例に限定されるものではな、＜
、任意の配列のマトリクスや、任意の構成の記憶セルに
ついても適用できるのは勿論である。
、任意の配列のマトリクスや、任意の構成の記憶セルに
ついても適用できるのは勿論である。
第１図（ａ） ｌ （ｂ）はそれぞれ固定記憶セルの構
成を示す回路図であり、第２図（ａ） Ｉ （ｂ）はそ
れぞれ第１図（ａ） 、 （ｂ）のセルに書き込みを行
なったときの等価回路を示す図である。第３図および第
４図はそれぞれ従来のＰ−Ｒ，ＯＭを示す構成図であシ
、第５図は本発明の一実施例を示す構成図である。 図中の符号 行デコーダ、２０・・・・・・列デコーダ、３０，３１
゜１３１．１３２パ・パ°列ダミーセル、４０．４１
。 １４１．１４２・・°・・・行ダミーセル、３５，１３
３゜１３４・・・・・・ダミー列アドレス、４５，１４
３゜１４４°°°°°°ダミ一゛列アドレス、２５．１
５・・・・・・セル。
成を示す回路図であり、第２図（ａ） Ｉ （ｂ）はそ
れぞれ第１図（ａ） 、 （ｂ）のセルに書き込みを行
なったときの等価回路を示す図である。第３図および第
４図はそれぞれ従来のＰ−Ｒ，ＯＭを示す構成図であシ
、第５図は本発明の一実施例を示す構成図である。 図中の符号 行デコーダ、２０・・・・・・列デコーダ、３０，３１
゜１３１．１３２パ・パ°列ダミーセル、４０．４１
。 １４１．１４２・・°・・・行ダミーセル、３５，１３
３゜１３４・・・・・・ダミー列アドレス、４５，１４
３゜１４４°°°°°°ダミ一゛列アドレス、２５．１
５・・・・・・セル。
Claims (1)
- 【特許請求の範囲】 １、Ｎ行Ｍ列のメモリセルアレイと、前記メモリセルア
レイの行および列にそって設けられたダミーセルアレイ
とを有し、該ダミーセルアレイはそのアドレス順に従う
て各アドレスに偶数パリティを付加するコード（０１１
１１ｔ０１１ｔ０１０＋１＋−−−−−）が書込まれ、
かつ各夕゛ミーセルはＯと１とが交互に変るように配列
されていることを特徴とするプログラマブルメモリ。 ２、前記ダミーセルアレイのうち少なくとも行にそって
設けられたダミーセルアレイは、前記アドレス順に従っ
て各アドレスに偶数パリティが付加されたコードが書込
ま゛れた第１のダミーセル行と、該第１のダミーセル行
と対をなす第２のタミーセル行とを含み、前記第１のダ
ミーセル行において０が書込まれた列と同一列に位置す
る前記第２のダミーセル行のダミーセルには１が書込ま
れたことを特徴とする特許請求の範囲第１項記載のプロ
グラマブルメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143602A JPS6089900A (ja) | 1984-07-11 | 1984-07-11 | プログラマブルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143602A JPS6089900A (ja) | 1984-07-11 | 1984-07-11 | プログラマブルメモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52132733A Division JPS6027120B2 (ja) | 1977-11-04 | 1977-11-04 | プログラマブルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089900A true JPS6089900A (ja) | 1985-05-20 |
| JPH02800B2 JPH02800B2 (ja) | 1990-01-09 |
Family
ID=15342536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143602A Granted JPS6089900A (ja) | 1984-07-11 | 1984-07-11 | プログラマブルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03134888A (ja) * | 1989-10-20 | 1991-06-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04106795A (ja) * | 1990-08-28 | 1992-04-08 | Nec Corp | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8059479B2 (en) * | 2008-04-03 | 2011-11-15 | Sidense Corp. | Test circuit for an unprogrammed OTP memory array |
| WO2012150700A1 (ja) | 2011-05-02 | 2012-11-08 | 花王株式会社 | アルカリセルロースの製造方法 |
-
1984
- 1984-07-11 JP JP59143602A patent/JPS6089900A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03134888A (ja) * | 1989-10-20 | 1991-06-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04106795A (ja) * | 1990-08-28 | 1992-04-08 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02800B2 (ja) | 1990-01-09 |
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