JPH02800B2 - - Google Patents
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- JPH02800B2 JPH02800B2 JP14360284A JP14360284A JPH02800B2 JP H02800 B2 JPH02800 B2 JP H02800B2 JP 14360284 A JP14360284 A JP 14360284A JP 14360284 A JP14360284 A JP 14360284A JP H02800 B2 JPH02800 B2 JP H02800B2
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- 230000007547 defect Effects 0.000 description 11
- 238000012360 testing method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000007664 blowing Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000010454 slate Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、プログラマブルメモリ、例えば電気
的に内容を書込むことの出来る読み出し専用メモ
リ回路すなわちプログラマブル・リード・オンリ
ー・メモリ（Ｐ−ROMと以下略記する）に関
し、特にＰ−ROMの書込む前の“白紙”状態で
の回路のテスト方式に関するものである。最近Ｐ
−ROM特にバイポーラＰ−ROMは、ユーザが
１個毎に自由に記憶させる内容を書込める融通性
の故に極めて広汎な各種情報処理・制御用途に多
用されている。かかるＰ−ROMの記憶セルとし
ては第１図ａに示されるように２つのダイオード
１を逆方向に直列接続してこの両端をメモリの行
および列に接続したいわゆるジヤンクシヨン方式
のものがある。この方式では未書込ではセルは非
導通状態を呈し、一方のダイオードを短絡させる
ことにより導通させて第２図ａの如く書き込みを
行なうものである。また第１図ｂに示されるよう
にダイオード１とヒユーズ２を直列に接続して行
列間に接続したいわゆるヒユーズ方式のものにあ
つては、未書き込み状態で導通し、書き込みは第
２図ｂの如くヒユーズ２を溶断させて行列間を非
導通として行なつているものである。しかしなが
ら、このようなセルへの論理情報の書き込みの問
題として書き込み歩留りの問題がある。すなわ
ち、Ｐ−ROMは未書込状態では“白紙”すなわ
ちどのアドレスを選択しても出力はすべて１（又
はすべて０）のため、そのままでは周辺回路が正
常に働いているかどうかをテストする事が出来な
い。このために周辺回路の不良はある種のビツト
パターンを書き込んで始めてあきらかになりこの
段階ではこのＰ−ROMは書込不良となる。した
がつてこの書込不良を減らして書込歩留りを向上
させるためには、何らかの手段で事前に周辺回路
をテストせねばならず、そのため種々の手段が工
夫されされてきた。最もよく使われるのは所謂ダ
ミーセルすなわち正規の記憶セルマトリクスの他
に、あらかじめ適当な論理情報を書込んだセルの
行又は列を追加し、これを通じて対応する周辺回
路、即ち列又は行デコーダをテストする方法であ
る。しかしながらかかる方法はアドレスされたダ
ミーセルの論理情報が周辺回路等の故障による見
かけ上の誤つた読み出しと一致したりすることが
あつてその検出率は必らずしも十分とは云えなか
つた。第３図にダミーセルを配した従来のＰ−
ROMの一例を示す。
的に内容を書込むことの出来る読み出し専用メモ
リ回路すなわちプログラマブル・リード・オンリ
ー・メモリ（Ｐ−ROMと以下略記する）に関
し、特にＰ−ROMの書込む前の“白紙”状態で
の回路のテスト方式に関するものである。最近Ｐ
−ROM特にバイポーラＰ−ROMは、ユーザが
１個毎に自由に記憶させる内容を書込める融通性
の故に極めて広汎な各種情報処理・制御用途に多
用されている。かかるＰ−ROMの記憶セルとし
ては第１図ａに示されるように２つのダイオード
１を逆方向に直列接続してこの両端をメモリの行
および列に接続したいわゆるジヤンクシヨン方式
のものがある。この方式では未書込ではセルは非
導通状態を呈し、一方のダイオードを短絡させる
ことにより導通させて第２図ａの如く書き込みを
行なうものである。また第１図ｂに示されるよう
にダイオード１とヒユーズ２を直列に接続して行
列間に接続したいわゆるヒユーズ方式のものにあ
つては、未書き込み状態で導通し、書き込みは第
２図ｂの如くヒユーズ２を溶断させて行列間を非
導通として行なつているものである。しかしなが
ら、このようなセルへの論理情報の書き込みの問
題として書き込み歩留りの問題がある。すなわ
ち、Ｐ−ROMは未書込状態では“白紙”すなわ
ちどのアドレスを選択しても出力はすべて１（又
はすべて０）のため、そのままでは周辺回路が正
常に働いているかどうかをテストする事が出来な
い。このために周辺回路の不良はある種のビツト
パターンを書き込んで始めてあきらかになりこの
段階ではこのＰ−ROMは書込不良となる。した
がつてこの書込不良を減らして書込歩留りを向上
させるためには、何らかの手段で事前に周辺回路
をテストせねばならず、そのため種々の手段が工
夫されされてきた。最もよく使われるのは所謂ダ
ミーセルすなわち正規の記憶セルマトリクスの他
に、あらかじめ適当な論理情報を書込んだセルの
行又は列を追加し、これを通じて対応する周辺回
路、即ち列又は行デコーダをテストする方法であ
る。しかしながらかかる方法はアドレスされたダ
ミーセルの論理情報が周辺回路等の故障による見
かけ上の誤つた読み出しと一致したりすることが
あつてその検出率は必らずしも十分とは云えなか
つた。第３図にダミーセルを配した従来のＰ−
ROMの一例を示す。
３つのバイナリー行アドレスAC1〜AC3を入力
として８つの列配100C〜111Cを列デコーダ20に
よつてデコードし、３つのバイナリー列アドレス
入力AR1〜AR3を入力として８つの行線０００Ｒ
〜１１１Ｒを行デコーダ１０によつてデコードさ
れる行列の各交点には未書込の状態のメモリセル
（この場合０）２５が配置されている。さらに列
線に加え列ダミーセル３０を列線３５に各セルの
一端を共通に接続し、各セルの他端を行線０００
Ｒ〜１１１Ｒにそれぞれ接続させて設け、他方行
ダミーセル４０を行線４５に各セルの一端を接続
させ、各セルの他端を個々に列線０００Ｃ〜１１
１Ｃに接続させられている。この列ダミーセル３
０および行ダミーセル４０においてはそれぞれ行
および列単位で交互に書き込まれた情報（０）を
有するセル１５が配されている。この行および列
ダミーセルを用いたテストは、ダミーセルを用い
たときは列線３５と、デコーダ１０でデコードさ
れた行線０００Ｒ〜１１１Ｒとをアクセスして順
次列ダミーセル３０を読み出し、この読み出し情
報と実際のダミーセルとの記憶内容を比較するこ
とにより行なわれ、これらが一致していれば不良
はなく、不一致であれば不良が存在しているもの
とされる。行ダミーセル４０を用いた場合も同様
にして行なわれる。かかる方法によれば、行又
は、列配線間の短絡不良と、行又は、列デコーダ
不良の一部は排除出来るが、行又は、列デコーダ
不良の残部は排除出来ない。
として８つの列配100C〜111Cを列デコーダ20に
よつてデコードし、３つのバイナリー列アドレス
入力AR1〜AR3を入力として８つの行線０００Ｒ
〜１１１Ｒを行デコーダ１０によつてデコードさ
れる行列の各交点には未書込の状態のメモリセル
（この場合０）２５が配置されている。さらに列
線に加え列ダミーセル３０を列線３５に各セルの
一端を共通に接続し、各セルの他端を行線０００
Ｒ〜１１１Ｒにそれぞれ接続させて設け、他方行
ダミーセル４０を行線４５に各セルの一端を接続
させ、各セルの他端を個々に列線０００Ｃ〜１１
１Ｃに接続させられている。この列ダミーセル３
０および行ダミーセル４０においてはそれぞれ行
および列単位で交互に書き込まれた情報（０）を
有するセル１５が配されている。この行および列
ダミーセルを用いたテストは、ダミーセルを用い
たときは列線３５と、デコーダ１０でデコードさ
れた行線０００Ｒ〜１１１Ｒとをアクセスして順
次列ダミーセル３０を読み出し、この読み出し情
報と実際のダミーセルとの記憶内容を比較するこ
とにより行なわれ、これらが一致していれば不良
はなく、不一致であれば不良が存在しているもの
とされる。行ダミーセル４０を用いた場合も同様
にして行なわれる。かかる方法によれば、行又
は、列配線間の短絡不良と、行又は、列デコーダ
不良の一部は排除出来るが、行又は、列デコーダ
不良の残部は排除出来ない。
第４図は従来のダミーセルを用いたＰ−ROM
の他の例である。この例も列ダミーセル３１およ
び行ダミーセルは第３図の場合と同様に配置され
ているが、ここでは列ダミーセル３１においては
行０００Ｒから１１１Ｒの行にかけて順次
01101001というようにパリテイ値（偶パリテイ）
を書き込み、行ダミーセル４１においても同様に
列０００Ｃから１１１Ｃにかけて01101001と書き
込ませてある。この行、列ダミーセルを用いたテ
ストは第３図の場合と全く同様にして行なわれる
ものである。しかしながらこのように書き込まれ
た行列ダミーセルを用いて検査しても行又は、列
デコーダ不良の大部は除けるが、なお２アドレス
同時選択不良が半分除けないし、隣接行又は、列
配線間の短絡不良も、ダミーセルの値が１、１又
は０、０と同じ値の時は除けなくなつてしまう。
の他の例である。この例も列ダミーセル３１およ
び行ダミーセルは第３図の場合と同様に配置され
ているが、ここでは列ダミーセル３１においては
行０００Ｒから１１１Ｒの行にかけて順次
01101001というようにパリテイ値（偶パリテイ）
を書き込み、行ダミーセル４１においても同様に
列０００Ｃから１１１Ｃにかけて01101001と書き
込ませてある。この行、列ダミーセルを用いたテ
ストは第３図の場合と全く同様にして行なわれる
ものである。しかしながらこのように書き込まれ
た行列ダミーセルを用いて検査しても行又は、列
デコーダ不良の大部は除けるが、なお２アドレス
同時選択不良が半分除けないし、隣接行又は、列
配線間の短絡不良も、ダミーセルの値が１、１又
は０、０と同じ値の時は除けなくなつてしまう。
本発明の目的はかかる従来のＰ−ROMの欠点
を除去した周辺回路の不良の適出率を向上し、し
たがつて高い書込歩留りのＰ−ROMを提供する
事にある。
を除去した周辺回路の不良の適出率を向上し、し
たがつて高い書込歩留りのＰ−ROMを提供する
事にある。
本発明によるプログラマブルメモリはNXMの
マトリクス状に配置されたメモリセルアレイと、
これらＮ行、Ｍ列の各々を選択するためのバイナ
リイデコーダ（以下各々「行デコーダ」、「列デコ
ーダ」と称する）を含み、さらに行にそつて少な
くとも１行、列にそつて少なくとも１列の固定記
憶セルの行および列アレイ（以下これを「ダミー
セル行およびダミーセル列」という）を設け、少
なくともダミーセル行にはそのアドレス順に偶数
パリテイが付加されるコード（０、１、１、０、
１、０、０、１…となるコード、すなわち０、１
とこの反転１、０、さらにこれらの組の反転１、
０、０、１、…なるコード）を書込み、かつ各ダ
ミーセルの配列は０、１、０、１…あるいは１、
０、１、０…となるように０と１が交互に配置さ
れるように設定されたことを特徴とする。
マトリクス状に配置されたメモリセルアレイと、
これらＮ行、Ｍ列の各々を選択するためのバイナ
リイデコーダ（以下各々「行デコーダ」、「列デコ
ーダ」と称する）を含み、さらに行にそつて少な
くとも１行、列にそつて少なくとも１列の固定記
憶セルの行および列アレイ（以下これを「ダミー
セル行およびダミーセル列」という）を設け、少
なくともダミーセル行にはそのアドレス順に偶数
パリテイが付加されるコード（０、１、１、０、
１、０、０、１…となるコード、すなわち０、１
とこの反転１、０、さらにこれらの組の反転１、
０、０、１、…なるコード）を書込み、かつ各ダ
ミーセルの配列は０、１、０、１…あるいは１、
０、１、０…となるように０と１が交互に配置さ
れるように設定されたことを特徴とする。
また本発明におけるダミーセル行は少なくとも
２行のダミーセル行を有し、一方には前記０、
１、１、０、１、０、０、１…なるコードが書込
まれ、他方には前記一方のダミーセル行のうち０
が書込まれた列と同一になるダミーセル１を書込
むようにしたことを特徴とする。
２行のダミーセル行を有し、一方には前記０、
１、１、０、１、０、０、１…なるコードが書込
まれ、他方には前記一方のダミーセル行のうち０
が書込まれた列と同一になるダミーセル１を書込
むようにしたことを特徴とする。
本発明によればダミーセルを行あるいは列につ
いてそれぞれ設け、とくに行ダミーセルについて
はアドレス順に偶数パリテイが付加されるコード
が書込まれているため第４図での効果を有すると
ともに、０と１とが交互に配置されるように配列
されているので隣接する列線間がシヨートしてい
る場合でも確実にチエツクすることができ第３図
の効果をも奏することができる。
いてそれぞれ設け、とくに行ダミーセルについて
はアドレス順に偶数パリテイが付加されるコード
が書込まれているため第４図での効果を有すると
ともに、０と１とが交互に配置されるように配列
されているので隣接する列線間がシヨートしてい
る場合でも確実にチエツクすることができ第３図
の効果をも奏することができる。
次に本発明の一実施例を第５図を参照して説明
する。本実施例では簡単のために23×23のマトリ
ツクスについて説明する。
する。本実施例では簡単のために23×23のマトリ
ツクスについて説明する。
行デコーダ１０は行の３ビツトのアドレス情報
AR1〜AR3を入力して８つの順次図の上方から配
された行アドレス０００Ｒ〜１００Ｒをデコード
する。ここで行線０００Ｒは“AR3、AR2、
AR1”について“000”の偶パリテイであり、行
線００１Ｒは“001”の奇パリテイである。以下
同様に行線０１１Ｒ，０１０Ｒ，１１０Ｒ，１１
１Ｒ，１０１Ｒ，１００Ｒはそれぞれ偶パリテイ
“011”、奇パリテイ“010”、偶パリテイ“110”、
奇パリテイ“111”、偶パリテイ“101”、奇パリテ
イ“010”に設定されている。すなわち行アドレ
ス線が奇、偶のパリテイ順に交互に配されてい
る。列デコーダ２０は列の３ビツトのアドレス情
報AC1〜AC3を入力として８つの順次図の左から
右方向へ配された列アドレス０００Ｃ〜１００Ｃ
をデコードする。８つの列アドレス０００Ｃ〜１
００Ｃも行アドレスの場合と同様に“AC3、AC2、
AC1”について順次偶パリテイ“000”、奇パリテ
イ“001”、偶パリテイ“011”、奇パリテイ
“010”、偶パリテイ“110”、奇パリテイ“111”、
偶パリテイ“101”、奇パリテイ“100”とされて
いる。これらの行、列のアドレス順序は一般にベ
ーカーコードと称されるものである。これらの８
つの行および列アドレスの各交点には未書き込み
が非導通“０”の論理であるメモリセル２５が配
されている。他方ダミーセルの配列は、ダミー行
アドレス１４３および１４４によつて、ダミー行
アドレス１４３，１４４と列アドレス０００Ｃ〜
１００Ｃとの各交点にダミーセルを配置して、そ
れぞれダミー行アドレス１４３について第１の行
ダミーセル１４１をし、ダミー行アドレス１４４
について第２の行ダミーセル１４２とする。第１
の行ダミーセル１４１は列アドレス０００Ｃから
列アドレス１００Ｃにかけて順次“０”、“１”、
“０”、“１”…と論理情報が繰り返されるように
セルが配され、第２の行ダミーセル１４２は列ア
ドレス０００Ｃから１００Ｃにかけて同一列アド
レスが第１の行アドレス１４１と逆の論理情報が
書き込まれている。すなわち列アドレス０００Ｃ
から列アドレス１００Ｃにかけて順次“１”、
“０”、“１”、“０”…となるように書き込まれて
いる。他方列については、ダミー列アドレス１３
３および１３４のそれぞれ各列と行アドレス００
０Ｒ〜１００Ｒとの各交点についてメモセルが設
けられることにより、第１の列ダミーセル１３１
および第２の列ダミーセル１３２が配置されてい
る。第１の列ダミーセル１３１は行アドレス００
０Ｒから１００Ｒについて順次“０”、“１”、
“０”、“１”…というように異なる論理情報が交
互に書き込まれ、第２の列ダミーセル１３２は同
一行アドレスにおいて第１の列ダミーセル１３１
とは異なる論理情報が書き込まれている。すなわ
ち行アドレス０００Ｒから１００Ｒにかけて順次
“１”、“０”、“１”、“０”…というように論理情
報が書き込まれている。この第１および第２の
行、列のダミーセルは記憶セル２５と同一形式の
ものを用いて選択的にマスク等を用いて書き込み
を行なつて設けても良いし、セル２５とは形式の
異なるものを用いて、各交点を導通又は非導通と
する如きものであつても良い。
AR1〜AR3を入力して８つの順次図の上方から配
された行アドレス０００Ｒ〜１００Ｒをデコード
する。ここで行線０００Ｒは“AR3、AR2、
AR1”について“000”の偶パリテイであり、行
線００１Ｒは“001”の奇パリテイである。以下
同様に行線０１１Ｒ，０１０Ｒ，１１０Ｒ，１１
１Ｒ，１０１Ｒ，１００Ｒはそれぞれ偶パリテイ
“011”、奇パリテイ“010”、偶パリテイ“110”、
奇パリテイ“111”、偶パリテイ“101”、奇パリテ
イ“010”に設定されている。すなわち行アドレ
ス線が奇、偶のパリテイ順に交互に配されてい
る。列デコーダ２０は列の３ビツトのアドレス情
報AC1〜AC3を入力として８つの順次図の左から
右方向へ配された列アドレス０００Ｃ〜１００Ｃ
をデコードする。８つの列アドレス０００Ｃ〜１
００Ｃも行アドレスの場合と同様に“AC3、AC2、
AC1”について順次偶パリテイ“000”、奇パリテ
イ“001”、偶パリテイ“011”、奇パリテイ
“010”、偶パリテイ“110”、奇パリテイ“111”、
偶パリテイ“101”、奇パリテイ“100”とされて
いる。これらの行、列のアドレス順序は一般にベ
ーカーコードと称されるものである。これらの８
つの行および列アドレスの各交点には未書き込み
が非導通“０”の論理であるメモリセル２５が配
されている。他方ダミーセルの配列は、ダミー行
アドレス１４３および１４４によつて、ダミー行
アドレス１４３，１４４と列アドレス０００Ｃ〜
１００Ｃとの各交点にダミーセルを配置して、そ
れぞれダミー行アドレス１４３について第１の行
ダミーセル１４１をし、ダミー行アドレス１４４
について第２の行ダミーセル１４２とする。第１
の行ダミーセル１４１は列アドレス０００Ｃから
列アドレス１００Ｃにかけて順次“０”、“１”、
“０”、“１”…と論理情報が繰り返されるように
セルが配され、第２の行ダミーセル１４２は列ア
ドレス０００Ｃから１００Ｃにかけて同一列アド
レスが第１の行アドレス１４１と逆の論理情報が
書き込まれている。すなわち列アドレス０００Ｃ
から列アドレス１００Ｃにかけて順次“１”、
“０”、“１”、“０”…となるように書き込まれて
いる。他方列については、ダミー列アドレス１３
３および１３４のそれぞれ各列と行アドレス００
０Ｒ〜１００Ｒとの各交点についてメモセルが設
けられることにより、第１の列ダミーセル１３１
および第２の列ダミーセル１３２が配置されてい
る。第１の列ダミーセル１３１は行アドレス００
０Ｒから１００Ｒについて順次“０”、“１”、
“０”、“１”…というように異なる論理情報が交
互に書き込まれ、第２の列ダミーセル１３２は同
一行アドレスにおいて第１の列ダミーセル１３１
とは異なる論理情報が書き込まれている。すなわ
ち行アドレス０００Ｒから１００Ｒにかけて順次
“１”、“０”、“１”、“０”…というように論理情
報が書き込まれている。この第１および第２の
行、列のダミーセルは記憶セル２５と同一形式の
ものを用いて選択的にマスク等を用いて書き込み
を行なつて設けても良いし、セル２５とは形式の
異なるものを用いて、各交点を導通又は非導通と
する如きものであつても良い。
次にかかる構成のＰ−ROMをテストする場合
を簡単に説明する。
を簡単に説明する。
まず行ダミーセルを用いるテストはダミー行ア
ドレス１４３と列デコーダ２０とによつて選択さ
れた列アドレスとを用いて、それらの交点の論理
情報を読み出し、これを実際の交点に書き込まれ
た論理情報について比較することにより行なう。
同様にしてダミー行アドレス１４４についてもテ
ストを行なう。このようにして２つの行ダミーセ
ルを用いれば列アドレスおよび列デコーダの不良
チエツクを検出することができる。本実施例では
アドレスのパリテイも奇偶を交互に配置するよう
にしてあるため隣り合うアドレスは区別が容易で
あり、デコーダの不良の検出も効率的にできる。
また２つの列ダミーセルを片方ずつ用いてこれと
行アドレスとの交点を読み出すことにより、行ア
ドレスおよび行デコーダの不良の検出も全く同様
に検出することができる。ここでダミー行アドレ
スおよびダミー列アドレスは行デコーダ１０およ
び列デコーダ２０とは別な手段でテスト時に選択
されるようにすればデコーダの不良検出の上から
好ましいが、行デコーダ１０、列デコーダ２０を
用いて選択されても良く、その際には、一般のメ
モリセルを選択する時の電位レベルとは異なるレ
ベルを与えるとダミー行、あるいは列アドレスを
選択するようにして構成することが好ましい。ま
たとくに第５図においてダミーセル行１３１に対
してそのアドレス順に01101001…となるコードを
設定し、かつ実際は０と１とが交互に配置される
ように配列することによつて第３図と第４図との
双方の効果を得ることができるとともに、第３，
４図での欠点はすべて解消されたものが得られ
る。さらに、ダミーセル行１３２を追加して第５
図のように第１のダミーセル行１３１において０
が書込まれたところに１を書込むことによつてす
べてのデコーダのチエツクが可能となる。
ドレス１４３と列デコーダ２０とによつて選択さ
れた列アドレスとを用いて、それらの交点の論理
情報を読み出し、これを実際の交点に書き込まれ
た論理情報について比較することにより行なう。
同様にしてダミー行アドレス１４４についてもテ
ストを行なう。このようにして２つの行ダミーセ
ルを用いれば列アドレスおよび列デコーダの不良
チエツクを検出することができる。本実施例では
アドレスのパリテイも奇偶を交互に配置するよう
にしてあるため隣り合うアドレスは区別が容易で
あり、デコーダの不良の検出も効率的にできる。
また２つの列ダミーセルを片方ずつ用いてこれと
行アドレスとの交点を読み出すことにより、行ア
ドレスおよび行デコーダの不良の検出も全く同様
に検出することができる。ここでダミー行アドレ
スおよびダミー列アドレスは行デコーダ１０およ
び列デコーダ２０とは別な手段でテスト時に選択
されるようにすればデコーダの不良検出の上から
好ましいが、行デコーダ１０、列デコーダ２０を
用いて選択されても良く、その際には、一般のメ
モリセルを選択する時の電位レベルとは異なるレ
ベルを与えるとダミー行、あるいは列アドレスを
選択するようにして構成することが好ましい。ま
たとくに第５図においてダミーセル行１３１に対
してそのアドレス順に01101001…となるコードを
設定し、かつ実際は０と１とが交互に配置される
ように配列することによつて第３図と第４図との
双方の効果を得ることができるとともに、第３，
４図での欠点はすべて解消されたものが得られ
る。さらに、ダミーセル行１３２を追加して第５
図のように第１のダミーセル行１３１において０
が書込まれたところに１を書込むことによつてす
べてのデコーダのチエツクが可能となる。
なお本発明は以上の実施例に限定されるもので
はなく、任意の配列のマトリクスや、任意の構成
の記憶セルについても適用できるのは勿論であ
る。
はなく、任意の配列のマトリクスや、任意の構成
の記憶セルについても適用できるのは勿論であ
る。
第１図ａ，ｂはそれぞれ固定記憶セルの構成を
示す回路図であり、第２図ａ，ｂはそれぞれ第１
図ａ，ｂのセルに書き込みを行なつたときの等価
回路を示す図である。第３図および第４図はそれ
ぞれ従来のＰ−ROMを示す構成図であり、第５
図は本発明の一実施例を示す構成図である。 図中の符号、１……ダイオード、２……ヒユー
ズ、１０……行デコーダ、２０……列デコーダ、
３０，３１，１３１，１３２……列ダミーセル、
４０，４１，１４１，１４２……行ダミーセル、
３５，１３３，１３４……ダミー列アドレス、４
５，１４３，１４４……ダミー列アドレス、２
５，１５……セル。
示す回路図であり、第２図ａ，ｂはそれぞれ第１
図ａ，ｂのセルに書き込みを行なつたときの等価
回路を示す図である。第３図および第４図はそれ
ぞれ従来のＰ−ROMを示す構成図であり、第５
図は本発明の一実施例を示す構成図である。 図中の符号、１……ダイオード、２……ヒユー
ズ、１０……行デコーダ、２０……列デコーダ、
３０，３１，１３１，１３２……列ダミーセル、
４０，４１，１４１，１４２……行ダミーセル、
３５，１３３，１３４……ダミー列アドレス、４
５，１４３，１４４……ダミー列アドレス、２
５，１５……セル。
Claims (1)
- 【特許請求の範囲】 １ Ｎ行Ｍ列のメモリセルアレイと、前記メモリ
セルアレイの行および列にそつて設けられたダミ
ーセルアレイとを有し、該ダミーセルアレイはそ
のアドレス順に従つて各アドレスに偶数パリテイ
を付加するコード（０、１、１、０、１、０、
０、１、…）が書込まれ、かつ各ダミーセルは０
と１とが交互に変るように配列されていることを
特徴とするプログラマブルメモリ。 ２ 前記ダミーセルアレイのうち少なくとも行に
そつて設けられたダミーセルアレイは、前記アド
レス順に従つて各アドレスに偶数パリテイが付加
されたコードが書込まれた第１のダミーセル行
と、該第１のダミーセル行と対をなす第２のダミ
ーセル行とを含み、前記第１のダミーセル行にお
いて０が書込まれた列と同一列に位置する前記第
２のダミーセル行のダミーセルには１が書込まれ
たことを特徴とする特許請求の範囲第１項記載の
プログラマブルメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143602A JPS6089900A (ja) | 1984-07-11 | 1984-07-11 | プログラマブルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143602A JPS6089900A (ja) | 1984-07-11 | 1984-07-11 | プログラマブルメモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52132733A Division JPS6027120B2 (ja) | 1977-11-04 | 1977-11-04 | プログラマブルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089900A JPS6089900A (ja) | 1985-05-20 |
| JPH02800B2 true JPH02800B2 (ja) | 1990-01-09 |
Family
ID=15342536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143602A Granted JPS6089900A (ja) | 1984-07-11 | 1984-07-11 | プログラマブルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517004A (ja) * | 2008-04-03 | 2011-05-26 | サイデンス コーポレーション | 未プログラムｏｔｐメモリアレイ用のテスト回路 |
| US9416199B2 (en) | 2011-05-02 | 2016-08-16 | Kao Corporation | Method for producing alkali cellulose |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2801933B2 (ja) * | 1989-10-20 | 1998-09-21 | 富士通株式会社 | 半導体記憶装置 |
| JPH04106795A (ja) * | 1990-08-28 | 1992-04-08 | Nec Corp | 半導体記憶装置 |
-
1984
- 1984-07-11 JP JP59143602A patent/JPS6089900A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517004A (ja) * | 2008-04-03 | 2011-05-26 | サイデンス コーポレーション | 未プログラムｏｔｐメモリアレイ用のテスト回路 |
| US9416199B2 (en) | 2011-05-02 | 2016-08-16 | Kao Corporation | Method for producing alkali cellulose |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6089900A (ja) | 1985-05-20 |
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