JPH1173799A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1173799A JPH1173799A JP17285398A JP17285398A JPH1173799A JP H1173799 A JPH1173799 A JP H1173799A JP 17285398 A JP17285398 A JP 17285398A JP 17285398 A JP17285398 A JP 17285398A JP H1173799 A JPH1173799 A JP H1173799A
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- memory cell
- main
- bit line
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Abstract
(57)【要約】
【課題】 メモリセルにデータを書き込むことなく、ビ
ット線間やワード線間のショートの有無を検出すること
ができる半導体装置を提供する。 【解決手段】 マトリクス状に配列された複数個の本メ
モリセルDM(00)〜DM(nn)を有する本メモリセルアレイ１
１０と、この本メモリセルアレイ１１０の行選択を行う
本ワード線WL0〜WLnと、本メモリセルアレイの列選択を
行う本ビット線BL0〜BLnとを備えた半導体記憶装置にお
いて、本ビット線ごとに設けられたテスト用メモリセル
BM(0)〜BM(n)からなるテスト用メモリセルアレイ１２０
と、このテスト用メモリセルアレイ１２０を構成するテ
スト用メモリセルBM(0)〜BM(n)を同時に選択するテスト
用ワード線WTBTとを設けた。
ット線間やワード線間のショートの有無を検出すること
ができる半導体装置を提供する。 【解決手段】 マトリクス状に配列された複数個の本メ
モリセルDM(00)〜DM(nn)を有する本メモリセルアレイ１
１０と、この本メモリセルアレイ１１０の行選択を行う
本ワード線WL0〜WLnと、本メモリセルアレイの列選択を
行う本ビット線BL0〜BLnとを備えた半導体記憶装置にお
いて、本ビット線ごとに設けられたテスト用メモリセル
BM(0)〜BM(n)からなるテスト用メモリセルアレイ１２０
と、このテスト用メモリセルアレイ１２０を構成するテ
スト用メモリセルBM(0)〜BM(n)を同時に選択するテスト
用ワード線WTBTとを設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＯＴＰ(O
ne Time Programmable read only memory)等の半導体記
憶装置に関するものである。
ne Time Programmable read only memory)等の半導体記
憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置について、ＯＴＰ
を例に採って説明する。ＯＴＰは、ＥＰ−ＲＯＭ(Erasa
ble Programmable Read Only Memory)と同じ構造のメモ
リセル、すなわちＦＡＭＯＳ(Floating gate Avalanche
injection MOS)トランジスタを用いて構成したメモリ
セルを備えたＰ−ＲＯＭ(ProgrammableRead Only Memor
y )であり、データ消去用の紫外線照射窓を備えていな
い点のみがＥＰ−ＲＯＭと異なる。従って、このＯＴＰ
は、ユーザレベルでのデータ書き込みが可能であるもの
の、一度書き込んだデータを消去することができないと
いう特徴を有している。
を例に採って説明する。ＯＴＰは、ＥＰ−ＲＯＭ(Erasa
ble Programmable Read Only Memory)と同じ構造のメモ
リセル、すなわちＦＡＭＯＳ(Floating gate Avalanche
injection MOS)トランジスタを用いて構成したメモリ
セルを備えたＰ−ＲＯＭ(ProgrammableRead Only Memor
y )であり、データ消去用の紫外線照射窓を備えていな
い点のみがＥＰ−ＲＯＭと異なる。従って、このＯＴＰ
は、ユーザレベルでのデータ書き込みが可能であるもの
の、一度書き込んだデータを消去することができないと
いう特徴を有している。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＯＴＰでは、上述したように一度書き込んだ情報を消去
することができないために、パッケージング後の評価試
験において精度の高い試験結果を得ることができないと
いう課題があった。以下、この課題について説明する。
ＯＴＰでは、上述したように一度書き込んだ情報を消去
することができないために、パッケージング後の評価試
験において精度の高い試験結果を得ることができないと
いう課題があった。以下、この課題について説明する。
【０００４】一般に、ＯＴＰメモリチップのパッケージ
ング前に行う評価試験では、メモリセルに紫外線を照射
することが可能である。このため、かかる評価試験で
は、各メモリセルにデータを書き込んだ後にこのデータ
を読み出して、書き込みデータと読み出しデータとの比
較を行う。そして、書き込みデータと読み出しデータと
がすべて一致する場合は、ワード線およびビット線のい
ずれにも製造不良が無いと判断する。これに対して、メ
モリチップのパッケージング後においては、上述のよう
に一度書き込んだ情報を消去することができないので、
評価試験でデータの書き込みを行うことができない。こ
のため、従来は、このＯＴＰに何も書き込まれていない
状態（このとき記憶データはすべて「１」となる）から
データの読み出しを行い、この読み出しデータがすべて
「１」の場合は製造不良がないものとして扱っていた。
ング前に行う評価試験では、メモリセルに紫外線を照射
することが可能である。このため、かかる評価試験で
は、各メモリセルにデータを書き込んだ後にこのデータ
を読み出して、書き込みデータと読み出しデータとの比
較を行う。そして、書き込みデータと読み出しデータと
がすべて一致する場合は、ワード線およびビット線のい
ずれにも製造不良が無いと判断する。これに対して、メ
モリチップのパッケージング後においては、上述のよう
に一度書き込んだ情報を消去することができないので、
評価試験でデータの書き込みを行うことができない。こ
のため、従来は、このＯＴＰに何も書き込まれていない
状態（このとき記憶データはすべて「１」となる）から
データの読み出しを行い、この読み出しデータがすべて
「１」の場合は製造不良がないものとして扱っていた。
【０００５】しかし、このような方法には、例えば隣接
するワード線どうし或いはビット線どうしがショートし
ているような場合でも、この製造不良を検出することが
できないという欠点がある。これは、ワード線やビット
線のショートの有無に拘わらず、読み出しデータはすべ
て「１」となるからである。このため、従来は、パッケ
ージング後の評価試験においては精度の高い試験結果を
得ることができず、従って、例えばパッケージング工程
における熱ストレス等でワード線どうし或いはビット線
どうしのショートが発生することがあっても検出するこ
とができなかった。そして、このことが、ＯＴＰの不良
チップの出荷を低減させる上での障害の一つになってい
た。
するワード線どうし或いはビット線どうしがショートし
ているような場合でも、この製造不良を検出することが
できないという欠点がある。これは、ワード線やビット
線のショートの有無に拘わらず、読み出しデータはすべ
て「１」となるからである。このため、従来は、パッケ
ージング後の評価試験においては精度の高い試験結果を
得ることができず、従って、例えばパッケージング工程
における熱ストレス等でワード線どうし或いはビット線
どうしのショートが発生することがあっても検出するこ
とができなかった。そして、このことが、ＯＴＰの不良
チップの出荷を低減させる上での障害の一つになってい
た。
【０００６】また、パッケージング後の評価試験で読み
出しデータが「０」となった場合、ＯＴＰに不良がある
ことは検出できるものの、その原因（ワード線やビット
線のショートによるものなのか、他の原因によるものな
のか等）を知ることができないので、不良品の発生を低
減させるための検討を行うことが困難であった。このよ
うな理由により、メモリセルに対してデータの書き込み
を行うことなくワード線やビット線のショートの有無を
検出することができる評価試験技術の登場が嘱望されて
いた。
出しデータが「０」となった場合、ＯＴＰに不良がある
ことは検出できるものの、その原因（ワード線やビット
線のショートによるものなのか、他の原因によるものな
のか等）を知ることができないので、不良品の発生を低
減させるための検討を行うことが困難であった。このよ
うな理由により、メモリセルに対してデータの書き込み
を行うことなくワード線やビット線のショートの有無を
検出することができる評価試験技術の登場が嘱望されて
いた。
【０００７】
【課題を解決するための手段】この発明では、マトリク
ス状に配列された複数個の本メモリセルを有する本メモ
リセルアレイと、この本メモリセルアレイの行選択を行
う複数本の本ワード線と、本メモリセルアレイの列選択
を行う複数本の本ビット線とを備えた半導体記憶装置に
おいて、本ビット線ごとに設けられた複数個のテスト用
メモリセルからなるテスト用メモリセルアレイと、この
テスト用メモリセルアレイを構成するテスト用メモリセ
ルを同時に選択するテスト用ワード線とを備えている。
このような構成によれば、テスト用ワード線を選択した
状態で本ビット線を順次選択することによって、テスト
用メモリセルアレイの各テスト用メモリセルに記憶され
たデータを本ビット線から順次読み出すことができる。
そして、これにより、本メモリセルに対するデータの書
き込みを行うことなく、本ビット線のショートの有無を
検出することができる。
ス状に配列された複数個の本メモリセルを有する本メモ
リセルアレイと、この本メモリセルアレイの行選択を行
う複数本の本ワード線と、本メモリセルアレイの列選択
を行う複数本の本ビット線とを備えた半導体記憶装置に
おいて、本ビット線ごとに設けられた複数個のテスト用
メモリセルからなるテスト用メモリセルアレイと、この
テスト用メモリセルアレイを構成するテスト用メモリセ
ルを同時に選択するテスト用ワード線とを備えている。
このような構成によれば、テスト用ワード線を選択した
状態で本ビット線を順次選択することによって、テスト
用メモリセルアレイの各テスト用メモリセルに記憶され
たデータを本ビット線から順次読み出すことができる。
そして、これにより、本メモリセルに対するデータの書
き込みを行うことなく、本ビット線のショートの有無を
検出することができる。
【０００８】また、他の発明では、マトリクス状に配列
された複数個の本メモリセルを有する本メモリセルアレ
イと、この本メモリセルアレイの行選択を行う複数本の
本ワード線と、本メモリセルアレイの列選択を行う複数
本の本ビット線とを備えた半導体記憶装置において、本
ワード線ごとに設けられた複数個のテスト用メモリセル
からなるテスト用メモリセルアレイと、このテスト用メ
モリセルアレイを構成するテスト用メモリセルのデータ
を読み出すテスト用ビット線とを備えている。このよう
な構成によれば、テスト用ビット線を選択した状態で本
ワード線を順次選択することによって、テスト用メモリ
セルアレイの各テスト用メモリセルに記憶されたデータ
をテスト用ビット線から順次読み出すことができる。そ
して、これにより、本メモリセルに対するデータの書き
込みを行うことなく、本ワード線のショートの有無を検
出することができる。
された複数個の本メモリセルを有する本メモリセルアレ
イと、この本メモリセルアレイの行選択を行う複数本の
本ワード線と、本メモリセルアレイの列選択を行う複数
本の本ビット線とを備えた半導体記憶装置において、本
ワード線ごとに設けられた複数個のテスト用メモリセル
からなるテスト用メモリセルアレイと、このテスト用メ
モリセルアレイを構成するテスト用メモリセルのデータ
を読み出すテスト用ビット線とを備えている。このよう
な構成によれば、テスト用ビット線を選択した状態で本
ワード線を順次選択することによって、テスト用メモリ
セルアレイの各テスト用メモリセルに記憶されたデータ
をテスト用ビット線から順次読み出すことができる。そ
して、これにより、本メモリセルに対するデータの書き
込みを行うことなく、本ワード線のショートの有無を検
出することができる。
【０００９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎない。また、以下に
説明する数値的条件は単なる例示にすぎないことを理解
されたい。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎない。また、以下に
説明する数値的条件は単なる例示にすぎないことを理解
されたい。
【００１０】以下、この発明の第１の実施の形態とし
て、この発明をＯＴＰのビット線の評価試験に適用した
場合を例に採り、図１を用いて説明する。図１は、この
実施の形態に係るＯＴＰの要部構成を概略的に示す回路
図である。同図に示したように、本メモリセルアレイ１
１０は、マトリクス状に配置された（ｎ＋１）×（ｎ＋
１）個の本メモリセルＤＭ(00)〜ＤＭ(nn)を備えてい
る。そして、各メモリセルＤＭ(00)〜ＤＭ(nn)は、それ
ぞれ、ＦＡＭＯＳトランジスタによって構成されてい
る。ここで、各メモリセルＤＭ(00)〜ＤＭ(nn)を構成す
る各ＦＡＭＯＳトランジスタのコントロールゲートは、
それぞれ、同一行ごとに設けられた本ワード線ＷＬ０〜
ＷＬｎに接続されている。また、これらのＦＡＭＯＳト
ランジスタのドレインは、それぞれ、同一列ごとに設け
られた本ビット線ＢＬ０〜ＢＬｎに接続されている。さ
らに、各ＦＡＭＯＳトランジスタのソースは、それぞれ
接地されている。
て、この発明をＯＴＰのビット線の評価試験に適用した
場合を例に採り、図１を用いて説明する。図１は、この
実施の形態に係るＯＴＰの要部構成を概略的に示す回路
図である。同図に示したように、本メモリセルアレイ１
１０は、マトリクス状に配置された（ｎ＋１）×（ｎ＋
１）個の本メモリセルＤＭ(00)〜ＤＭ(nn)を備えてい
る。そして、各メモリセルＤＭ(00)〜ＤＭ(nn)は、それ
ぞれ、ＦＡＭＯＳトランジスタによって構成されてい
る。ここで、各メモリセルＤＭ(00)〜ＤＭ(nn)を構成す
る各ＦＡＭＯＳトランジスタのコントロールゲートは、
それぞれ、同一行ごとに設けられた本ワード線ＷＬ０〜
ＷＬｎに接続されている。また、これらのＦＡＭＯＳト
ランジスタのドレインは、それぞれ、同一列ごとに設け
られた本ビット線ＢＬ０〜ＢＬｎに接続されている。さ
らに、各ＦＡＭＯＳトランジスタのソースは、それぞれ
接地されている。
【００１１】ビット線テスト用メモリセルアレイ１２０
は、ｎ＋１個のビット線テスト用メモリセルＢＭ(0)〜
ＢＭ(n)を備えている。そして、各メモリセルＢＭ(0)〜
ＢＭ(n)は、それぞれＭＯＳトランジスタによって構成
されている。ここで、各メモリセルＢＭ(0)〜ＢＭ(n)を
構成する各ＭＯＳトランジスタのゲートは、それぞれビ
ット線テスト用ワード線WLBTに接続されている。また、
これらのＭＯＳトランジスタのうち、奇数番目のメモリ
セルＢＭ(0)，ＢＭ(2)，・・・を構成するものはドレイ
ンがそれぞれ本ビット線ＢＬ０，ＢＬ２，・・・に接続
されており、偶数番目のメモリセルＢＭ(1)，ＢＭ(3)，
・・・を構成するものはドレインが浮遊状態になってい
る。さらに、各ＭＯＳトランジスタのソースは、それぞ
れ接地されている。このように、このメモリセルアレイ
１２０は、マスクＲＯＭを構成している。
は、ｎ＋１個のビット線テスト用メモリセルＢＭ(0)〜
ＢＭ(n)を備えている。そして、各メモリセルＢＭ(0)〜
ＢＭ(n)は、それぞれＭＯＳトランジスタによって構成
されている。ここで、各メモリセルＢＭ(0)〜ＢＭ(n)を
構成する各ＭＯＳトランジスタのゲートは、それぞれビ
ット線テスト用ワード線WLBTに接続されている。また、
これらのＭＯＳトランジスタのうち、奇数番目のメモリ
セルＢＭ(0)，ＢＭ(2)，・・・を構成するものはドレイ
ンがそれぞれ本ビット線ＢＬ０，ＢＬ２，・・・に接続
されており、偶数番目のメモリセルＢＭ(1)，ＢＭ(3)，
・・・を構成するものはドレインが浮遊状態になってい
る。さらに、各ＭＯＳトランジスタのソースは、それぞ
れ接地されている。このように、このメモリセルアレイ
１２０は、マスクＲＯＭを構成している。
【００１２】本マルチプレクサ１３０は、ｎ＋１個のＭ
ＯＳトランジスタＴｒ０〜Ｔｒnを備えている。そし
て、各ＭＯＳトランジスタＴｒ０〜Ｔｒnのゲートは、
それぞれセレクト信号線Ｓ０〜Ｓnに接続されている。
また、これらのＭＯＳトランジスタＴｒ０〜Ｔｒnのソ
ースは、それぞれ、本ビット線ＢＬ０〜ＢＬnに接続さ
れている。さらに、各ＭＯＳトランジスタＴｒ０〜Ｔｒ
nのドレインは、アンプ１４０の信号入力端子ＤIに接続
されている。アンプ１４０は、信号入力端子ＤIから電
流を出力する。この電流は、ＭＯＳトランジスタＴｒ０
〜Ｔｒnを介して各ビット線ＢＬ０〜ＢＬnに供給され
る。そして、アンプ１４０は、このときの電圧レベルを
検知し、読み出しデータとして外部に出力する。ビット
線テスト用ドライバ回路１５０は、直列に接続された２
段の反転ゲート１５１，１５２を備えている。そして、
１段目の反転ゲート１５１の入力端からビット線テスト
信号WSBTを入力する。一方、２段目の反転ゲート１５２
の出力端は、ビット線テスト用ワード線WLBTに接続され
ている。行選択用ドライバ回路１６０は、直列に接続さ
れたＮＡＮＤゲート１６１−０〜１６１−ｎおよび反転
ゲート１６２−０〜１６２−ｎを備えている。そして、
ＮＡＮＤゲート１６１−０〜１６１−ｎの一方の入力端
には、それぞれ、外部からの行選択信号ＷＳ０〜ＷＳn
が入力される。また、ＮＡＮＤゲート１６１−０〜１６
１−ｎの他方の入力端には、テスト用ドライバ回路１５
０に設けられた反転ゲート１５１の出力信号が入力され
る。一方、反転ゲート１６２−０〜１６２−ｎの出力端
は、本ワード線ＷＬ０〜ＷＬｎに接続されている。列選
択用ドライバ回路１７０はn、直列に接続された２段の
反転ゲート１７１−０〜１７１−ｎ，１７２−０〜１７
２−ｎを備えている。そして、１段目の反転ゲート１７
１−０〜１７１−ｎの入力端から列選択信号ＹＳ０〜Ｙ
Ｓｎが入力される。一方、２段目の反転ゲート１７２−
０〜１７２−ｎの出力端からは、セレクト信号Ｓ０〜Ｓ
nが出力される。
ＯＳトランジスタＴｒ０〜Ｔｒnを備えている。そし
て、各ＭＯＳトランジスタＴｒ０〜Ｔｒnのゲートは、
それぞれセレクト信号線Ｓ０〜Ｓnに接続されている。
また、これらのＭＯＳトランジスタＴｒ０〜Ｔｒnのソ
ースは、それぞれ、本ビット線ＢＬ０〜ＢＬnに接続さ
れている。さらに、各ＭＯＳトランジスタＴｒ０〜Ｔｒ
nのドレインは、アンプ１４０の信号入力端子ＤIに接続
されている。アンプ１４０は、信号入力端子ＤIから電
流を出力する。この電流は、ＭＯＳトランジスタＴｒ０
〜Ｔｒnを介して各ビット線ＢＬ０〜ＢＬnに供給され
る。そして、アンプ１４０は、このときの電圧レベルを
検知し、読み出しデータとして外部に出力する。ビット
線テスト用ドライバ回路１５０は、直列に接続された２
段の反転ゲート１５１，１５２を備えている。そして、
１段目の反転ゲート１５１の入力端からビット線テスト
信号WSBTを入力する。一方、２段目の反転ゲート１５２
の出力端は、ビット線テスト用ワード線WLBTに接続され
ている。行選択用ドライバ回路１６０は、直列に接続さ
れたＮＡＮＤゲート１６１−０〜１６１−ｎおよび反転
ゲート１６２−０〜１６２−ｎを備えている。そして、
ＮＡＮＤゲート１６１−０〜１６１−ｎの一方の入力端
には、それぞれ、外部からの行選択信号ＷＳ０〜ＷＳn
が入力される。また、ＮＡＮＤゲート１６１−０〜１６
１−ｎの他方の入力端には、テスト用ドライバ回路１５
０に設けられた反転ゲート１５１の出力信号が入力され
る。一方、反転ゲート１６２−０〜１６２−ｎの出力端
は、本ワード線ＷＬ０〜ＷＬｎに接続されている。列選
択用ドライバ回路１７０はn、直列に接続された２段の
反転ゲート１７１−０〜１７１−ｎ，１７２−０〜１７
２−ｎを備えている。そして、１段目の反転ゲート１７
１−０〜１７１−ｎの入力端から列選択信号ＹＳ０〜Ｙ
Ｓｎが入力される。一方、２段目の反転ゲート１７２−
０〜１７２−ｎの出力端からは、セレクト信号Ｓ０〜Ｓ
nが出力される。
【００１３】次に、この実施の形態に係るＯＴＰの評価
試験を行う際の動作について、説明する。まず、アンプ
１４０の信号入力端子ＤI からの電流の出力を開始させ
るとともに、列選択信号ＹＳ０〜ＹＳn をローレベルに
設定する。続いて、ビット線テスト信号WSBTをハイレベ
ルにすると、反転ゲート１５１の出力信号はローレベル
になる。したがって、反転ゲート１５２の出力信号はハ
イレベルになる。ビット線テスト用メモリセルアレイ１
２０に設けられた各メモリセルＢＭ(0)〜ＢＭ(n)のＭＯ
Ｓトランジスタのゲート電位はハイレベルになるので、
これらのＭＯＳトランジスタがオンする。また、反転ゲ
ート１５１の出力信号がローレベルになることにより、
行選択用ドライバ回路１６０内のＮＡＮＤゲート１６１
−０〜１６１−ｎの出力はハイレベルに固定される。従
って反転ゲート１６２−０〜１６２−ｎの出力（すなわ
ちワード線ＷＬ０〜ＷＬn の電位）はローレベルに固定
されるので、本メモリセルＤＭ(00)〜ＤＭ(nn)は動作し
ない。次に、列選択信号ＹＳ０をローレベルからハイレ
ベルに変化させて、本マルチプレクサ１３０内のＭＯＳ
トランジスタＴｒ０をオンさせる。これにより、最初の
ビット線ＢＬ０の電位がアンプ１４０によって検知され
る。その後、列選択信号ＹＳ０をローレベルに戻してＭ
ＯＳトランジスタＴｒ０をオフさせる。同様に、列選択
信号ＹＳ１，ＹＳ２，・・・によってＭＯＳトランジス
タＴｒ１，Ｔｒ２，・・・を制御することにより、ビッ
ト線ＢＬ１，ＢＬ２，・・・の信号レベルを順次読み出
す。
試験を行う際の動作について、説明する。まず、アンプ
１４０の信号入力端子ＤI からの電流の出力を開始させ
るとともに、列選択信号ＹＳ０〜ＹＳn をローレベルに
設定する。続いて、ビット線テスト信号WSBTをハイレベ
ルにすると、反転ゲート１５１の出力信号はローレベル
になる。したがって、反転ゲート１５２の出力信号はハ
イレベルになる。ビット線テスト用メモリセルアレイ１
２０に設けられた各メモリセルＢＭ(0)〜ＢＭ(n)のＭＯ
Ｓトランジスタのゲート電位はハイレベルになるので、
これらのＭＯＳトランジスタがオンする。また、反転ゲ
ート１５１の出力信号がローレベルになることにより、
行選択用ドライバ回路１６０内のＮＡＮＤゲート１６１
−０〜１６１−ｎの出力はハイレベルに固定される。従
って反転ゲート１６２−０〜１６２−ｎの出力（すなわ
ちワード線ＷＬ０〜ＷＬn の電位）はローレベルに固定
されるので、本メモリセルＤＭ(00)〜ＤＭ(nn)は動作し
ない。次に、列選択信号ＹＳ０をローレベルからハイレ
ベルに変化させて、本マルチプレクサ１３０内のＭＯＳ
トランジスタＴｒ０をオンさせる。これにより、最初の
ビット線ＢＬ０の電位がアンプ１４０によって検知され
る。その後、列選択信号ＹＳ０をローレベルに戻してＭ
ＯＳトランジスタＴｒ０をオフさせる。同様に、列選択
信号ＹＳ１，ＹＳ２，・・・によってＭＯＳトランジス
タＴｒ１，Ｔｒ２，・・・を制御することにより、ビッ
ト線ＢＬ１，ＢＬ２，・・・の信号レベルを順次読み出
す。
【００１４】上述したように、各メモリセルＢＭ(0)〜
ＢＭ(n)のＭＯＳトランジスタのうち、奇数番目のメモ
リセルＢＭ(0)，ＢＭ(2)，・・・を構成するものは、ド
レインがそれぞれビット線ＢＬ０，ＢＬ２，・・・に接
続されている。従って、テスト信号WSBTをハイレベルに
することにより、奇数番目のビット線ＢＬ０，ＢＬ２，
・・・は、メモリセルＢＭ(0) ，ＢＭ(2) ，・・・を介
して、グランドと導通する。一方、偶数番目のメモリセ
ルＢＭ(1)，ＢＭ(3)，・・・を構成するＭＯＳトランジ
スタのドレインには何も接続されていないので、テスト
信号WSBTをハイレベルにしても、これらのＭＯＳトラン
ジスタに対応するビット線ＢＬ１，ＢＬ３，・・・はグ
ランドとは導通しない。従って、ビット線の製造不良
（すなわち隣接するビット線間のショート）が存在しな
い場合には、奇数番目のビット線ＢＬ０，ＢＬ２，・・
・はすべてローレベルとなり、偶数番目のビット線ＢＬ
１，ＢＬ３，・・・はすべてハイレベルとなる。一方、
隣接するビット線間（ここでは奇数番目のビット線ＢＬ
２ｍと偶数番目のビット線ＢＬ２ｍ−１について考え
る）のショートが存在する場合には、偶数番目のビット
線ＢＬ２ｍは奇数番目のビット線ＢＬ２ｍ−１を介して
グランドと導通するので、両ビット線ＢＬ２ｍ−１，Ｂ
Ｌ２ｍともにローレベルとなる。
ＢＭ(n)のＭＯＳトランジスタのうち、奇数番目のメモ
リセルＢＭ(0)，ＢＭ(2)，・・・を構成するものは、ド
レインがそれぞれビット線ＢＬ０，ＢＬ２，・・・に接
続されている。従って、テスト信号WSBTをハイレベルに
することにより、奇数番目のビット線ＢＬ０，ＢＬ２，
・・・は、メモリセルＢＭ(0) ，ＢＭ(2) ，・・・を介
して、グランドと導通する。一方、偶数番目のメモリセ
ルＢＭ(1)，ＢＭ(3)，・・・を構成するＭＯＳトランジ
スタのドレインには何も接続されていないので、テスト
信号WSBTをハイレベルにしても、これらのＭＯＳトラン
ジスタに対応するビット線ＢＬ１，ＢＬ３，・・・はグ
ランドとは導通しない。従って、ビット線の製造不良
（すなわち隣接するビット線間のショート）が存在しな
い場合には、奇数番目のビット線ＢＬ０，ＢＬ２，・・
・はすべてローレベルとなり、偶数番目のビット線ＢＬ
１，ＢＬ３，・・・はすべてハイレベルとなる。一方、
隣接するビット線間（ここでは奇数番目のビット線ＢＬ
２ｍと偶数番目のビット線ＢＬ２ｍ−１について考え
る）のショートが存在する場合には、偶数番目のビット
線ＢＬ２ｍは奇数番目のビット線ＢＬ２ｍ−１を介して
グランドと導通するので、両ビット線ＢＬ２ｍ−１，Ｂ
Ｌ２ｍともにローレベルとなる。
【００１５】このような理由により、奇数番目のビット
線ＢＬ０，ＢＬ２，・・・の信号レベルがすべてローレ
ベルであり且つ偶数番目のビット線ＢＬ１，ＢＬ３，・
・・の信号レベルがすべてハイレベルであった場合はビ
ット線の製造不良が無いと判断することができ、他の場
合はビット線の製造不良があると判断することができ
る。このように、この実施の形態に係るＯＴＰによれ
ば、本メモリセルＤＭ(00)〜ＤＭ(nn)に対してデータの
書き込みを行うことなくビット線ＢＬ０〜ＢＬｎのショ
ートの有無を検出することができる。従って、評価試験
の精度を向上させることができる。
線ＢＬ０，ＢＬ２，・・・の信号レベルがすべてローレ
ベルであり且つ偶数番目のビット線ＢＬ１，ＢＬ３，・
・・の信号レベルがすべてハイレベルであった場合はビ
ット線の製造不良が無いと判断することができ、他の場
合はビット線の製造不良があると判断することができ
る。このように、この実施の形態に係るＯＴＰによれ
ば、本メモリセルＤＭ(00)〜ＤＭ(nn)に対してデータの
書き込みを行うことなくビット線ＢＬ０〜ＢＬｎのショ
ートの有無を検出することができる。従って、評価試験
の精度を向上させることができる。
【００１６】次に、この発明の第２の実施の形態につい
て、図２を用いて説明する。この実施の形態は、この発
明をＯＴＰのワード線の評価試験に適用した点が、上述
の第１の実施の形態と異なる。図２は、この実施の形態
に係るＯＴＰの要部構成を概略的に示す回路図である。
同図において、図１と同じ符号を付した構成部は、それ
ぞれ図１の場合と同じものを示しているので、説明を省
略する。図２において、ワード線テスト用メモリセルア
レイ２１０は、ｎ＋１個のワード線テスト用メモリセル
ＷＭ(0)〜ＷＭ(n)を備えている。各メモリセルＷＭ(0)
〜ＷＭ(n)は、それぞれＭＯＳトランジスタによって構
成されている。各メモリセルＷＭ(0)〜ＷＭ(n)を構成す
る各ＭＯＳトランジスタのゲートは、それぞれ本ワード
線ＷＬ０〜ＷＬｎに接続されている。また、これらのＭ
ＯＳトランジスタのうち、奇数番目のメモリセルＷＭ
(0)，ＷＭ(2)，・・・を構成するものはドレインがテス
ト用ビット線BLWTに接続されており、偶数番目のメモリ
セルＷＭ(1)，ＷＭ(3)，・・・を構成するものはドレイ
ンが浮遊状態になっている。さらに、各ＭＯＳトランジ
スタのソースは、それぞれ接地されている。このように
して、このワード線テスト用メモリセルアレイ２１０
は、マスクＲＯＭを構成している。
て、図２を用いて説明する。この実施の形態は、この発
明をＯＴＰのワード線の評価試験に適用した点が、上述
の第１の実施の形態と異なる。図２は、この実施の形態
に係るＯＴＰの要部構成を概略的に示す回路図である。
同図において、図１と同じ符号を付した構成部は、それ
ぞれ図１の場合と同じものを示しているので、説明を省
略する。図２において、ワード線テスト用メモリセルア
レイ２１０は、ｎ＋１個のワード線テスト用メモリセル
ＷＭ(0)〜ＷＭ(n)を備えている。各メモリセルＷＭ(0)
〜ＷＭ(n)は、それぞれＭＯＳトランジスタによって構
成されている。各メモリセルＷＭ(0)〜ＷＭ(n)を構成す
る各ＭＯＳトランジスタのゲートは、それぞれ本ワード
線ＷＬ０〜ＷＬｎに接続されている。また、これらのＭ
ＯＳトランジスタのうち、奇数番目のメモリセルＷＭ
(0)，ＷＭ(2)，・・・を構成するものはドレインがテス
ト用ビット線BLWTに接続されており、偶数番目のメモリ
セルＷＭ(1)，ＷＭ(3)，・・・を構成するものはドレイ
ンが浮遊状態になっている。さらに、各ＭＯＳトランジ
スタのソースは、それぞれ接地されている。このように
して、このワード線テスト用メモリセルアレイ２１０
は、マスクＲＯＭを構成している。
【００１７】ワード線テスト用マルチプレクサ２２０
は、１個のＭＯＳトランジスタTrWTを備えている。そし
て、このＭＯＳトランジスタTrWTのゲートは、ワード線
テスト用ドライバ回路２３０の出力端に接続されてい
る。また、このＭＯＳトランジスタTrWTのソースはテス
ト用ビット線BLWTに接続され、ドレインはアンプ１４０
の信号入力端子ＤI に接続されている。ワード線テスト
用ドライバ回路２３０は、直列に接続された２段の反転
ゲート２３１，２３２を備えている。１段目の反転ゲー
ト２３１の入力端にはビット線テスト信号YSWTが入力さ
れる。一方、２段目の反転ゲート２３２の出力端は、上
述のように、マルチプレクサ２２０に設けられたＭＯＳ
トランジスタTrWTのゲートに接続されている。行選択用
ドライバ回路２４０は、直列に接続された２段の反転ゲ
ート２４１−０〜２４１−ｎ，２４２−０〜２４２−ｎ
を備えている。１段目の反転ゲート２４１−０〜２４１
−ｎの入力端には、それぞれ、外部からの行選択信号Ｗ
Ｓ０〜ＷＳｎが入力される。また、２段目の反転ゲート
２４２−０〜２４２−ｎの出力端は、本ワード線ＷＬ０
〜ＷＬｎにそれぞれ接続されている。列選択用ドライバ
回路２５０は、直列に接続されたｎ＋１個ずつのＮＡＮ
Ｄゲート２５１−０〜２５１−ｎおよび反転ゲート２５
２−０〜２５２−ｎを備えている。そして、各ＮＡＮＤ
ゲート２５１−０〜２５１−ｎの一方の入力端には、そ
れぞれ、外部からの列選択信号ＹＳ０〜ＹＳｎが入力さ
れる。また、ＮＡＮＤゲート２５１−０〜２５１−ｎの
他方の入力端には、テスト用ドライバ回路２３０に設け
られた反転ゲート２３１の出力信号が入力される。各反
転ゲート２５２−０〜２５２−ｎの出力端は、本マルチ
プレクサ１３０に設けられた各トランジスタＴｒ０〜Ｔ
ｒｎのゲートにそれぞれ接続されている。
は、１個のＭＯＳトランジスタTrWTを備えている。そし
て、このＭＯＳトランジスタTrWTのゲートは、ワード線
テスト用ドライバ回路２３０の出力端に接続されてい
る。また、このＭＯＳトランジスタTrWTのソースはテス
ト用ビット線BLWTに接続され、ドレインはアンプ１４０
の信号入力端子ＤI に接続されている。ワード線テスト
用ドライバ回路２３０は、直列に接続された２段の反転
ゲート２３１，２３２を備えている。１段目の反転ゲー
ト２３１の入力端にはビット線テスト信号YSWTが入力さ
れる。一方、２段目の反転ゲート２３２の出力端は、上
述のように、マルチプレクサ２２０に設けられたＭＯＳ
トランジスタTrWTのゲートに接続されている。行選択用
ドライバ回路２４０は、直列に接続された２段の反転ゲ
ート２４１−０〜２４１−ｎ，２４２−０〜２４２−ｎ
を備えている。１段目の反転ゲート２４１−０〜２４１
−ｎの入力端には、それぞれ、外部からの行選択信号Ｗ
Ｓ０〜ＷＳｎが入力される。また、２段目の反転ゲート
２４２−０〜２４２−ｎの出力端は、本ワード線ＷＬ０
〜ＷＬｎにそれぞれ接続されている。列選択用ドライバ
回路２５０は、直列に接続されたｎ＋１個ずつのＮＡＮ
Ｄゲート２５１−０〜２５１−ｎおよび反転ゲート２５
２−０〜２５２−ｎを備えている。そして、各ＮＡＮＤ
ゲート２５１−０〜２５１−ｎの一方の入力端には、そ
れぞれ、外部からの列選択信号ＹＳ０〜ＹＳｎが入力さ
れる。また、ＮＡＮＤゲート２５１−０〜２５１−ｎの
他方の入力端には、テスト用ドライバ回路２３０に設け
られた反転ゲート２３１の出力信号が入力される。各反
転ゲート２５２−０〜２５２−ｎの出力端は、本マルチ
プレクサ１３０に設けられた各トランジスタＴｒ０〜Ｔ
ｒｎのゲートにそれぞれ接続されている。
【００１８】次に、この実施の形態に係るＯＴＰの評価
試験を行う際の動作について、説明する。まず、アンプ
１４０の信号入力端子ＤI からの電流の供給を開始する
とともに、行選択信号ＷＳ０〜ＷＳｎをすべてローレベ
ルにする。続いて、ワード線テスト信号YSWTをハイレベ
ルにすると、反転ゲート２３１の出力信号はローレベル
になる。したがって、反転ゲート２３２の出力信号はハ
イレベルになる。ワード線テスト用マルチプレクサ２２
０に設けられたＭＯＳトランジスタTrWTは、ゲート電位
がハイレベルになるのでオンする。反転ゲート２３１の
出力信号がローレベルになることにより、列選択用ドラ
イバ回路２５０内のＮＡＮＤゲート２５１−０〜２５１
−ｎの出力はハイレベルに固定される。従って反転ゲー
ト２５２−０〜２５２−ｎの出力（すなわち本マルチプ
レクサ１３０に設けられた各トランジスタＴｒ０〜Ｔｒ
ｎのゲート電位）はローレベルに固定されるので、本ビ
ット線ＢＬ０〜ＢＬn は選択されない。次に、行選択信
号ＷＳ０をローレベルからハイレベルに変化させて、ワ
ード線テスト用メモリセルＷＭ(0)内のＭＯＳトランジ
スタをオンさせる。その後、このときのビット線BLWTの
電位をアンプ１４０から読み出した後、行選択信号ＷＳ
０をローレベルに戻してこのＭＯＳトランジスタをオフ
させる。同様に、行選択信号ＷＳ１，ＷＳ２，・・・に
よってメモリセルＷＭ(1)〜ＷＭ(n)を順次オンさせたと
きのワード線テスト用ビット線BLWTの電位をアンプ１４
０から読み出す。
試験を行う際の動作について、説明する。まず、アンプ
１４０の信号入力端子ＤI からの電流の供給を開始する
とともに、行選択信号ＷＳ０〜ＷＳｎをすべてローレベ
ルにする。続いて、ワード線テスト信号YSWTをハイレベ
ルにすると、反転ゲート２３１の出力信号はローレベル
になる。したがって、反転ゲート２３２の出力信号はハ
イレベルになる。ワード線テスト用マルチプレクサ２２
０に設けられたＭＯＳトランジスタTrWTは、ゲート電位
がハイレベルになるのでオンする。反転ゲート２３１の
出力信号がローレベルになることにより、列選択用ドラ
イバ回路２５０内のＮＡＮＤゲート２５１−０〜２５１
−ｎの出力はハイレベルに固定される。従って反転ゲー
ト２５２−０〜２５２−ｎの出力（すなわち本マルチプ
レクサ１３０に設けられた各トランジスタＴｒ０〜Ｔｒ
ｎのゲート電位）はローレベルに固定されるので、本ビ
ット線ＢＬ０〜ＢＬn は選択されない。次に、行選択信
号ＷＳ０をローレベルからハイレベルに変化させて、ワ
ード線テスト用メモリセルＷＭ(0)内のＭＯＳトランジ
スタをオンさせる。その後、このときのビット線BLWTの
電位をアンプ１４０から読み出した後、行選択信号ＷＳ
０をローレベルに戻してこのＭＯＳトランジスタをオフ
させる。同様に、行選択信号ＷＳ１，ＷＳ２，・・・に
よってメモリセルＷＭ(1)〜ＷＭ(n)を順次オンさせたと
きのワード線テスト用ビット線BLWTの電位をアンプ１４
０から読み出す。
【００１９】ここで、上述したように、これらのＭＯＳ
トランジスタのうち、奇数番目のメモリセルＷＭ(0) ，
ＷＭ(2) ，・・・を構成するものは、ドレインがそれぞ
れワード線テスト用ビット線BLWTに接続されている。従
って、これらのメモリセルＷＭ(0)，ＷＭ(2)，・・・内
のＭＯＳトランジスタをオンさせたときは、ビット線BL
WTがグランドと導通する。一方、偶数番目のメモリセル
ＷＭ(1)，ＷＭ(3)，・・・を構成するＭＯＳトランジス
タのドレインには何も接続されていないので、これらの
ＭＯＳトランジスタをオンさせたときにはビット線BLWT
とグランドとは導通しない。このため、アンプ１４０の
出力電圧は、ワード線の製造不良（すなわち隣接するワ
ード線間のショート）が存在しない場合には、奇数番目
のワード線WL(0)，WL(2)，・・・が選択されている場合
（即ちメモリセルＷＭ(0)，ＷＭ(2)，・・・内のＭＯＳ
トランジスタをオンさせたとき）はワード線テスト用ビ
ット線BLWTはローレベルとなり、偶数番目のワード線WL
(1)，WL(3)，・・・が選択されている場合（即ちメモリ
セルＷＭ(1)，ＷＭ(3)，・・・内のＭＯＳトランジスタ
をオンさせたとき）はワード線テスト用ビット線BLWTは
ハイレベルとなる。一方、隣接するワード線間（ここで
は奇数番目のワード線ＷＬ２ｍと偶数番目のワード線Ｗ
Ｌ２ｍ−１について考える）のショートが存在する場合
には、これらのワード線ＷＬ２ｍ，ＷＬ２ｍ−１のいず
れをハイレベルにした場合にもメモリセルＷＭ(2m)内の
ＭＯＳトランジスタがオンするので、アンプ１４０の出
力値は共にローレベルとなる。従って、奇数番目のワー
ド線WL(0)，WL(2)，・・・を選択したときのアンプ１４
０の出力電圧がすべてローレベルであり且つ偶数番目の
ワード線WL(1)，WL(3)，・・・を選択したときの出力電
圧がすべてハイレベルであった場合はワード線の製造不
良が無いと判断することができ、他の場合はワード線の
製造不良があると判断することができる。このように、
この実施の形態に係るＯＴＰによれば、本メモリセルＤ
Ｍ(00)〜ＤＭ(nn)に対してデータの書き込みを行うこと
なくワード線ＷＬ０〜ＷＬｎのショートの有無を検出す
ることができる。従って、評価試験の精度を向上させる
ことができる。
トランジスタのうち、奇数番目のメモリセルＷＭ(0) ，
ＷＭ(2) ，・・・を構成するものは、ドレインがそれぞ
れワード線テスト用ビット線BLWTに接続されている。従
って、これらのメモリセルＷＭ(0)，ＷＭ(2)，・・・内
のＭＯＳトランジスタをオンさせたときは、ビット線BL
WTがグランドと導通する。一方、偶数番目のメモリセル
ＷＭ(1)，ＷＭ(3)，・・・を構成するＭＯＳトランジス
タのドレインには何も接続されていないので、これらの
ＭＯＳトランジスタをオンさせたときにはビット線BLWT
とグランドとは導通しない。このため、アンプ１４０の
出力電圧は、ワード線の製造不良（すなわち隣接するワ
ード線間のショート）が存在しない場合には、奇数番目
のワード線WL(0)，WL(2)，・・・が選択されている場合
（即ちメモリセルＷＭ(0)，ＷＭ(2)，・・・内のＭＯＳ
トランジスタをオンさせたとき）はワード線テスト用ビ
ット線BLWTはローレベルとなり、偶数番目のワード線WL
(1)，WL(3)，・・・が選択されている場合（即ちメモリ
セルＷＭ(1)，ＷＭ(3)，・・・内のＭＯＳトランジスタ
をオンさせたとき）はワード線テスト用ビット線BLWTは
ハイレベルとなる。一方、隣接するワード線間（ここで
は奇数番目のワード線ＷＬ２ｍと偶数番目のワード線Ｗ
Ｌ２ｍ−１について考える）のショートが存在する場合
には、これらのワード線ＷＬ２ｍ，ＷＬ２ｍ−１のいず
れをハイレベルにした場合にもメモリセルＷＭ(2m)内の
ＭＯＳトランジスタがオンするので、アンプ１４０の出
力値は共にローレベルとなる。従って、奇数番目のワー
ド線WL(0)，WL(2)，・・・を選択したときのアンプ１４
０の出力電圧がすべてローレベルであり且つ偶数番目の
ワード線WL(1)，WL(3)，・・・を選択したときの出力電
圧がすべてハイレベルであった場合はワード線の製造不
良が無いと判断することができ、他の場合はワード線の
製造不良があると判断することができる。このように、
この実施の形態に係るＯＴＰによれば、本メモリセルＤ
Ｍ(00)〜ＤＭ(nn)に対してデータの書き込みを行うこと
なくワード線ＷＬ０〜ＷＬｎのショートの有無を検出す
ることができる。従って、評価試験の精度を向上させる
ことができる。
【００２０】次に、この発明の第３の実施の形態につい
て、図３を用いて説明する。この実施の形態は、上述の
第１の実施の形態と第２の実施の形態とを組み合わせた
ものである。図３は、この実施の形態に係る半導体記憶
装置の要部構成を概略的に示す回路図である。同図に示
した各構成部は、図１または図２の同符号を付した構成
部と同じものであるので、説明を省略する。
て、図３を用いて説明する。この実施の形態は、上述の
第１の実施の形態と第２の実施の形態とを組み合わせた
ものである。図３は、この実施の形態に係る半導体記憶
装置の要部構成を概略的に示す回路図である。同図に示
した各構成部は、図１または図２の同符号を付した構成
部と同じものであるので、説明を省略する。
【００２１】図３に示した半導体記憶装置において、本
ビット線ＢＬ０〜ＢＬｎの評価試験を行う際には、ま
ず、第１の実施の形態の場合と同様にして、アンプ１４
０の信号入力端子ＤI からの電流の供給を開始するとと
もに、列選択信号ＹＳ０〜ＹＳｎをローレベルに設定す
る。そして、ビット線テスト信号WSBTをハイレベルに、
ワード線テスト信号YSWTをローレベルに、それぞれ設定
する。反転ゲート１５１の出力信号がローレベルになる
ので、ＮＡＮＤゲート１６１−０〜１６１−ｎの出力は
ハイレベルに固定される。従って本メモリセルＤＭ(00)
〜ＤＭ(nn)は動作しない。一方、反転ゲート２３１の出
力信号はハイレベルになるので、ＮＡＮＤゲート２５１
−０〜２５１−ｎの出力は列選択信号ＹＳ０〜ＹＳｎの
信号値を反転した値となる（すなわち、図１の列選択用
ドライバ回路１７０と同じ動作をするようになる）。従
って、第１の実施の形態の場合と同様にして、列選択信
号ＹＳ０〜ＹＳｎを制御してビット線ＢＬ(0)，ＢＬ
(1)，・・・の信号レベルを順次読み出すことにより、
これらのビット線の製造不良を検出することができる。
ビット線ＢＬ０〜ＢＬｎの評価試験を行う際には、ま
ず、第１の実施の形態の場合と同様にして、アンプ１４
０の信号入力端子ＤI からの電流の供給を開始するとと
もに、列選択信号ＹＳ０〜ＹＳｎをローレベルに設定す
る。そして、ビット線テスト信号WSBTをハイレベルに、
ワード線テスト信号YSWTをローレベルに、それぞれ設定
する。反転ゲート１５１の出力信号がローレベルになる
ので、ＮＡＮＤゲート１６１−０〜１６１−ｎの出力は
ハイレベルに固定される。従って本メモリセルＤＭ(00)
〜ＤＭ(nn)は動作しない。一方、反転ゲート２３１の出
力信号はハイレベルになるので、ＮＡＮＤゲート２５１
−０〜２５１−ｎの出力は列選択信号ＹＳ０〜ＹＳｎの
信号値を反転した値となる（すなわち、図１の列選択用
ドライバ回路１７０と同じ動作をするようになる）。従
って、第１の実施の形態の場合と同様にして、列選択信
号ＹＳ０〜ＹＳｎを制御してビット線ＢＬ(0)，ＢＬ
(1)，・・・の信号レベルを順次読み出すことにより、
これらのビット線の製造不良を検出することができる。
【００２２】一方、かかる半導体記憶装置において、本
ワード線ＷＬ０〜ＷＬｎの評価試験を行う際には、ま
ず、第２の実施の形態と同様にして、アンプ１４０の信
号入力端子ＤI から各ビット線への電流の供給を開始す
るとともに、行選択信号ＷＳ０〜ＷＳｎをすべてローレ
ベルにする。その後、テスト信号YSWTをハイレベルに、
テスト信号WSBTをローレベルに、それぞれ設定する。反
転ゲート２３１の出力信号がローレベルになるので、Ｎ
ＡＮＤゲート２５１−０〜２５１−ｎの出力はハイレベ
ルに固定さる。従って、マルチプレクサ１３０内の各Ｍ
ＯＳトランジスタＴｒ０〜Ｔｒｎはオンしない。一方、
反転ゲート１５１の出力信号はハイレベルになるので、
ＮＡＮＤゲート１６１−０〜１６１−ｎの出力は行選択
信号ＷＳ０〜ＷＳｎの信号値を反転した値となる（すな
わち、図２の行選択用ドライバ回路２４０と同じ動作を
するようになる）。従って、第２の実施の形態の場合と
同様にして、行選択信号ＷＳ０〜ＷＳｎを制御すること
により、ワード線ＷＬ０〜ＷＬｎの製造不良を検出する
ことができる。
ワード線ＷＬ０〜ＷＬｎの評価試験を行う際には、ま
ず、第２の実施の形態と同様にして、アンプ１４０の信
号入力端子ＤI から各ビット線への電流の供給を開始す
るとともに、行選択信号ＷＳ０〜ＷＳｎをすべてローレ
ベルにする。その後、テスト信号YSWTをハイレベルに、
テスト信号WSBTをローレベルに、それぞれ設定する。反
転ゲート２３１の出力信号がローレベルになるので、Ｎ
ＡＮＤゲート２５１−０〜２５１−ｎの出力はハイレベ
ルに固定さる。従って、マルチプレクサ１３０内の各Ｍ
ＯＳトランジスタＴｒ０〜Ｔｒｎはオンしない。一方、
反転ゲート１５１の出力信号はハイレベルになるので、
ＮＡＮＤゲート１６１−０〜１６１−ｎの出力は行選択
信号ＷＳ０〜ＷＳｎの信号値を反転した値となる（すな
わち、図２の行選択用ドライバ回路２４０と同じ動作を
するようになる）。従って、第２の実施の形態の場合と
同様にして、行選択信号ＷＳ０〜ＷＳｎを制御すること
により、ワード線ＷＬ０〜ＷＬｎの製造不良を検出する
ことができる。
【００２３】このように、この実施の形態に係るＯＴＰ
によれば、本メモリセルＤＭ(00)〜ＤＭ(nn)に対してデ
ータの書き込みを行うことなくビット線ＢＬ０〜ＢＬｎ
およびワード線ＷＬ０〜ＷＬｎのショートの有無を検出
することができる。従って、評価試験の精度を向上させ
ることができる。
によれば、本メモリセルＤＭ(00)〜ＤＭ(nn)に対してデ
ータの書き込みを行うことなくビット線ＢＬ０〜ＢＬｎ
およびワード線ＷＬ０〜ＷＬｎのショートの有無を検出
することができる。従って、評価試験の精度を向上させ
ることができる。
【００２４】なお、以上説明した各実施の形態では、ビ
ット線テスト用メモリセルアレイ１２０およびワード線
テスト用メモリセルアレイ２１０をマスクＲＯＭセルで
構成したが、これに代えてＯＴＰセルで構成することと
してもよい。これにより、ＯＴＰチップからデータを読
み出す場合のみならず、ＯＴＰチップにデータを書き込
む場合（この場合はテスト用メモリセルアレイ１２０，
２１０にデータを書き込むことになる）の評価試験をも
行うことができる。また、上述の各実施の形態では、ビ
ット線テスト用回路（メモリセルアレイ１２０やドライ
バ回路１５０等）およびワード線テスト用回路（メモリ
セルアレイ２１０やマルチプレクサ２２０、ドライバ回
路２３０等）をそれぞれ１個ずつ設けることとしたが、
これらの回路をそれぞれ複数個ずつ設けることとしても
よい。そして、これらの複数個のテスト用回路をそれぞ
れ用いて複数回の評価試験を行うことにより、この評価
試験で発見された動作不良がビット線やワード線のショ
ート等に起因するものであるのか或いはビット線テスト
用回路やワード線テスト用回路の製造不良に起因するも
のであるのかを概ね知ることができる。また、これらの
複数個のテスト用回路にそれぞれ異なる値のデータを格
納しておくことにおり、異なるデータを用いた複数回の
評価試験を行うことが可能となり、評価試験の信頼性を
高めることができる。
ット線テスト用メモリセルアレイ１２０およびワード線
テスト用メモリセルアレイ２１０をマスクＲＯＭセルで
構成したが、これに代えてＯＴＰセルで構成することと
してもよい。これにより、ＯＴＰチップからデータを読
み出す場合のみならず、ＯＴＰチップにデータを書き込
む場合（この場合はテスト用メモリセルアレイ１２０，
２１０にデータを書き込むことになる）の評価試験をも
行うことができる。また、上述の各実施の形態では、ビ
ット線テスト用回路（メモリセルアレイ１２０やドライ
バ回路１５０等）およびワード線テスト用回路（メモリ
セルアレイ２１０やマルチプレクサ２２０、ドライバ回
路２３０等）をそれぞれ１個ずつ設けることとしたが、
これらの回路をそれぞれ複数個ずつ設けることとしても
よい。そして、これらの複数個のテスト用回路をそれぞ
れ用いて複数回の評価試験を行うことにより、この評価
試験で発見された動作不良がビット線やワード線のショ
ート等に起因するものであるのか或いはビット線テスト
用回路やワード線テスト用回路の製造不良に起因するも
のであるのかを概ね知ることができる。また、これらの
複数個のテスト用回路にそれぞれ異なる値のデータを格
納しておくことにおり、異なるデータを用いた複数回の
評価試験を行うことが可能となり、評価試験の信頼性を
高めることができる。
【００２５】
【発明の効果】以上詳細に説明したように、この発明に
よれば、メモリセルに対してデータの書き込みを行うこ
となくワード線やビット線のショートの有無を検出する
ことができる半導体記憶装置を提供することができる。
よれば、メモリセルに対してデータの書き込みを行うこ
となくワード線やビット線のショートの有無を検出する
ことができる半導体記憶装置を提供することができる。
【図１】第１の実施の形態に係るＯＴＰの要部構成を概
略的に示す回路図である。
略的に示す回路図である。
【図２】第２の実施の形態に係るＯＴＰの要部構成を概
略的に示す回路図である。
略的に示す回路図である。
【図３】第３の実施の形態に係るＯＴＰの要部構成を概
略的に示す回路図である。
略的に示す回路図である。
１１０ 本メモリセルアレイ １２０ ビット線テスト用メモリセルアレイ ２１０ ワード線テスト用メモリセルアレイ １３０ 本マルチプレクサ ２２０ ワード線テスト用マルチプレクサ １４０ アンプ １５０ ビット線テスト用ドライバ回路 １６０ 行選択用ドライバ回路 １７０ 列選択用ドライバ回路 ２３０ ワード線テスト用ドライバ回路 ２４０ 行選択用ドライバ回路 ２５０ 列選択用ドライバ回路
Claims (14)
- 【請求項１】 マトリクス状に配列された複数個の本メ
モリセルを有する本メモリセルアレイと、この本メモリ
セルアレイの行選択を行う複数本の本ワード線と、前記
本メモリセルアレイの列選択を行う複数本の本ビット線
とを備えた半導体記憶装置において、 前記複数本の本ビット線ごとに設けられた複数個のテス
ト用メモリセルからなるテスト用メモリセルアレイと、 このテスト用メモリセルアレイを構成する前記テスト用
メモリセルを同時に選択するテスト用ワード線と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記テスト用メモリセルは、所定のデー
タを記憶するテスト用メモリセルと前記本ビット線に接
続されないテスト用メモリセルとが交互に設けられたこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記テスト用メモリセルとして、データ
「１」を記憶する前記テスト用メモリセルとデータ
「０」を記憶する前記テスト用メモリセルとが交互に設
けられたことを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項４】 前記テスト用ワード線が選択されている
ときに前記本ワード線が選択されることを禁止する行選
択禁止回路を備えたことを特徴とする請求項１〜３のい
ずれかに記載の半導体記憶装置。 - 【請求項５】 前記本メモリセルは、フローティングゲ
ートトランジスタで構成されることを特徴とする請求項
１〜４のいずれかに記載の半導体記憶装置。 - 【請求項６】 前記テスト用メモリセルがフローティン
グゲートトランジスタで構成されることを特徴とする請
求項１〜５のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記本ビット線に電位を検知するアンプ
と、前記アンプと前記ビット線との間に接続され、所定
のビット線のみを選択するビット線選択回路とを更に有
する請求項１〜６いずれかに記載の半導体記憶装置。 - 【請求項８】 マトリクス状に配列された複数個の本メ
モリセルを有する本メモリセルアレイと、この本メモリ
セルアレイの行選択を行う複数本の本ワード線と、前記
本メモリセルアレイの列選択を行う複数本の本ビット線
とを備えた半導体記憶装置において、 前記本ワード線にそれぞれ接続された複数のテスト用メ
モリセルからなるテスト用メモリセルアレイと、 このテスト用メモリセルアレイを構成する前記テスト用
メモリセルから記憶データを読み出すテスト用ビット線
と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項９】 前記テスト用メモリセルは、所定のデー
タが記憶されたテスト用メモリセルと前記テスト用ビッ
ト線に接続されないテスト用メモリセルとが交互に設け
られたことを特徴とする請求項８に記載の半導体記憶装
置。 - 【請求項１０】 前記テスト用メモリセルとして、デー
タ「１」を記憶する前記テスト用メモリセルとデータ
「０」を記憶する前記テスト用メモリセルとが交互に設
けられたことを特徴とする請求項８に記載の半導体記憶
装置。 - 【請求項１１】 前記テスト用ビット線が選択されてい
るときに前記本ビット線が選択されることを禁止する列
選択禁止回路を備えたことを特徴とする請求項８〜１０
のいずれかに記載の半導体記憶装置。 - 【請求項１２】 前記本メモリセルがフローティングゲ
ートトランジスタで構成されることを特徴とする請求項
８〜１１のいずれかに記載の半導体記憶装置。 - 【請求項１３】 前記テスト用メモリセルがマスクＲＯ
Ｍセルであることを特徴とする請求項８〜１２のいずれ
かに記載の半導体記憶装置。 - 【請求項１４】 前記テスト用メモリセルががフローテ
ィングゲートトランジスタで構成されることを特徴とす
る請求項８〜１３のいずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17285398A JPH1173799A (ja) | 1997-06-20 | 1998-06-19 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-164440 | 1997-06-20 | ||
| JP16444097 | 1997-06-20 | ||
| JP17285398A JPH1173799A (ja) | 1997-06-20 | 1998-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173799A true JPH1173799A (ja) | 1999-03-16 |
Family
ID=26489536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17285398A Pending JPH1173799A (ja) | 1997-06-20 | 1998-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1173799A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6973005B2 (en) * | 2001-12-12 | 2005-12-06 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
| JP2011517004A (ja) * | 2008-04-03 | 2011-05-26 | サイデンス コーポレーション | 未プログラムｏｔｐメモリアレイ用のテスト回路 |
| JP2012517068A (ja) * | 2009-02-05 | 2012-07-26 | インディリンクス カンパニー リミテッド | メモリ装置、メモリ管理装置、およびメモリ管理方法 |
| US8526254B2 (en) | 2008-04-03 | 2013-09-03 | Sidense Corp. | Test cells for an unprogrammed OTP memory array |
-
1998
- 1998-06-19 JP JP17285398A patent/JPH1173799A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6973005B2 (en) * | 2001-12-12 | 2005-12-06 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
| US6977853B2 (en) * | 2001-12-12 | 2005-12-20 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
| US6977854B2 (en) * | 2001-12-12 | 2005-12-20 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
| JP2011517004A (ja) * | 2008-04-03 | 2011-05-26 | サイデンス コーポレーション | 未プログラムｏｔｐメモリアレイ用のテスト回路 |
| US8526254B2 (en) | 2008-04-03 | 2013-09-03 | Sidense Corp. | Test cells for an unprogrammed OTP memory array |
| KR101378625B1 (ko) * | 2008-04-03 | 2014-03-26 | 싸이던스 코포레이션 | 프로그램되지 않은 ｏｔｐ 메모리 어레이용 테스트 회로 |
| JP2012517068A (ja) * | 2009-02-05 | 2012-07-26 | インディリンクス カンパニー リミテッド | メモリ装置、メモリ管理装置、およびメモリ管理方法 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
| A521 | Request for written amendment filed |
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