KR20040095715A

KR20040095715A - 반도체 기억 장치 및 그 테스트 방법

Info

Publication number: KR20040095715A
Application number: KR1020040032191A
Authority: KR
Inventors: 가와이고이찌; 이마미야겐이찌
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-05-08
Filing date: 2004-05-07
Publication date: 2004-11-15
Also published as: KR100610716B1; JP2004334987A; US20040223384A1; US20050213402A1; US7054209B2; JP3863124B2; US6912166B2

Abstract

블록 선택이 적정하게 행해져 있는지의 여부를 테스트하는 데 필요한 시간을 짧게 한다. 각 블록에 대응하여 설치되어 있는 로우 디코더(100)에, 액세스가 있었는지의 여부를 액세스 플래그로서 보유하는 래치 회로 LT100을 설치하고, 이 래치 회로 LT110에 보유되어 있는 액세스 플래그를 판독할 수 있도록 한다. 블록 어드레스와 실제의 블록이 일대일로 대응되어 있는지의 여부를 테스트할 때에는, 메모리 셀 MC에 액세스하였는지의 여부의 정보를 보유하는 것이 아니라, 이 래치 회로 LT110에 액세스 플래그로서 보유함으로써, 이 테스트 공정에서 메모리 셀 MC에 실제로 액세스할 필요가 없어진다.

Description

반도체 기억 장치 및 그 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND TEST METHOD THEREOF}

본 발명은, 반도체 기억 장치 및 그 테스트 방법에 관한 것으로, 특히, 액세스 시에 블록과 어드레스가 일대일로 대응하고 있는지의 여부를 체크할 수 있는 반도체 기억 장치 및 그 테스트 방법에 관한 것이다.

반도체 기억 장치에서는, 제조 시에 발생하는 먼지 등의 영향에 의해, 배선끼리가 단락하고, 액세스 시에 메모리 셀 어레이의 블록(또는 로우)이 동시에 선택되게 되는 불량(멀티 선택 불량)이나, 어드레스와 블록이 일대일로 대응하지 않는 불량이 발생하는 경우가 있다(도 17 및 도 18 참조).

따라서, 테스트 공정 중에서, 이러한 불량 블록은, 용장 블록으로 치환해야만 한다. 혹은, 불량 블록으로서 테스트를 행하여, 불량 블록의 수가 칩의 허용값을 초과하면, 불량 칩으로서 제거해야만 한다.

이러한 불량 블록을 검출하는 테스트 공정을 도 19에 도시한다. 도 19에 도시한 바와 같이, 테스트 공정이 개시되면, 모든 블록에 대하여 "0" 기입을 행한다(단계 S10). 즉, 모든 블록의 모든 메모리 셀을 "1"로부터 "0"으로 재기입한다.

다음으로, 변수인 블록 어드레스 N을 "0"으로 리세트한다(단계 S12). 계속해서, 블록 어드레스 N=0의 블록의 블록 소거를 행한다(단계 S14). 즉, 그 블록의 메모리 셀의 데이터를 모두 소거하고 "1"로 한다.

다음으로, 선택한 블록으로부터 데이터를 판독하여, 기대값과 비교한다(단계 S16). 다음으로, 선택한 블록에 다이애거널 패턴을 기입한다(단계 S18). 예를 들면, 블록 어드레스 N=0의 블록에는, 좌단으로부터 1비트째의 메모리 셀에 "0" 데이터를 기입하고, 블록 어드레스 N=1의 블록에는, 좌단으로부터 2비트째의 메모리 셀에 "0" 데이터를 기입한다. 이와 같이 각 블록마다 서로 다른 패턴을 기입한다.

다음으로, 그 시점의 블록 어드레스 N이 최종 블록 어드레스인지의 여부를판단한다(단계 S20). 최종 블록 어드레스가 아닌 경우(단계 S20: 아니오)에는, 블록 어드레스 N에 1을 더하고(단계 S22), 상술한 단계 S14부터 반복한다.

한편, 그 시점의 블록 어드레스 N이 최종 블록 어드레스인 경우(단계 S20: 예)에는, 도 20에 도시한 바와 같이, 블록 어드레스 N을 다시 "0"으로 리세트한다(단계 S30).

다음으로, 블록 어드레스 N의 블록의 메모리 셀로부터, 기입되어 있는 데이터를 판독한다(단계 S32). 계속해서, 이 판독한 데이터를, 기대값과 비교한다(단계 S34). 예를 들면, 블록 어드레스 N이 "0"인 경우에는, 판독한 데이터가 "011111…"인지의 여부를 판단하고, 블록 어드레스 N이 1인 경우에는, 판독한 데이터가 "101111…"인지의 여부를 판단한다.

다음으로, 그 시점의 블록 어드레스 N이 최종 블록 어드레스인지의 여부를 판단한다(단계 S36). 최종 블록 어드레스가 아닌 경우(단계 S36: 아니오)에는, 블록 어드레스 N에 1을 더하고(단계 S38), 상술한 단계 S32부터 반복한다.

한편, 그 시점의 블록 어드레스 N이 최종 블록 어드레스인 경우(단계 S36: 예)에는, 이 테스트 공정을 종료한다.

이러한 테스트 공정에 의해 추출된 불량 블록은, 실제의 오퍼레이션 시에는 사용되지 않도록 할 필요가 있다. 즉, 로우 디코더 회로는, 불량 블록에의 액세스 요구를 받은 경우에도, 테스트 시에 추출된 불량 블록은 선택되지 않도록 하는 디스에이블 기능을 갖고 있다. 이러한 디스에이블 기능을 갖는 로우 디코더를 도 21에 도시한다.

도 21에 도시한 로우 디코더는, 레이저 용접형 퓨즈 FS를 구비하고 있고, 이 퓨즈 FS를 블로우함으로써, 해당하는 불량 블록이 액세스되지 않도록 하고 있다.

또한, 최근에는, 비용 삭감이나 데이터 변환의 용이성으로부터, 도 22에 도시한 바와 같은 ROM 퓨즈형의 로우 디코더도 실현되어 있다. 도 22에 도시한 로우 디코더에서는, 불량 블록의 퓨즈 세트 신호 FUSESET를 일단 하이 레벨로 하여, 래치 회로 LT10의 노드 N10에, 로우 레벨로 고정함으로써, 퓨즈가 블로우된 것과 마찬가지의 상태를 만들어 낸다. 즉, 래치 회로 LT10의 노드 N10을 로우 레벨로 고정함으로써, 트랜지스터 Tr10을 오프 상태로 하여, 이 블록 어드레스에 액세스할 수 없도록 하고 있다. 즉, 래치 회로 LT10이, 불량 블록을 불휘발적으로 기억하는 ROM의 역할을 하고 있다. 이러한 ROM 퓨즈형의 로우 디코더는, 예를 들면, 특허 문헌1 및 이것에 대응하는 미국 특허 출원 공개2002/0039311에 개시되어 있다.

[특허 문헌1]

일본 특개2002-117692호 공보

그러나, 상술한 바와 같은 테스트에서는, 실제로 각 블록의 메모리 셀에 액세스하고, 모든 블록에 대하여, 소거, 기입, 판독을 행해야만 한다. 이 때문에, 테스트 공정에서 많은 시간을 필요로 하는 문제가 있다. 특히, 반도체 기억 장치의 대용량화에 수반하여 블록수도 증가하기 때문에, 테스트 공정 전체 중에서도, 블록과 어드레스가 일대일로 대응하고 있는지의 여부를 테스트하는 공정이 차지하는 비율이 현저하게 증가된다고 하는 문제가 있다.

따라서 본 발명은, 상기 과제를 감안하여 이루어진 것으로서, 블록 선택이 적정하게 행해져 있는지의 여부를 테스트하는 데 필요한 시간을 짧게 할 수 있는 반도체 기억 장치 및 그 테스트 방법을 제공하는 것을 목적으로 한다.

도 1은 제1 실시예에 따른 반도체 기억 장치의 전체 레이아웃의 일례를 설명하는 블록도.

도 2는 도 1에서의 메모리 셀 어레이의 내부 구성의 일례를 설명하는 도면.

도 3은 도 1에서의 어드레스 디코더 회로의 내부 구성의 일례를 설명하는 도면.

도 4는 제1 실시예에 따른 로우 디코더의 회로 구성의 일례를 설명하는 도면.

도 5는 제1 실시예에 따른 반도체 기억 장치의 테스트 공정의 일례를 설명하는 도면.

도 6은 제1 실시예에 따른 테스트 결과 판정 회로의 회로 구성의 일례를 설명하는 도면.

도 7은 제1 실시예에 따른 반도체 기억 장치에서의 테스트 공정의 동작 파형의 일례를 도시하는 도면.

도 8은 제2 실시예에 따른 로우 디코더의 회로 구성의 일례를 설명하는 도면.

도 9는 제2 실시예에 따른 반도체 기억 장치의 테스트 공정의 일례를 설명하는 도면(그 1).

도 10은 제2 실시예에 따른 반도체 기억 장치의 테스트 공정의 일례를 설명하는 도면(그 2).

도 11은 제2 실시예에 따른 반도체 기억 장치에서의 테스트 공정의 동작 파형의 일례를 도시하는 도면.

도 12는 제3 실시예에 따른 로우 디코더의 회로 구성의 일례를 설명하는 도면.

도 13은 제3 실시예에 따른 기준 전압 생성 회로의 회로 구성의 일례를 설명하는 도면.

도 14는 제3 실시예에 따른 1블록 액세스 판정 회로의 회로 구성의 일례를 설명하는 도면.

도 15는 제3 실시예에 따른 반도체 기억 장치의 테스트 공정의 일례를 설명하는 도면(그 1).

도 16은 제3 실시예에 따른 반도체 기억 장치의 테스트 공정의 일례를 설명하는 도면(그 2).

도 17은 신호선이 쇼트되어, 복수의 로우 디코더가 선택되게 되는 상태를 설명하는 도면.

도 18은 신호선이 오픈되어, 로우 디코더가 선택되어 있지 않은 상태를 설명하는 도면.

도 19는 종래의 반도체 기억 장치에서의 테스트 공정을 설명하는 도면(그 1).

도 20은 종래의 반도체 기억 장치에서의 테스트 공정을 설명하는 도면(그 2).

도 21은 종래의 로우 디코더의 회로 구성의 일례를 설명하는 도면.

도 22는 다른 종래의 로우 디코더의 회로 구성의 일례를 설명하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : 메모리 셀 어레이

20 : 로우 디코더 회로

30 : 컬럼 디코더 회로

40 : 래치 회로

50 : 어드레스 디코더 회로

60 : 커맨드 래치 회로

70 : 제어 회로

80 : IO 버퍼 회로

상기 과제를 해결하기 위해, 본 발명에 따른 반도체 기억 장치는, 복수의 메모리 셀을 갖는 복수의 블록으로 구분된, 메모리 셀 어레이와, 상기 블록에 각각 대응하여 설치된, 복수의 로우 디코더로서, 대응하는 로우 디코더가 액세스되었는지의 여부를 나타내는 액세스 정보를 보유하는 액세스 정보 보유부를 갖는 로우 디코더와, 상기 액세스 정보 보유부에 보유되어 있는 액세스 정보를 판독하는, 액세스 정보 판독부를 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치의 테스트 방법은, 복수의 메모리 셀을 갖는 복수의 블록으로 구분된 메모리 셀 어레이와, 상기 블록에 각각 대응하여 설치된 복수의 로우 디코더로서, 대응하는 로우 디코더가 액세스되었는지의 여부를 나타내는 액세스 정보를 보유하는 액세스 정보 보유부를 갖는 로우 디코더를 구비하는 반도체 기억 장치의 테스트 방법으로서, 블록 어드레스를 지정하여, 대응하는 블록 어드레스의 로우 디코더에 액세스하는 단계와, 모든 상기 액세스 정보 보유부로부터 액세스 정보를 판독하는 단계와, 판독한 액세스 정보에 기초하여, 액세스된 로우 디코더가 지정된 블록 어드레스만인지의 여부를 판단하는 단계와, 모든 블록 어드레스를 지정하였는지의 여부를 판단하여, 모든 블록 어드레스를 지정하지 않은 경우에는, 새로운 블록 어드레스를 지정하고, 상기 로우 디코더에 액세스하는 단계부터 반복하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치의 테스트 방법은, 복수의 메모리 셀을 갖는 복수의 블록으로 구분된 메모리 셀 어레이와, 상기 블록에 각각 대응하여 설치된 복수의 로우 디코더로서, 대응하는 로우 디코더가 1회만 액세스되었는지의 여부를 나타내는 액세스 정보를 보유하는 액세스 정보 보유부를 갖는 로우 디코더를 구비하는 반도체 기억 장치의 테스트 방법으로서, 모든 블록 어드레스를 순차적으로 지정하여, 모든 블록 어드레스에 대응하는 로우 디코더에 순차적으로 액세스하는 단계와, 모든 상기 액세스 정보 보유부로부터 액세스 정보를 판독하는 단계와, 판독한 액세스 정보에 기초하여, 모든 로우 디코더가 1회만 액세스되었는지의 여부를 판단하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치의 테스트 방법은, 복수의 메모리 셀을 갖는 복수의 블록으로 구분된 메모리 셀 어레이와, 상기 블록에 각각 대응하여 설치된 복수의 로우 디코더로서, 대응하는 로우 디코더가 액세스되었는지의 여부를 나타내는 액세스 정보를 보유하는 액세스 정보 보유부를 갖는 로우 디코더를 구비하는 반도체 기억 장치의 테스트 방법으로서, 블록 어드레스를 지정하여, 대응하는 블록 어드레스의 로우 디코더에 액세스하는 단계와, 모든 상기 액세스 정보 보유부로부터 액세스 정보를 판독하는 단계와, 상기 액세스 정보에 기초하여, 2 이상의 블록에 대응하는 로우 디코더가 액세스되어 있는지의 여부를 판단하는 단계와, 모든 블록 어드레스를 지정하였는지의 여부를 판단하여, 모든 블록 어드레스를 지정하지 않은 경우에는 새로운 블록 어드레스를 지정하고, 상기 로우 디코더에 액세스하는 단계부터 반복하는 단계를 포함하는 것을 특징으로 한다.

〔제1 실시예〕

제1 실시예는, 각 블록마다 설치된 로우 디코더의 각각에, 액세스가 있었는지의 여부를 나타내는 액세스 플래그를 보유하는 래치 회로를 설치하고, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는지의 여부를 판정하는 테스트 공정에서는, 실제로 메모리 셀에 액세스하지 않고, 이 래치 회로에 보유되어 있는 액세스 플래그에 기초하여 액세스의 유무를 판단함으로써, 테스트 시간의 단축을 도모한 것이다. 보다 상세한 것은 이하에 설명한다.

도 1은 본 실시예에 따른 반도체 기억 장치의 구성을 개략적으로 설명하는 블록도이다. 도 1에서는, 불휘발성 반도체 기억 장치, 특히 NAND형의 불휘발성 반도체 기억 장치를 반도체 기억 장치의 일례로서 도시하고 있다.

도 1에 도시한 바와 같이, 본 실시예에 따른 반도체 기억 장치는, 메모리 셀 어레이(10)와, 로우 디코더 회로(20)와, 컬럼 디코더 회로(30)와, 래치 회로(40)와, 어드레스 디코더 회로(50)와, 커맨드 래치 회로(60)와, 제어 회로(70)와, IO 버퍼 회로(80)를 구비하여 구성되어 있다.

IO 버퍼 회로(80)로부터 입력된 어드레스 신호는 어드레스 디코더 회로(50)에 입력된다. 이 어드레스 디코더 회로(50)에서는, 입력된 어드레스 신호에 기초하여, 블록 어드레스 신호(로우 어드레스 신호)와 컬럼 어드레스 신호를 생성하여, 블록 어드레스 신호는 로우 디코더 회로(20)에 입력하고, 컬럼 어드레스 신호는 컬럼 디코더 회로(30)에 입력한다.

메모리 셀 어레이(10)에는, 복수의 메모리 셀이 매트릭스 형상으로 배치되어 있다. 로우 디코더 회로(20)와 컬럼 디코더 회로(30)에 의해, 메모리 셀 어레이(10) 중에서 1 또는 복수의 메모리 셀을 선택할 수 있다. 컬럼 디코더 회로(30)와 메모리 셀 어레이(10) 사이에는 래치 회로(40)가 설치되어 있다. 기입 동작의 경우에는, 래치 회로(40)는, IO 버퍼 회로(80)로부터 입력된 데이터를 보유하여, 메모리 셀 어레이(10)로 출력한다. 판독 동작의 경우에는, 래치 회로(40)는, 메모리 셀 어레이(10)로부터 판독한 메모리 셀의 데이터를 보유하여, IO 버퍼 회로(80)로 출력한다.

커맨드 래치 회로(60)에는 IO 버퍼 회로(80)로부터 커맨드 신호가 입력된다. 커맨드 래치 회로(60)에서는, 이 입력된 커맨드 신호를 래치하여 제어 회로(70)로 출력한다. 제어 회로(70)에서는, 입력된 커맨드 신호에 기초하여, 각종 제어 신호를 생성하여 반도체 기억 장치의 내부의 각처로 출력한다.

도 2는 메모리 셀 어레이(10)의 구성을 설명하는 도면이다. 도 2에 도시한 바와 같이, 본 실시예에 따른 메모리 셀 어레이(10)는, 매트릭스 형상으로 배치된 복수의 메모리 셀 MC을 구비하여 구성되어 있다. 본 실시예에서는, 메모리 셀 어레이(10)는 NAND형의 플래시 메모리로 구성되어 있다. 즉, 소스 및 드레인을 공유하는 형태로 복수의 메모리 셀 MC가 직렬로 접속되어 있다. 본 실시예에서는, 16개의 메모리 셀 MC가 직렬로 접속되어 있다.

또한, 이 직렬로 접속된 메모리 셀의 한쪽에는, 제1 선택트랜지스터 SG1이 접속되어 있고, 다른쪽에는 제2 선택 트랜지스터 SG2가 접속되어 있다. 이들 제1선택 트랜지스터 SG1과, 직렬로 접속된 복수의 메모리 셀 MC와, 제2 선택 트랜지스터 SG2에 의해, 1개의 NAND형 메모리 유닛이 구성되어 있다. 제1 선택 트랜지스터 SG1을 통해 NAND형 메모리 유닛이 소스선에 접속되고, 제2 트랜지스터 SG2를 통해 NAND형 메모리 유닛이 비트선 BL에 접속되어 있다.

로우 디코더 회로(20)로부터는, 소스 선택선 SGS와, 16개의 워드선 WL0∼WL15와, 드레인 선택선 SGD로 구성되는 세트가 복수 세트 연장되어 있다. 소스 선택선 SGS는 워드선 방향으로 배열되는 제1 선택 트랜지스터 SG1의 게이트에 공통 접속되어 있다. 워드선 WL0∼WL15는 워드선 방향으로 배열되는 복수의 메모리 셀 MC의 컨트롤 게이트에 각각 공통 접속되어 있다. 드레인 선택선 SGD는 워드선 방향으로 배열되는 제2 선택 트랜지스터 SG2의 게이트에 공통 접속되어 있다.

비트선 방향으로 배열되는 2개의 NAND형 메모리 유닛 사이에서는, 제2 선택 트랜지스터 SG2와 비트선 BL을 접속하는 비트선 컨택트가 공유되어 있다. 그리고, 8개의 비트선 BL을 1개의 세트로 하여, 비트선 BL이 레지스터 P/B_0∼P/B_7에 접속되어 있다. 8개의 레지스터 P/B_0∼P/B_7은 기입 데이터나 판독 데이터를 일시적으로 보유하는 레지스터이다.

이들 8개의 레지스터 P/B_0∼P/B_7은, 각각, 컬럼 선택 게이트 SG3을 통해 IO 버퍼 회로(80)의 I/O 버퍼0∼I/O 버퍼7에 접속되어 있다. 8개의 컬럼 선택 게이트 SG3은 공통의 컬럼 선택 신호선 CSL0∼CSLi가 입력되어 있다.

본 실시예에서는 기입 단위를 1페이지로 정의하고 있다. 즉, 1개의 워드선 WL에서 선택할 수 있는 범위의 메모리 셀 MC를 1페이지로 정의하고 있다. 이 때문에, 1페이지분의 메모리 셀 MC와 동수의 레지스터 P/B_0∼P/B_7이 설치되어 있게 된다. 따라서, 페이지 단위로 판독된 데이터는 레지스터 P/B_0∼P/B_7에 일시적으로 저장되며, 1바이트 단위로 I/O 버퍼0∼I/O 버퍼7로부터 출력된다.

또한, 기입 단위와 달리, 소거 단위는 동일한 웰 상에 형성되어 있는 메모리 셀 MC가 일괄적으로 소거된다. 본 실시예에서는, 이 소거 단위를 블록으로 정의하고 있다. 따라서, 본 실시예에서는, 복수의 메모리 셀 MC로 구성된 메모리 셀 어레이(10)는 복수의 블록으로 구성되어 있게 된다.

또한, 본 실시예에 따른 반도체 기억 장치는 불량 블록을 허용하고 있다. 이 때문에, 1개의 반도체 기억 장치 내에서 허용할 수 있는 불량 블록수가 규정되어 있으며, 그 범위 내이면 양품으로서 출하된다.

블록 어드레스는, 어드레스 디코더 회로(50)에 의해 디코드된 결과, 블록 어드레스와 실제의 블록이 일대일로 대응하는 구성으로 되어야만 한다. 여기서, 실제의 블록이 1024개인 반도체 기억 장치를 생각하면, 블록을 특정하는 블록 어드레스는 10비트분 필요로 된다.

도 3은 본 실시예에 따른 블록 어드레스에 대응하는 부분의 어드레스 디코더 회로(50)의 구성을 도시하는 도면이다. 도 3의 예에서는, 어드레스 신호 A<14>∼A<23>의 10비트가 블록 어드레스에 대응하고 있다. 도 3에 도시한 바와 같이, 어드레스 디코더 회로(50)에는, 복수의 NAND 회로 ND100과, 복수의 인버터 회로 INV100이 설치되어 있다. 각 NAND 회로 ND100에는, 어드레스 신호 A<14>∼A<23>과 반전 어드레스 신호 An<14>∼An<23> 중의 2비트 또는 3비트가 입력되어 있다. 반전 어드레스 신호 An<14>∼An<23>은 어드레스 신호 A<14>∼A<23>을 반전시킨 신호이다.

각 NAND 회로 ND100의 출력 신호는 인버터 INV100에 입력되어 있다. 각 인버터 INV100으로부터는, 로우 디코드 신호 AROWA<0>∼AROWA<7>, AROWB<0>∼AROWB<7>, AROWC<0>∼AROWC<3>, AROWD<0>∼AROWD<3>이 출력된다. 이들 로우 디코드 신호는 로우 디코더 회로(20)에 입력되며, 로우 디코더 회로(20)에 의해 블록이 선택된다.

도 4는 본 실시예에 따른 로우 디코더 회로(20)에 설치되어 있는 로우 디코더(100)를 도시하는 도면이다. 도 4에 도시한 구성의 로우 디코더(100)는 각 블록마다 설치되어 있다. 다시 말하면, 로우 디코더 회로(20)는 각 블록에 대응하여 설치된 복수의 로우 디코더(100)에 의해 구성되어 있다.

도 4에 도시한 바와 같이, 공급 전압 VCC와 접지 사이에, P형의 MOS 트랜지스터 Tr110과 N형의 MOS 트랜지스터 Tr111∼Tr116이 직렬로 접속되어 있다. MOS 트랜지스터 Tr110의 게이트에는 블록 선택 신호 RDEC가 입력되어 있다. 이 블록 선택 신호 RDEC는, 그 블록이 선택된 경우에 하이 레벨로 되고, 선택되지 않은 경우에 로우 레벨로 되는 신호이다.

MOS 트랜지스터 Tr111∼Tr114의 게이트에는, 각각, 로우 디코드 신호 AROWA, AROWB, AROWC, AROWD가 입력되어 있다. 로우 디코드 신호 AROWA는 로우 디코드 신호 AROWA<0>∼AROWA<7> 중 어느 하나의 신호이다. 로우 디코드 신호 AROWB는 로우 디코드 신호 AROWB<0>∼AROWB<7> 중 어느 하나의 신호이다. 로우 디코드 신호AROWC는, 로우 디코드 신호 AROWC<0>∼AROWC<3> 중 어느 하나의 신호이다. 로우 디코드 신호 AROWD는 로우 디코드 신호 AROWD<0>∼AROWD<3> 중 어느 하나의 신호이다. 각 로우 디코더(100)마다 서로 다른 로우 디코드 신호 AROWA, AROWB, AROWC, AROWD가 입력됨으로써, 1개의 로우 디코더(100)가 선택되도록 되어 있다.

MOS 트랜지스터 Tr115의 게이트에는 블록 선택 신호 RDEC가 입력되어 있다. 트랜지스터 Tr116의 게이트에는 퓨즈 디스에이블 신호 FUSED가 입력되어 있다. 퓨즈 디스에이블 신호 FUSED는 통상은 로우 레벨이지만, 퓨즈 기능을 무효로 하는 경우에 하이 레벨로 되는 신호이다.

MOS 트랜지스터 Tr110과 MOS 트랜지스터 Tr111 사이의 노드 N105는, 인버터 회로 INV110에 접속되어 있다. 그리고, 이 인버터 INV110의 출력이 N형의 MOS 트랜지스터 Tr120에 입력되어 있다. 이 MOS 트랜지스터 Tr120은 메모리 셀 어레이(10) 내에서의 해당 블록의 워드선 WL에 접속되어 있다.

또한, 이 인버터 회로 INV110의 출력은 N형의 MOS 트랜지스터 Tr130의 게이트에도 접속되어 있다. 또한, 이 MOS 트랜지스터 Tr130과 직렬로 N형의 MOS 트랜지스터 Tr131이 접속되어 있다. MOS 트랜지스터 Tr131의 게이트에는 플래그 세트 신호 FLAGSET가 입력되어 있다.

MOS 트랜지스터 Tr130의 일단측은 N형의 MOS 트랜지스터 Tr132의 게이트에 접속되어 있다. 이 MOS 트랜지스터 Tr132는 MOS 트랜지스터 Tr116과 병렬로 접속되어 있는 MOS 트랜지스터이다. 또한, MOS 트랜지스터 Tr132의 게이트는 래치 회로 LT110의 노드 N110에도 접속되어 있다.

본 실시예에서는, 이 래치 회로 LT110은, 통상 동작에서는, 불량 블록인 것을 기억하는 ROM 퓨즈의 기능을 가짐과 함께, 테스트 공정에서는, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는지의 여부를 판단하기 위한 액세스 플래그 기억 회로로서 기능한다. 또한, 본 실시예에서는, 이 래치 회로 LT110은 인버터 회로 INV120과 인버터 INV121을 구비하고 있으며, 인버터 회로 INV120의 출력을 인버터 회로 INV121에 입력하고, 이 인버터 회로 INV121의 출력을 인버터 회로 INV120에 입력하는 것에 의해 구성되어 있다.

래치 회로 LT110의 노드 N111에는, N형의 MOS 트랜지스터 Tr140의 일단이 접속되어 있고, 이 MOS 트랜지스터 Tr140의 타단은 접지에 접속되어 있다. 또한, MOS 트랜지스터 Tr140의 게이트에는 플래그 리세트 신호 RESET가 입력되어 있다.

또한, 노드 N111은 N형의 MOS 트랜지스터 Tr141의 게이트에도 접속되어 있다. 또한, 이 MOS 트랜지스터 Tr141과 직렬로 N형의 MOS 트랜지스터 Tr142, Tr143이 접속되어 있다. MOS 트랜지스터 Tr142의 게이트에는 플래그 감지 신호 SENSE가 입력되어 있다. MOS 트랜지스터 Tr143의 게이트에는 인버터 회로 INV110의 출력이 입력되어 있다.

도 4에 도시한 로우 디코더(100)는, 통상 동작 시에는, 지정된 블록 어드레스에 대응하는 로우 디코더(100)가 선택되며, 이 로우 디코더(100)에 대응하는 블록의 메모리를 선택하기 위한 회로이다. 단, 이 로우 디코더(100)는, 블록 어드레스와 실제의 블록이 일대일로 대응하는지의 여부를 테스트하는 공정에서는, 개략적으로 다음과 같이 동작한다. 우선, 각 블록의 로우 디코더(100)의 래치 회로LT110을 리세트한다. 그리고, 블록 어드레스 "0"에 액세스하여 래치 회로 LT110을 세트한다. 이 때, 올바르게 블록이 선택되어 있으면, 블록 어드레스 "0"의 로우 디코더(100)에서의 래치 회로 LT110만이 세트되어 있고, 다른 블록 어드레스의 로우 디코더(100)에서의 래치 회로 LT110은 리세트된 상태 그대로 된다. 이것을 확인하기 위해, 각 블록마다 래치 회로 LT110의 내용을 판독하여 올바르게 블록이 액세스되었는지의 여부를 확인한다. 이러한 일련의 동작을, 블록 어드레스 "0"으로부터 최종 블록 어드레스까지 반복함으로써, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는지의 여부를 테스트할 수 있다.

도 5는, 본 실시예에 따른 반도체 기억 장치에서, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는지의 여부를 테스트하는 테스트 공정을 설명하는 흐름도이다.

도 5에 도시한 바와 같이, 우선, 블록마다 설치되어 있는 로우 디코더(100)의 래치 회로 LT110을 모두 리세트한다(단계 S110). 구체적으로는, 각 로우 디코더(100)에 공통으로 입력되어 있는 플래그 리세트 신호 RESET를 하이 레벨로 하여, MOS 트랜지스터 Tr140을 온한다. 이에 의해, 래치 회로 LT110의 노드 N111이 로우 레벨로 되고, 노드 N110이 하이 레벨로 된다. 이 상태가, 본 실시예에서의 래치 회로 LT110의 리세트 상태이다.

다음으로, 블록 어드레스 N을 "0"으로 리세트한다(단계 S112). 계속해서, 블록 어드레스 N의 로우 디코더(100)에서의 래치 회로 LT110을 세트함으로써, 액세스 플래그를 세트한다(단계 S114). 구체적으로는, 블록 어드레스 N의 로우디코더(100)에서의 MOS 트랜지스터 Tr111∼Tr114가 온으로 된다. 또한, 블록 선택 신호 RDEC가 하이 레벨로 되기 때문에, MOS 트랜지스터 Tr115가 온으로 되며, MOS 트랜지스터 Tr110이 오프로 된다. 노드 N110이 하이 레벨이기 때문에, MOS 트랜지스터 Tr132는 온으로 된다. 이 때문에, 노드 N105는 로우 레벨로 되며, 인버터 회로 INV110의 출력은 하이 레벨로 된다. 이 때문에, MOS 트랜지스터 Tr130이 온으로 된다. 또한, 블록 어드레스 N의 플래그 세트 신호 FLAGSET는 하이 레벨로 되기 때문에, 노드 N110은 로우 레벨로 되며, 이에 의해, 노드 N111은 하이 레벨로 된다. 이 때문에, 래치 회로 LT110이 세트되어, 액세스 플래그가 세트된다. 즉, 이것이 본 실시예에서의 래치 회로 LT110이 세트된 상태이다.

다음으로, 모든 블록의 로우 디코더(100)의 래치 회로 LT110으로부터 래치 회로 LT110에 보유되어 있는 액세스 플래그를 판독하여 기대값과 비교한다(단계 S116). 예를 들면, 블록 어드레스 N이 "0"인 경우, 블록 어드레스가 "0"인 로우 디코더(100)의 래치 회로 LT110으로부터 판독된 액세스 플래그와, 기대값인 세트(예를 들면 "1")와 비교된다. 또한, 블록 어드레스가 "0" 이외의 로우 디코더(100)의 래치 회로 LT110으로부터 판독된 액세스 플래그는, 기대값인 리세트(예를 들면 "0")가 비교된다. 그리고, 모든 블록의 액세스 플래그가 기대값과 합치한 경우에는, 그 블록 어드레스 N과 실제의 블록은 일대일로 대응하게 된다.

다음으로, 블록 어드레스 N이 최종 블록 어드레스인지의 여부를 판단한다(단계 S118). 블록 어드레스 N이 최종 블록이 아닌 경우(단계 S118: 아니오)에는, 블록 어드레스 N에 1을 더한다(단계 S120). 그리고, 모든 블록의 래치 회로 LT110을다시 리세트하고(단계 S122), 상술한 단계 S114부터 반복한다. 구체적으로는, 상술한 단계 S110과 마찬가지로, 플래그 리세트 신호 RESET를 하이 레벨로 함으로써, 래치 회로 LT110을 리세트한다.

한편, 상술한 단계 S118에서, 블록 어드레스 N이 최종 블록 어드레스인 것으로 판단한 경우(단계 S118: 예)에는, 이 테스트 공정이 종료된다. 최종 블록 어드레스까지 모든 액세스 플래그가 기대값과 일치한 경우에는, 그 반도체 기억 장치는 모든 블록 어드레스와 실제의 블록이 일대일로 대응하게 된다.

도 6은 본 실시예에 따른 테스트 결과 판정 회로(90)의 구성을 도시하는 도면이다. 도 6에 도시한 바와 같이, 테스트 결과 판정 회로(90)는, EXOR 회로 E150과, NAND 회로 ND151, ND152와, 인버터 회로 INV153을 구비하여 구성되어 있다. 이들 NAND 회로 ND151과 NAND 회로 ND152에 의해 래치 회로 LT150이 구성되어 있다.

EXOR 회로 E150에는 기대값의 신호와, 액세스 플래그의 내용을 나타내는 액세스 플래그 신호 AFLAG가 입력된다. 액세스 플래그 신호 AFLAG는, 도 4의 플래그 감지 신호 SENSE가 하이 레벨로 되어, MOS 트랜지스터 Tr142가 온으로 됨으로써, MOS 트랜지스터 Tr143을 통해 출력된다.

EXOR 회로 E150으로부터는, 기대값의 신호와 액세스 플래그 신호 AFLAG가 일치하고 있는 경우에는 로우 레벨이 출력되고, 이들이 일치하지 않는 경우에는 하이 레벨이 출력된다. 이 EXOR 회로 E150의 출력은 NAND 회로 ND151에 입력된다.

래치 회로 LT150은, EXOR 회로 E150으로부터의 입력을 유지하여, NAND 회로ND152로부터 출력한다. NAND 회로 ND152의 출력은 인버터 회로 INV153에서 반전되어, 테스트 결과 신호 PASS_FAIL로서 출력된다.

도 7은 본 실시예에 따른 반도체 기억 장치에서의 테스트 공정의 동작 파형의 일례를 도시하는 도면이다. 도 7에 도시한 바와 같이, 테스트 공정에서는, 우선 어드레스 리세트 신호에 의해 블록 어드레스 N을 "0"으로 리세트하고, 플래그 리세트 신호 RESET에 의해 모든 래치 회로 LT110에서의 액세스 플래그를 리세트한다. 그리고, 블록 선택 신호 RDEC를 하이 레벨로 하고, 플래그 세트 신호 FLAGSET를 하이 레벨로 함으로써, 블록 어드레스 N에 의해 선택되어 있는 블록의 액세스 플래그를 세트한다. 이 때, 배선 쇼트 등의 불량에 의해 복수의 블록이 다중 선택되어 있으면, 2개 이상의 액세스 플래그가 세트된다. 또한, 배선 오픈 등의 불량에 의해 블록 어드레스 N의 블록을 선택할 수 없으면, 블록 어드레스 N의 액세스 플래그가 세트되지 않는다.

다음으로, 어드레스 인크리먼트 신호를 순차적으로 구동하고, 플래그 감지 신호 SENSE를 순차적으로 하이 레벨로 함으로써, 선두 블록 어드레스 N=0으로부터 최종 블록 어드레스까지의 액세스 플래그를 순차적으로 판독한다. 그리고, 이것을 기대값을 나타내는 신호와 비교한다. 예를 들면, 블록 어드레스 N이 "0"인 경우에는, 기대값을 나타내는 신호는, 블록 어드레스 N이 "0"일 때에는 하이 레벨로 되고, 그 이외일 때에는 로우 레벨로 된다.

이상과 같이, 본 실시예에 따른 반도체 기억 장치에 따르면, 테스트 공정에 필요한 시간을 짧게 할 수 있다. 즉, 블록 어드레스에 대응한 로우 디코더(100)가선택된 것을 래치 회로 LT100에 보유된 액세스 플래그에 기초하여 판단하는 것으로 하였기 때문에, 종래와 같이, 메모리 셀 어레이(10)의 메모리 셀 MC에 대하여 액세스(판독, 기입, 소거)할 필요가 없어진다. 이 때문에, 메모리 셀 MC에 액세스하지 않고, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는지의 여부를 판단할 수 있어 테스트 공정에 필요한 시간을 단축할 수 있다.

〔제2 실시예〕

제2 실시예는, 래치 회로가 보유하는 액세스 플래그를 변경할 수 있는 횟수에 제한을 둠으로써, 액세스 플래그를 판독하는 횟수를, 이 테스트 공정을 통해 1회가 되도록 한 것이다. 즉, 처음에 모든 블록의 액세스 플래그를 리세트하고, 1회째의 액세스가 있었던 경우에 이 액세스 플래그를 세트하며, 2회째의 액세스가 있었던 경우에는 액세스 플래그를 리세트하지만, 3회째 이후의 액세스에서는 액세스 플래그는 재차 세트할 수 없도록 제한한다. 보다 상세하게는 이하에 설명한다.

도 8은 본 실시예에 따른 로우 디코더 회로(20)에 설치되어 있는 로우 디코더(200)를 도시하는 도면이다. 도 8에 도시한 구성의 로우 디코더(200)는, 각 블록에 대응하여 설치되어 있다. 다시 말하면, 복수의 로우 디코더(200)에 의해, 로우 디코더 회로(20)가 구성되어 있다. 또한, 도 8은 상술한 제1 실시예에서의 도 4에 대응하는 도면이다. 또한, 본 실시예에 따른 반도체 기억 장치의 전체 구성은 상술한 제1 실시예와 마찬가지이다.

도 8에 도시한 바와 같이, 본 실시예에 따른 로우 디코더(200)는, 2개의 래치 회로 LT201, LT202를 구비하여 구성되어 있다. 제1 래치 회로 LT201은, 인버터회로 INV201과 인버터 회로 INV202를 구비하여 구성되어 있다. 인버터 회로 INV202의 입력인 노드 N201은, MOS 트랜지스터 Tr132의 게이트에 접속되어 있다. 인버터 회로 INV201의 입력인 노드 N202는, N형의 MOS 트랜지스터 Tr210과, N형의 MOS 트랜지스터 Tr220에 접속되어 있다.

MOS 트랜지스터 Tr210의 게이트에는, 제1 플래그 세트 신호 FLAGSET1이 입력되어 있다. 또한, 이 MOS 트랜지스터 Tr210과 직렬로 N형의 MOS 트랜지스터 Tr211이 접속되어 있다. MOS 트랜지스터 Tr220의 게이트에는, 플래그 리세트 신호 RESET가 입력되어 있다.

노드 N202는, 또한, N형의 트랜지스터 Tr141의 게이트와, N형의 MOS 트랜지스터 Tr230의 게이트에 접속되어 있다. 이 MOS 트랜지스터 Tr230과 직렬로 N형의 MOS 트랜지스터 Tr231이 접속되고 있다. 이 MOS 트랜지스터 Tr231의 게이트에는 제2 플래그 세트 신호 FLAGSET2가 입력되어 있다. MOS 트랜지스터 Tr231은 제2 래치 회로 LT202의 노드 N211에 접속되어 있다.

제2 래치 회로 LT202는, 제1 래치 회로 LT201과 마찬가지로, 2개의 인버터 회로 INV203, INV204를 구비하여 구성되어 있다. 노드 N211은 인버터 회로 INV204의 입력에 접속되어 있고, 이 인버터 회로 INV204의 출력이 노드 N212에 접속되어 있다. 이 노드 N212는 N형의 MOS 트랜지스터 Tr240에 접속되어 있다. MOS 트랜지스터 Tr240의 게이트에는, 플래그 리세트 신호 RESET가 입력되어 있다.

또한, 노드 N211은, 인버터 회로 INV210을 통해 MOS 트랜지스터 Tr211의 게이트에 접속되어 있다. 또한, 노드 N211은 N형의 MOS 트랜지스터 Tr250의 게이트에 접속되어 있다. 이 MOS 트랜지스터 Tr250은 MOS 트랜지스터 Tr131과 직렬로 접속되어 있다.

도 8에 도시한 로우 디코더(200)에서는, 처음에, 제1 래치 회로 LT201과 제2 래치 회로 LT202가 모두 리세트된다. 그리고, 이 로우 디코더(200)에 1회째의 액세스가 있었던 경우에는, 제1 래치 회로 LT201과 제2 래치 회로 LT202가 세트되고, 2회째의 액세스가 있었던 경우에는, 제1 래치 회로 LT201이 리세트되며, 제2 래치 회로 LT201은 세트의 상태를 유지한다. 3회째 이후의 액세스에서는, 몇 번이나 액세스해도, 제1 래치 회로 LT201과 제2 래치 회로 LT202의 상태는 변화되지 않는다. 즉, 제1 래치 회로 LT201은 리세트된 상태 그대로이고, 제2 래치 회로 LT202는 세트된 상태 그대로이다. 이러한 조건으로 함으로써, 제1 래치 회로 LT201의 세트/리세트 상태를 액세스 플래그로서 판독하는 것만으로, 이 로우 디코더(200)에 1회만 액세스가 있었는지의 여부를 판정할 수 있다.

도 9 및 도 10은, 본 실시예에 따른 반도체 기억 장치에서, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는지의 여부를 테스트하는 테스트 공정을 설명하는 흐름도이다.

도 9에 도시한 바와 같이, 우선, 블록마다 설치되어 있는 로우 디코더(200)의 제1 래치 회로 LT201을 모두 리세트하고(단계 S200), 제2 래치 회로 LT202를 모두 리세트한다(단계 S202). 구체적으로는, 플래그 리세트 신호 RESET를 하이 레벨로 하여, MOS 트랜지스터 Tr240과 MOS 트랜지스터 Tr220을 온 상태로 한다. 이에 의해, 제1 래치 회로 LT201의 노드 N202가 로우 레벨로 되고, 노드 N201이 하이 레벨로 된다. 또한, 제2 래치 회로 LT202의 노드 N212가 로우 레벨로 되고, 노드 N211이 하이 레벨로 된다.

다음으로, 블록 어드레스 N을 "0"으로 리세트한다(단계 S204). 계속해서, 블록 어드레스 N의 제1 래치 회로 LT201과 제2 래치 회로 LT202가 모두 리세트인지의 여부를 판단하고(단계 S206), 모두 리세트인 경우(단계 S206: 예)에는, 제1 래치 회로 LT201과 제2 래치 회로 LT202를 세트한다(단계 S208). 이 단계 S206이 "아니오"인 경우에는, 블록 어드레스 N의 제1 래치 회로 LT201이 세트인지의 여부를 판단한다(단계 S210).

제1 래치 회로 LT201이 세트인 경우(단계 S210: 예)에는, 제1 래치 회로 LT201을 리세트한다(단계 S212). 한편, 단계 S210이 "아니오"인 경우에는, 제1 래치 회로 LT201의 세트를 행하지 않는다.

구체적으로는, 블록 어드레스 N의 로우 디코더(200)에 액세스가 있었던 경우, 제1 플래그 세트 신호 FLAGSET1이 로우 레벨로부터, 하이 레벨, 로우 레벨로 변화된 후, 제2 플래그 세트 신호 FLAGSET2가 로우 레벨로부터, 하이 레벨, 로우 레벨로 변화된다.

1회째의 액세스에서는, 제1 플래그 세트 신호 FLAGSET1이 하이 레벨로 됨으로써 MOS 트랜지스터 Tr131이 온으로 되고, 노드 N211이 하이 레벨이기 때문에, 제1 래치 회로 LT201의 노드 N201이 로우 레벨로 되며, 노드 N202가 하이 레벨로 된다. 또한, 제1 플래그 세트 신호 FLAGSET1이 하이 레벨로 되었을 때에도, 노드 N211이 하이 레벨이기 때문에, MOS 트랜지스터 Tr211은 오프 상태 그대로이다.

계속해서, 제2 플래그 세트 신호 FLlAGSET2가 하이 레벨로 됨으로써 MOS 트랜지스터 Tr231이 온으로 되고, 노드 N202가 하이 레벨이기 때문에, 제2 래치 회로 LT202의 노드 N211이 로우 레벨로 되며, 노드 N212가 하이 레벨로 된다.

2회째의 액세스에서는, 제1 플래그 세트 신호 FLAGSET1이 하이 레벨로 됨으로써 MOS 트랜지스터 Tr210이 온으로 되고, 노드 N211이 로우 레벨이기 때문에, MOS 트랜지스터 Tr211이 온으로 된다. 이 때문에, 제1 래치 회로 LT201의 노드 N202가 로우 레벨로 되고, 노드 N201이 하이 레벨로 된다. 이 때, MOS 트랜지스터 Tr31이 온으로 되어도, 노드 N211이 로우 레벨이기 때문에, MOS 트랜지스터 Tr250은 오프 상태 그대로이다.

계속해서, 제2 플래그 세트 신호 FLAGSET2가 하이 레벨로 됨으로써 MOS 트랜지스터 Tr231이 온으로 되지만, 노드 N202가 로우 레벨이기 때문에, MOS 트랜지스터 Tr230은 오프이다. 이 때문에, 제2 래치 회로 LT202의 노드 N211이 로우 레벨을 유지한다.

3회째 이후의 액세스에서는, 제1 플래그 세트 신호 FLAGSET1이 하이 레벨로 됨으로써 MOS 트랜지스터 Tr131이 온으로 되어도, 노드 N211이 로우 레벨이기 때문에, MOS 트랜지스터 Tr250이 오프 상태 그대로이다. 또한, MOS 트랜지스터 Tr210, Tr211이 모두 온으로 되어도, 노드 N202는 로우 레벨인 것에는 변화가 없다. 이 때문에, 제1 래치 회로 LT201의 노드 N201은 하이 레벨을 유지하고, 노드 N202는 로우 레벨을 유지한다. 또한, 제2 플래그 세트 신호 FLAGSET2가 하이 레벨로 됨으로써 MOS 트랜지스터 Tr231이 온으로 되지만, 노드 N202가 로우 레벨이기 때문에,MOS 트랜지스터 Tr230은 오프이다. 이 때문에, 제2 래치 회로 LT202의 노드 N211이 로우 레벨을 유지한다.

다음으로, 블록 어드레스 N이 최종 블록 어드레스인지의 여부를 판단한다(단계 S216). 블록 어드레스 N이 최종 블록이 아닌 경우(단계 S216: 아니오)에는, 블록 어드레스 N에 1을 더한다(단계 S218). 그리고, 상술한 단계 S206부터 반복한다.

이에 대하여, 블록 어드레스 N이 최종 블록 어드레스인 경우(단계 S216: 예)에는, 도 10에 도시한 바와 같이, 블록 어드레스 N을 "0"으로 리세트한다(단계 S230).

다음으로, 블록 어드레스 N의 로우 디코더(200)에서의 제1 래치 회로 LT201로부터, 액세스 플래그를 판독한다(단계 S232). 그리고, 판독한 액세스 플래그가 기대값과 일치하는지의 여부를 판단한다(단계 S234).

다음으로, 그 블록 어드레스 N이 최종 블록 어드레스인지의 여부를 판단한다(단계 S236). 블록 어드레스 N이 최종 블록 어드레스가 아닌 경우(단계 S236: 아니오)에는, 블록 어드레스 N에 1을 더하고, 상술한 단계 S232부터 반복한다.

한편, 블록 어드레스 N이 최종 블록 어드레스인 경우에는, 이 테스트 공정을 종료한다. 모든 블록 어드레스에 대응하는 래치 회로 LT201에서, 1회만 액세스한 것을 나타내는 액세스 플래그를 보유하고 있으면, 그 반도체 기억 장치는, 블록 어드레스와 실제의 블록이 적정하게 일대일로 대응하고 있게 된다. 다시 말하면, 모든 래치 회로 LT201의 노드 N201이 로우 레벨을 유지하고 있으면 된다.

판독한 액세스 플래그와 기대값이 일치하는지의 여부를 판정하는 테스트 결과 판정 회로의 구성은, 상술한 제1 실시예에서의 도 6과 마찬가지이다. 따라서, 제1 래치 회로 LT201에 보유되어 있는 액세스 플래그는, 플래그 감지 신호 SENSE가 하이 레벨로 됨으로써, MOS 트랜지스터 Tr143으로부터 액세스 플래그 신호 AFLAG로서 판독된다. 그리고, 테스트 결과 판정 회로(90)에서 기대값과 일치하는지의 여부가 판정된다.

도 11은 본 실시예에 따른 반도체 기억 장치에서의 테스트 공정의 동작 파형의 일례를 도시하는 도면이다. 도 11에 도시한 바와 같이, 테스트 공정에서는, 우선 어드레스 리세트 신호에 의해 블록 어드레스 N을 "0"으로 리세트하고, 플래그 리세트 신호 RESET에 의해 모든 액세스 플래그를 리세트한다. 그리고, 블록 선택 신호 RDEC를 하이 레벨로 하고, 제1 플래그 세트 신호 FLAGSET1 및 제2 플래그 세트 신호 FLAGSET2를 각각 순차적으로 하이 레벨로 함으로써, 블록 어드레스 N에 의해 선택되어 있는 블록의 액세스 플래그를 상술한 바와 같이 세트/리세트한다. 이 때, 배선 쇼트 등의 불량에 의해, 복수의 블록이 다중 선택되어 있으면, 2개 이상의 로우 디코더(200)가 액세스된다. 또한, 배선 오픈 등의 불량에 의해, 블록 어드레스 N의 블록을 선택할 수 있으면, 그 로우 디코더(200)는 액세스되지 않는다.

이러한 동작을, 어드레스 인크리먼트 신호를 순차적으로 구동하면서 행함으로써, 선두 블록 어드레스 N=0으로부터 최종 블록 어드레스까지의 액세스 플래그의 세트를 행한다.

다음으로, 어드레스 리세트 신호를 하이 레벨로 하여, 블록 어드레스 N을 "0"으로 리세트한다. 그리고, 블록 어드레스 "0"으로부터 순차적으로 플래그 감지 신호 SENSE를 하이 레벨로 하여, 제1 래치 회로 LT201에 보유되어 있는 액세스 플래그를 판독한다. 이 때의 기대값은, 모든 블록에서, 세트(이 예에서는, 노드 N201이 로우 레벨)이다.

이상과 같이, 본 실시예에 따른 반도체 기억 장치에 따르면, 테스트 공정에 필요한 시간을 짧게 할 수 있다. 즉, 블록 어드레스에 대응한 로우 디코더(200)가 1회만 액세스된 것을 제1 래치 회로 LT201에 보유된 액세스 플래그에 기초하여 판단하는 것으로 하였기 때문에, 종래와 같이, 메모리 셀 어레이(10)의 메모리 셀 MC에 대하여 액세스(판독, 기입, 소거)할 필요가 없어진다. 이 때문에, 메모리 셀 MC에 액세스하지 않고, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는지의 여부를 판단할 수 있어, 테스트 공정에 필요한 시간을 단축할 수 있다.

또한, 본 실시예에 따르면, 테스트 공정에서, 래치 회로 LT201로부터 액세스 플래그를 판독하는 횟수를, 각 블록 1회로 할 수 있기 때문에, 래치 회로로부터의 액세스 플래그 판독 횟수를, 상술한 제1 실시예보다 적게 할 수 있다. 이 때문에, 테스트 공정에 필요한 시간을 보다 짧게 할 수 있다.

〔제3 실시예〕

제3 실시예는, 상술한 제1 실시예의 로우 디코더(100)에, 1개의 블록만이 액세스되어 있는지의 여부를 판정하는 1블록 액세스 판정 회로를 추가한 것이다. 이러한 1블록 액세스 판정 회로는, 일본 특개2002-133898호 공보에도 개시되어 있다.보다 상세하게는 이하에 설명한다.

도 12는 본 실시예에 따른 로우 디코더(300)의 회로 구성을 도시하는 도면으로, 제1 실시예에서의 도 4에 대응하는 도면이다. 도 12에 도시한 바와 같이, 본 실시예에 따른 로우 디코더(300)는, 제1 실시예에 따른 로우 디코더(100)에, N형의 MOS 트랜지스터 Tr300을 추가함으로써 구성되어 있다. 즉, MOS 트랜지스터 Tr141과 접지 사이에, MOS 트랜지스터 Tr300을 직렬로 추가함으로써 구성되어 있다. 이 MOS 트랜지스터 Tr300의 게이트에는 기준 전압 VREF가 인가되어 있다.

도 13은 이 기준 전압 VREF를 생성하는 기준 전압 생성 회로(310)의 일례를 도시하는 도면이다. 도 13에 도시한 바와 같이, 본 실시예에 따른 기준 전압 생성 회로(310)는, 정전류 회로(312)와, N형의 MOS 트랜지스터 Tr314를 구비하여 구성되어 있다. 정전류 회로(312)는, 예를 들면, 5마이크로암페어의 정전류를 생성하는 회로이다. MOS 트랜지스터 Tr314의 게이트와 드레인은 공통으로 접속되어 있으며, 이 공통 접속된 노드로부터 기준 전압 VREF가 출력된다.

도 14는 본 실시예에 따른 1블록 액세스 판정 회로(330)의 구성을 도시하는 도면이다. 도 14에 도시한 바와 같이, 본 실시예에 따른 1블록 액세스 판정 회로(330)는 P형의 MOS 트랜지스터 Tr331, Tr332와, N형의 MOS 트랜지스터 Tr340∼Tr343과, 연산 증폭기 OP333을 구비하여 구성되어 있다.

MOS 트랜지스터 Tr331의 소스와, MOS 트랜지스터 Tr332의 소스는 공급 전압 VCC에 접속되어 있다. 또한, 이들 MOS 트랜지스터 Tr331과 MOS 트랜지스터 Tr332의 게이트는 상호 접속되어 있으며, 전류 미러 회로를 구성하고 있다. MOS 트랜지스터 Tr331의 드레인은 자신의 게이트에 접속되어 있다. 즉, MOS 트랜지스터 Tr331은 다이오드로서 기능한다.

MOS 트랜지스터 Tr331의 드레인은, 각 블록에 대응하여 설치된 로우 디코더(300)의 MOS 트랜지스터 Tr143의 드레인에 접속되어 있다. 도 14에서는, 모든 블록의 로우 디코더(200)에, MOS 트랜지스터 Tr331은 접속되어 있다.

MOS 트랜지스터 Tr332의 드레인은, MOS 트랜지스터 Tr340의 드레인과, MOS 트랜지스터 Tr342의 드레인과, 연산 증폭기 OP333의 플러스측 입력 단자에 접속되어 있다. 연산 증폭기 OP333의 마이너스측 입력 단자에는, 공급 전압 VCC의 절반의 전압이 공급되어 있다.

MOS 트랜지스터 Tr340의 게이트와, MOS 트랜지스터 Tr342의 게이트에는 플래그 감지 신호 SENSE가 입력되어 있다. 또한, MOS 트랜지스터 Tr340과 직렬로 MOS 트랜지스터 Tr341이 접속되어 있고, MOS 트랜지스터 Tr342와 직렬로 MOS 트랜지스터 Tr343이 접속되어 있다. 이들 MOS 트랜지스터 Tr341의 게이트와, MOS 트랜지스터 Tr343의 게이트에는 기준 전압 VREF가 입력되어 있다.

여기서, MOS 트랜지스터 Tr342, Tr343의 게이트 폭을 W로 하고, 게이트 길이를 L로 하면, MOS 트랜지스터 Tr340, Tr341의 게이트 폭은 2W로 되며, 게이트 길이는 2L로 되는 구성으로 한다. 마찬가지로, MOS 트랜지스터 Tr141, Tr142, Tr300의 게이트 폭도 2W로 되며, 게이트 길이도 2L로 되는 구성으로 한다.

이러한 구성에서, MOS 트랜지스터 Tr341을 흐르는 전류를 I로 하면, MOS 트랜지스터 Tr343을 흐르는 전류는 1/2×I로 된다. 마찬가지로, MOS 트랜지스터Tr141, Tr142, Tr300을 흐르는 전류도 I이다.

따라서, 플래그 감지 신호 SENSE가 하이 레벨인 경우에, MOS 트랜지스터 Tr332를 흐를 수 있는 전류는 3/2×I로 된다. 여기서, 예를 들면, 테스트 공정에서, 정상적으로 로우 디코더(300)가 액세스되어, 1개의 로우 디코더(300)의 MOS 트랜지스터 Tr141만이 온으로 된 것으로 하면, MOS 트랜지스터 Tr331을 흐르는 전류는 I로 된다. 만약, 어떤 이유로 2개의 로우 디코더(300)의 MOS 트랜지스터 Tr141이 온으로 되었다고 하면, MOS 트랜지스터 Tr331을 흐르는 전류는 2×I로 되고, 3개의 로우 디코더(300)의 MOS 트랜지스터 Tr141이 온으로 되었다고 하면, MOS 트랜지스터 Tr331을 흐르는 전류는 3×I로 된다. 한편, 1개의 로우 디코더(300)도 액세스되지 않은 경우에는, MOS 트랜지스터 Tr331을 흐르는 전류는 0으로 된다. 이와 같이, 액세스된 로우 디코더의 수에 의해, MOS 트랜지스터 Tr331을 흐르는 전류가 변화되는 것이다. 이 MOS 트랜지스터 Tr331을 흐르는 전류의 변화를, 전류 미러 접속되어 있는 MOS 트랜지스터 Tr332를 통해, 전압의 변화로서, 연산 증폭기 OP333이 판독한다. 그리고, 이 결과를, 연산 증폭기 OP333은 테스트 결과 신호 PASS_FAIL로서 출력한다.

도 14의 예에서는, 연산 증폭기 OP333은, 액세스된 로우 디코더(300)가 0개 및 1개인 경우에는, 패스의 테스트 결과 신호 PASS_FAIL을 출력하고, 액세스된 로우 디코더(300)가 2개 이상인 경우에는, 페일의 테스트 결과 신호 PASS_FAIL을 출력한다.

이것부터 알 수 있는 바와 같이, 도 14의 회로에서는, 액세스된 로우디코더(300)의 수가 0개인 것을 검출할 수 없다. 따라서, 본 실시예에서는, 도 15 및 도 16에 도시한 바와 같은 테스트 공정을 실행한다.

도 15 및 도 16은, 본 실시예에 따른 반도체 기억 장치에서, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는지의 여부를 테스트하는 테스트 공정을 설명하는 흐름도이다.

도 15에 도시한 바와 같이, 우선, 블록마다 설치되어 있는 로우 디코더(300)의 래치 회로 LT110을 모두 리세트한다(단계 S300).

다음으로, 블록 어드레스 N을 "0"으로 리세트한다(단계 S302). 계속해서, 블록 어드레스 N의 로우 디코더(300)에서의 래치 회로 LT110을 세트함으로써, 액세스 플래그를 세트한다(단계 S304).

다음으로, 1블록 액세스 판정 회로(330)를 이용하여, 액세스되어 있는 로우 디코더(300)가 1개 이하인지의 여부를 판단한다(단계 S306).

다음으로, 블록 어드레스 N이 최종 블록 어드레스인지의 여부를 판단한다(단계 S308). 블록 어드레스 N이 최종 블록이 아닌 경우(단계 S308: 아니오)에는, 블록 어드레스 N에 1을 더한다(단계 S310). 그리고, 상술한 단계 S304부터 반복한다.

한편, 상술한 단계 S308에서, 블록 어드레스 N이 최종 블록 어드레스인 것으로 판단한 경우(단계 S308: 예)에는, 도 16에 도시한 바와 같이, 블록 어드레스 N을 "0"으로 리세트한다(단계 S320). 계속해서, 블록 어드레스 N의 로우 디코더(300)에서의 래치 회로 LT110으로부터, 액세스 플래그를 판독한다(단계S322).

다음으로, 이 판독한 액세스 플래그를 기대값과 비교한다(단계 S324). 즉, 액세스 플래그가 액세스가 있었던 것을 나타내고 있는지의 여부를 판단한다. 만약, 액세스 플래그가 액세스하고 있지 않은 것을 나타내고 있으면, 상술한 단계 S300∼단계 S310의 처리에서, 그 블록은 액세스되지 않았던 것으로 된다.

다음으로, 블록 어드레스 N이 최종 블록 어드레스인지의 여부를 판단한다(단계 S326). 블록 어드레스 N이 최종 블록이 아닌 경우(단계 S326: 아니오)에는, 블록 어드레스 N에 1을 더한다(단계 S328). 그리고, 상술한 단계 S322부터 반복한다.

한편, 상술한 단계 S326에서, 블록 어드레스 N이 최종 블록 어드레스인 것으로 판단한 경우(단계 S326: 예)에는, 이 테스트 공정이 종료된다. 단계 S304에서의 체크에서, 액세스된 것이 모두 1블록 이하인 것으로 판단된 경우이고, 또한, 단계 S324의 비교에서, 모든 블록이 액세스되어 있었던 경우에는, 그 반도체 기억 장치는, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는 것으로 된다.

이상과 같이, 본 실시예에 따른 반도체 기억 장치에 따르면, 테스트 공정에 필요한 시간을 짧게 할 수 있다. 즉, 1 이하의 로우 디코더(300)가 선택된 것, 및, 액세스되어 있지 않은 로우 디코더가 존재하지 않는 것을, 래치 회로 LT110에 보유된 액세스 플래그에 기초하여 판단하는 것으로 하였기 때문에, 종래와 같이, 메모리 셀 어레이(10)의 메모리 셀 MC에 대하여 액세스(판독, 기입, 소거)할 필요가 없어진다. 이 때문에, 메모리 셀 MC에 액세스하지 않고, 블록 어드레스와 실제의 블록이 일대일로 대응하고 있는지의 여부를 판단할 수 있어, 테스트 공정에 필요한 시간을 단축할 수 있다.

또한, 본 실시예에 따르면, 각 블록의 래치 회로 LT110으로부터 액세스 플래그를 판독하는 횟수는, 모든 블록수×2회이기 때문에, 제1 실시예와 비교하여, 그 판독 횟수를 적게 할 수 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고 다양하게 변형 가능하다. 예를 들면, 상술한 실시예에서는, 반도체 기억 장치가 NAND형의 불휘발성 반도체 기억 장치인 경우를 예로 들어 설명하였지만, 다른 종류의 반도체 기억 장치에도 적용할 수 있다.

또한, 상술한 실시예에 도시한 회로 구성은 일례이며, 마찬가지의 동작을 행하는 다른 회로에서 동등한 기능을 실현하도록 해도 된다.

이상 설명한 바와 같이, 본 발명에 따르면, 블록 선택이 적정하게 행해져 있는지의 여부를 테스트하는 데 필요한 시간을 짧게 할 수 있다.

Claims

복수의 메모리 셀을 갖는 복수의 블록으로 구분된 메모리 셀 어레이와,

상기 블록에 각각 대응하여 설치된 복수의 로우 디코더로서, 대응하는 로우 디코더가 액세스되었는지의 여부를 나타내는 액세스 정보를 보유하는 액세스 정보 보유부를 갖는 로우 디코더와,

상기 액세스 정보 보유부에 보유되어 있는 액세스 정보를 판독하는 액세스 정보 판독부

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

지정된 블록 어드레스에 기초하여 액세스되어야 할 로우 디코더가 액세스되었는지의 여부를 판정하는 제1 판정 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

지정된 블록 어드레스에 기초하여 액세스되어야 할 로우 디코더 이외의 로우 디코더가 액세스되었는지의 여부를 판정하는 제2 판정 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

지정된 블록 어드레스에 기초하여 액세스되어야 할 로우 디코더가 액세스되며, 또한, 지정된 블록 어드레스에 기초하여 액세스되어야 할 로우 디코더 이외의 로우 디코더가 액세스되었는지의 여부를 판정하는 제3 판정 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 제3 판정 회로는, 각 블록에 대응하여 설치된 복수의 테스트 결과 판정 회로에 의해 구성되어 있고, 각 테스트 결과 판정 회로는, 상기 액세스 정보 판독부에서 판독한 액세스 정보와, 지정된 블록 어드레스에 기초하여 정해지는 액세스 정보에 대한 이론상의 기대값인 기대 액세스 정보를 비교하여, 양자가 일치하였는지의 여부를 나타내는 테스트 결과 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 액세스 정보 보유부의 각각에 보유된 액세스 정보는, 리세트 신호에 의해 일괄하여 리세트 가능한 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 액세스 정보 보유부는 1회만 액세스되었다고 하는 정보를 액세스 정보로서 보유 가능한 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 액세스 정보 보유부는, 1회도 액세스되지 않은 제1 상태와, 1회만 액세스된 제2 상태와, 2회 이상 액세스된 제3 상태를, 액세스 정보로서 보유하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 액세스 정보 보유부는, 리세트 상태로부터 1회 액세스되면 세트 상태로 이행하고, 세트 상태로부터 다시 1회 액세스되면 2회째의 리세트 상태로 이행하지만, 2회째의 리세트 상태에서 다시 1회 액세스되었다고 해도 세트 상태로는 이행하지 않는 래치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

모든 로우 디코더의 액세스 정보 보유부로부터 상기 액세스 정보를 판독하여, 2 이상의 블록에 대응하는 로우 디코더가 액세스되어 있는지의 여부를 판정하는 제4 판정 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제10항에 있어서,

상기 제4 판정 회로는,

액세스된 블록수에 비례한 제1 전류를 생성하는 제1 전류 생성 회로와,

1개의 블록이 액세스된 경우에 흐르는 전류와, 2개의 블록이 액세스된 경우에 흐르는 전류와의 사이의 전류를 제2 전류로서 생성하는 제2 전류 생성 회로와,

상기 제1 전류와 상기 제2 전류를 비교하는 비교 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서,

상기 비교 회로는, 상기 제1 전류쪽이 상기 제2 전류보다 작은 경우에, 테스트 패스의 테스트 결과 신호를 출력하고, 상기 제1 전류쪽이 상기 제2 전류보다 큰 경우에, 테스트 페일의 테스트 결과 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서,

모든 로우 디코더의 상기 액세스 정보 보유부로부터 액세스 정보를 판독하여, 액세스되어 있지 않은 블록이 있는지의 여부를 판단하는 것을 특징으로 하는 반도체 기억 장치.
복수의 메모리 셀을 갖는 복수의 블록으로 구분된 메모리 셀 어레이와,

상기 블록에 각각 대응하여 설치된 복수의 로우 디코더로서, 대응하는 로우 디코더가 액세스되었는지의 여부를 나타내는 액세스 정보를 보유하는 액세스 정보보유부를 갖는 로우 디코더를 구비하는 반도체 기억 장치의 테스트 방법으로서,

블록 어드레스를 지정하여, 대응하는 블록 어드레스의 로우 디코더에 액세스하는 단계와,

모든 상기 액세스 정보 보유부로부터 액세스 정보를 판독하는 단계와,

판독한 액세스 정보에 기초하여, 액세스된 로우 디코더가, 지정된 블록 어드레스만인지의 여부를 판단하는 단계와,

모든 블록 어드레스를 지정하였는지의 여부를 판단하고, 모든 블록 어드레스를 지정하지 않은 경우에는, 새로운 블록 어드레스를 지정하여, 상기 로우 디코더에 액세스하는 단계부터 반복하는 단계

를 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
제14항에 있어서,

상기 액세스된 로우 디코더가, 지정된 블록 어드레스만인지의 여부를 판단하는 단계는,

상기 액세스 정보 보유부로부터 판독한 액세스 정보와, 지정된 블록 어드레스에 기초하여 정해지는 액세스 정보에 대한 이론상의 기대값인 기대 액세스 정보를 비교하여, 양자가 일치하였는지의 여부를 나타내는 테스트 결과 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
제14항 또는 제15항에 있어서,

상기 액세스 정보 보유부의 각각에 보유된 액세스 정보를, 리세트 신호에 의해 일괄하여 리세트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
복수의 메모리 셀을 갖는 복수의 블록으로 구분된 메모리 셀 어레이와,

상기 블록에 각각 대응하여 설치된 복수의 로우 디코더로서, 대응하는 로우 디코더가 1회만 액세스되었는지의 여부를 나타내는 액세스 정보를 보유하는 액세스 정보 보유부를 갖는 로우 디코더를 구비하는 반도체 기억 장치의 테스트 방법으로서,

모든 블록 어드레스를 순차적으로 지정하여, 모든 블록 어드레스에 대응하는 로우 디코더에 순차적으로 액세스하는 단계와,

모든 상기 액세스 정보 보유부로부터 액세스 정보를 판독하는 단계와,

판독한 액세스 정보에 기초하여, 모든 로우 디코더가 1회만 액세스되었는지의 여부를 판단하는 단계

를 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
제17항에 있어서,

상기 액세스 정보 보유부는, 1회도 액세스되지 않은 제1 상태와, 1회만 액세스된 제2 상태와, 2회 이상 액세스된 제3 상태를, 액세스 정보로서 보유하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
제17항에 있어서,

상기 액세스 정보 보유부는, 리세트 상태로부터 1회 액세스되면 세트 상태로 이행하고, 세트 상태로부터 다시 1회 액세스되면 2회째의 리세트 상태로 이행하지만, 2회째의 리세트 상태에서 다시 1회 액세스되었다고 해도 세트 상태로는 이행하지 않는 래치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
복수의 메모리 셀을 갖는 복수의 블록으로 구분된 메모리 셀 어레이와,

상기 블록에 각각 대응하여 설치된 복수의 로우 디코더로서, 대응하는 로우 디코더가 액세스되었는지의 여부를 나타내는 액세스 정보를 보유하는 액세스 정보 보유부를 갖는 로우 디코더를 구비하는 반도체 기억 장치의 테스트 방법으로서,

블록 어드레스를 지정하여, 대응하는 블록 어드레스의 로우 디코더에 액세스하는 단계와,

모든 상기 액세스 정보 보유부로부터 액세스 정보를 판독하는 단계와,

상기 액세스 정보에 기초하여, 2 이상의 블록에 대응하는 로우 디코더가 액세스되어 있는지의 여부를 판단하는 단계와,

모든 블록 어드레스를 지정하였는지의 여부를 판단하고, 모든 블록 어드레스를 지정하지 않은 경우에는 새로운 블록 어드레스를 지정하고, 상기 로우 디코더에 액세스하는 단계부터 반복하는 단계

를 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
제20항에 있어서,

액세스된 블록수에 비례한 제1 전류를 생성하는 단계와,

1개의 블록이 액세스된 경우에 흐르는 전류와, 2개의 블록이 액세스된 경우에 흐르는 전류와의 사이의 전류를 제2 전류로서 생성하는 단계와,

상기 제1 전류와 상기 제2 전류를 비교하는 단계

를 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
제21항에 있어서,

상기 제1 전류쪽이 상기 제2 전류보다 작은 경우에, 테스트 패스의 테스트 결과 신호를 출력하고, 상기 제1 전류쪽이 상기 제2 전류보다 큰 경우에, 테스트 페일의 테스트 결과 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.
제22항에 있어서,

모든 블록 어드레스에 액세스한 후에, 모든 로우 디코더의 상기 액세스 정보 보유부로부터 액세스 정보를 판독하여, 액세스되어 있지 않은 블록이 있는지의 여부를 판단하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법.