JP3090093B2 - メモリテスト回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
テストに関し、特にプログラム消去可能なメモリのプロ
グラムされたことを検出するテスト回路に関する。

【０００２】

【従来の技術】近年、フラッシュメモリに代表される電
気的にデータ消去、及びプログラムができる不揮発性メ
モリ（Ｅrectrically Ｅrasable and Ｐrogrammable
Ｒead Ｏnly Ｍemory）が大容量になってきてい
る。

【０００３】フラッシュメモリの製造工程で行われるテ
ストにおいては、フラッシュメモリに対するプログラ
ム、その確認、消去、その確認を、何回か繰り返す。こ
のテスト時間が、メモリが大容量化するに伴い、長くな
り、テストのコスト増大が問題となっている。

【０００４】ところで、フラッシュメモリにおいては、
「プログラム」とは、アドレス指定されたメモリセルに
データを書き込むことである。さらに、プログラム後
は、プログラムされたデータが正しいかどうかの確認動
作が必要である。ここで、確認動作とは、まずアドレス
指定されたメモリセルからデータを読み出し、プログラ
ムされたことを確認するものである。これを、フラッシ
ュメモリのすべてのアドレスについて行う。

【０００５】また「消去」とは、フラッシュメモリ全て
のデータを電気的に消去することである。その後、デー
タが正しく、消去されているか否かの確認動作が必要で
ある。確認動作とは、アドレス指定されたメモリセルか
らデータを読み出し、消去されていることを確認するこ
とである。これをすべてのアドレスについて行う。

【０００６】従って、各確認動作においては、プログラ
ムおよび消去された後に全てのアドレスについて確認の
ため読み出すので、テスト時間が長くかかる。

【０００７】さらに、フラッシュメモリは、その製造工
程において、プログラムと消去、を繰り返し試験をす
る。フラッシュメモリの選別工程は、ウェハー状態にお
いては、プログラム、消去、保持テスト、消去の各工程
があり、パッケージに組み立てた後は、機能試験、保持
テスト、プログラム、消去の工程がある。

【０００８】この例では、消去の前に必ずプログラムを
行っている。既に消去されているメモリに対して、さら
に消去を行うと、繰り返しにおける寿命が短くなる傾向
があり、これを防ぐためである。

【０００９】また、ウェハー状態、及びパッケージ組立
後にも、保持テストを行っている。これは、メモリをプ
ログラムした状態で、高温下で加速試験を行い、プログ
ラムが消えないことを確認するためのものである。保持
テストでは、最初のプログラム後の確認と、高温下の放
置後の、プログラムが保持されていることの確認と、プ
ログラムの確認が２度必要である。

【００１０】このため、上記した例では、プログラム後
の確認回数は６回、消去の確認回数は３回で、その動作
を行うことで、テスト時間が長くなっている。

【００１１】このような問題の解決を図るための従来技
術として、例えば特開平６−１１１６００号公報には、
消去されたデータを全てのアドレスから読み出すことな
く、短時間で消去の確認を行うことを可能とするための
ものである。

【００１２】上記特開平６−１１１６００号公報の記載
に基づいて、消去後の確認動作を、図２を参照して説明
する。図２は、上記公報の記載に基づく、従来の不揮発
性半導体装置の構成を示す図である。最初に、構成につ
いて説明する。

【００１３】図２を参照すると、アドレス２０１を入力
とするＸデコーダ２０２は、ワード線Ｗ０（２０３）か
らワード線Ｗｍ（２０４）の複数のワード線を出力す
る。なお、ワード線Ｗ０からＷｍまでの複数のワード線
を一括して示す場合、ワード線Ｗｎで表す。アドレス２
０１を入力とするＹセレクタ２０５は、ビット線Ｂ０
（２０６）からビット線Ｂｍ（２０７）の複数のビット
線を出力する。Ｂ０からＢｍまでの複数のビット線を一
括して示す場合ビット線Ｂｎで表すものとする。以下で
は、ワード線Ｗ０（２０３）、ビット線Ｂｍ（２０７）
等のように、符号名の参照で指示するものが明らかであ
る場合、この符号名と参照番号の併記を省略し、単に、
ワード線Ｗ０、ビットＢｍと記載する。

【００１４】Ｙセレクタ２０５には、ブランクチェック
信号２０８が入力されている。ビット線Ｂｎとワード線
Ｗｎは、互いに直交するような配置とされている。

【００１５】まず、ビット線Ｂ０にそって説明する。ビ
ット線Ｂ０とワード線Ｗ０の交差部にメモリトランジス
タＭ００（２１０）を配置する。メモリトランジスタＭ
００のゲートは、ワード線Ｗ０に、ドレインはビット線
Ｂ０に、ソースはグランド電源に接続されている。

【００１６】同様に、ビット線Ｂ０とワード線Ｗｍの交
差部にメモリトランジスタＭ０ｍ（２１０）を配置す
る。メモリトランジスタＭ０ｍのゲートはワード線Ｗｍ
に、ドレインはビット線Ｂ０に、ソースはグランド電源
に接続する。ビット線Ｂ０には、制御トランジスタＳ０
（２１１）のドレインが接続され、制御トランジスタＳ
０のゲートにはブランクチェック信号２０８が接続さ
れ、ソースにはプルアップ抵抗Ｒ０（２１２）が接続さ
れている。

【００１７】次に、ビット線Ｂｍについて説明すると、
ビット線Ｂｍとワード線Ｗ０の交差部にメモリトランジ
スタＭｍ０（２１３）を配置する。メモリトランジスタ
Ｍｍ０のゲートはワード線Ｗ０に、ドレインはビット線
Ｂｍに、ソースはグランド電源に接続する。同様に、ビ
ット線Ｂｍとワード線Ｗｍの交差部にメモリトランジス
タＭｍｍ（２１４）を配置する。メモリトランジスタＭ
ｍｍのゲートはワード線Ｗｍに、ドレインはビット線Ｂ
ｍに、ソースはグランド電源に接続する。ビット線Ｂｍ
には、制御トランジスタＳｍ（２１５）のドレインが接
続され、制御トランジスタＳｍのゲートには、ブランク
チェック信号２０８が接続され、ソースには、プルアッ
プ抵抗Ｒｍ（２１６）が接続されている。

【００１８】以上、ビット線０とビット線ｍに対して説
明したが、図示しないが０からｍの間に、同様にビット
線を繰り返しで構成することにより、メモリセルアレイ
（メモリアレイ）となる。ワード線に対しても同様であ
る。なお、メモリトランジスタＭｎｎ、制御トランジス
タＳｎ、プルアップ抵抗Ｒｎは、その複数を一括して表
す。

【００１９】ブランク検出回路２１７は、複数のＮチャ
ネルトランジスタＮ０（２２０）〜Ｎｍ（２２１）と、
プルアップ抵抗Ｒｕ（２１８）と、バッファ２１９と、
からなる。

【００２０】ビット線Ｂ０には、Ｎチャネルトランジス
タＮ０のゲートが接続され、そのドレインはバッファ２
１９に、ソースはグランド電源に接続されている。同様
に、ビット線Ｂｍには、ＮチャネルトランジスタＮｍの
ゲートが接続されている。そのドレインはバッファ２１
９に、ソースはグランド電源に接続されている。制御ト
ランジスタＳｉ（ｉ＝０〜ｍ）のソースはＮチャネルト
ランジスタＮｉ（ｉ＝０〜ｍ）のゲートに接続されてい
る。バッファ２１９の入力には、すべてのＮチャネルト
ランジスタＮｎのドレインと、プルアップ抵抗Ｒｕ（２
１８）が接続されている。バッファ２１９の出力は、ブ
ランク検出信号２２２として、出力される。

【００２１】Ｙセレクタ２０５の選択出力は、アンプ２
２３に入力され、増幅され、データバス２２４へ出力さ
れる。

【００２２】次に図２を参照して、従来の不揮発性半導
体装置の動作について説明する。まず、全てのメモリト
ランジスタが消去されている場合の検出方法を説明す
る。

【００２３】メモリデータ消去後の消去確認時には、ブ
ランクチェック信号２０８を“１”にする。Ｙセレクタ
２０５はデータバス２２４に影響を与えないように、ビ
ット線Ｂｎをアンプ２２３より切り離す。アドレス２０
１はワード線Ｗ０のみを“１”にするように入力する。
このとき、制御トランジスタＳｎもブランクチェック信
号２０８によりオン状態となる。

【００２４】この時、メモリトランジスタＭ００からメ
モリトランジスタＭｍ０は消去されているので、オン状
態となり、ソースに接続されたグランド電源により、ビ
ット線Ｂ０からビット線Ｂｍには“０”が出力される。
したがってＮチャネルトランジスタＮ０からＮｍはオフ
状態となる。このためプルアップ入力されたバッファ２
１９の出力のブランク検出信号２２２は“１”となる。

【００２５】ブランク検出信号２２２が“１”であるこ
とで、ワード線Ｗ０に接続されているメモリトランジス
タＭ００からメモリトランジスタＭｍ０が消去されてい
ることが確認できる。

【００２６】残りのワード線に接続されたメモリの消去
を確認するために、Ｘデコーダ２０２に入力するアドレ
ス２０１を変更し、ワード線Ｗ０からワード線Ｗｍま
で、順次“１”とし、ブランク検出信号２２２が“１”
であることを確認する。

【００２７】全てのメモリの消去状態は、アドレスを順
次入力し、上記動作をワード線の数であるｍ回繰り返す
ことにより、確認できる。

【００２８】次に、メモリトランジスタが消去されてい
ない場合の検出方法を説明する。テスト工程において
は、消去されていないことを検出することが、重要であ
る。

【００２９】例えば、メモリトランジスタＭ００のみが
消去されていない場合、メモリトランジスタＭ００はオ
フ状態である。ビット線Ｂ０にはプルアップ抵抗Ｒ０よ
り“１”が供給され、メモリトランジスタＭ００はオフ
状態であるため、ビット線Ｂ０は“１”となる。ビット
線Ｂ０以外のビット線は、消去されているので、“０”
となる。

【００３０】ビット線Ｂ０に接続されたブランク検出回
路２１７のＮチャネルトランジスタＮ０はオン状態とな
り、そのドレインは“０”を出力する。その他のＮチャ
ネルトランジスタはオフ状態である。従って、バッファ
２１９が出力するブランク検出信号２２２は“０”とな
るので、メモリトランジスタＭ００が消去されていない
ことが検出できる。

【００３１】上記動作をワード線の数であるｍ回繰り返
して、全てのメモリを確認する。

【００３２】

【発明が解決しようとする課題】例えば、アクセスタイ
ム５００ｎｓ、データ線のビット幅を８ビット、ビット
線の総数を１０２４本、ワード線の総数を５１２本で構
成された、６４Ｋバイトのメモリを考える。通常のメモ
リであれば、プログラム及び消去時の確認のため、６４
Ｋ（但し、Ｋ＝１０２４）回アドレスを変更し、読み出
す必要がある。この時必要とされる時間は３０ｍｓであ
る。

【００３３】しかし、上記従来技術を適用したメモリに
対しては、すべてのワード線をアクセスするのみでよ
く、アドレスを変更する回数は５１２回である。なお、
上記特開平６−１１１６００号公報には記載されていな
いが、アドレス指定を行ってから、ブランク検出回路の
出力が落ち着くまでは、通常のアクセスタイムより長く
かかることが予想され、例えば２倍の１μｓかかるとす
る。この時、５１２回アクセスするために必要とされる
時間は０．５ｍｓとなる。

【００３４】上記従来技術では消去確認時間に要する時
間は１／６０と短縮され有効である。しかしながら、上
記従来技術では、プログラムによる確認時間を短縮する
ことができない。

【００３５】特に、フラッシュメモリのテストにおいて
は、プログラム後の確認が６回必要であり、プログラム
後の確認時間を短縮することは、消去確認の時間を短縮
することと同様、コスト削減に有効である。

【００３６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、プログラム可能
なメモリのテスト工程において、プログラムできること
を確認するテスト時間を短縮するテスト回路を提供する
ことにある。

【００３７】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、行列に配置される、プログラムおよび消
去可能な複数のメモリセルと、前記メモリセルトランジ
スタのゲートに接続された複数のワード線と、前記メモ
リセルトランジスタドレインに接続された複数のビット
線と、を有するメモリにおいて、入力されたアドレス信
号に基づいて一又は複数のワード線を選択してアクティ
ブとするデコーダと、プログラムチェックを指示するプ
ログラムチェック信号と、を備えるとともに、前記複数
のビット線と複数のプルアップ抵抗との間にそれぞれ接
続され、ゲート電極が前記プログラムチェック信号に共
通接続された複数のトランジスタと、出力をプログラム
検出信号とするインバータと、電源と前記インバータの
入力共通線との間に接続されゲート電極が前記複数のプ
ルアップ抵抗に接続された複数のトランジスタ（「第２
トランジスタ群」という）と、前記インバータの入力に
接続されたプルダウン抵抗と、を含み、前記プログラム
検出信号により複数のメモリセルがプログラムされたこ
とを検出する。

【００３８】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の実施の形態において、メモリセル
アレイは、プログラムおよび消去可能な複数のメモリセ
ルと、メモリセルトランジスタのゲートに接続された複
数のワード線と、メモリセルトランジスタドレインに接
続された複数のビット線と、を有し、Ｘデコーダ（図１
の１０２）は、プログラムチェックを指示するプログラ
ムチェック信号（図１の１２５）と、アドレス信号（図
１の１０１）とに基づいて一又は複数のワード線を選択
してアクティブとする。

【００３９】そして、ゲートをプログラムチェック信号
（図１の１２５）に接続し、ドレインをビット線（図１
のＢ０〜Ｂｍ）にそれぞれ接続した複数のプログラム制
御トランジスタ（図１のＰＳ０〜ＰＳｍ）と、各プログ
ラム制御トランジスタ（図１のＰＳ０〜ＰＳｍ）のソー
スに接続されたプルアップ抵抗（図１のＰＲ０〜ＰＲ
ｍ）と、を備え、プログラム検出回路（図１の１３０）
は、出力をプログラム検出信号（図１の１３５）とする
インバータ（図１の１３２）と、ゲートが各プルアップ
抵抗（ＰＲ０〜ＰＲｍ）に接続され、ソースが電源に接
続され、ドレインがインバータの入力に共通接続された
複数のＰチャネルトランジスタ（図１のＰ０〜Ｐｍ）
と、インバータの入力端に接続されたプルダウン抵抗
（図１のＲｄ）と、を備えて構成されており、プログラ
ム検出信号（図１の１３５）の値から、メモリセルがプ
ログラムされているか否かを検出するようにしたもので
ある。

【００４０】プログラムされたメモリセル（図１のＭ０
０）から（図１のＭｍ０）はオフ状態である。プログラ
ムチェック信号を活性化すると、プログラムチェック信
号をゲート入力とし、ビット線（図１のＢ０）とプルア
ップ抵抗（図１のＰＲ０）間に接続するプログラム制御
トランジスタ（図１のＰＳ０）がオンして、ビット線
（図１のＢ０）がプルアップされる。他のビット線も同
様である。このためＰチャネルトランジスタはオフ状態
となり、プルダウンされたインバータ（図１の１３２）
はプログラム検出信号を“１”とし、これによりすべて
のビット線を一度に検査することができる。またメモリ
セル（Ｍ００）のみがプログラムされていない場合、こ
のメモリセルはオン状態となり、ビット線（図１のＢ
０）は“０”となり、Ｐチャネルトランジスタ（図１の
Ｐ０）がオン状態となりインバータはプログラム検出信
号を“０”とし、プログラムされていないことが検出で
きる。

【００４１】

【実施例】本発明の実施例について図面を参照して以下
に説明する。

【００４２】［実施例１］図１は、本発明の一実施例の
構成を示す図である。図１を参照すると、アドレス１０
１を入力とするＸデコーダー１０２は、ワード線Ｗ０
（１０３）からＷｍ（１０４）の複数のワード線を出力
する。アドレス１０１を入力とするＹセレクタ１０５
は、ビット線Ｂ０（１０６）からＢｍ（１０７）で表す
複数のビット線を出力する。Ｙセレクタ１０５には、ブ
ランクチェック信号１０８と、プログラムチェック信号
１２５が入力されている。ビット線Ｂｉ（ｉ＝０，…
ｍ）とワード線Ｗｉ（ｉ＝０，…ｍ）は互いに直交する
ように配置されている。以下では、ワード線Ｗ０（１０
３）、ビット線Ｂｍ（１０７）等のように、符号の参照
で指示するものが明らかである場合、この符号と参照番
号の併記を省略し、単に、ワード線Ｗ０、ビットＢｍと
記載する。

【００４３】まずビット線Ｂ０にそって説明する。ビッ
ト線Ｂ０とワード線Ｗ０の交差部にメモリトランジスタ
Ｍ００（１０９）を配置する。メモリトランジスタＭ０
０のゲートはワード線Ｗ０に、ドレインはビット線Ｂ０
に、ソースはグランド電源に接続されている。同様に、
ビット線Ｂ０とワード線Ｗｍの交差部にメモリトランジ
スタＭ０ｍ（１１０）を配置する。メモリトランジスタ
Ｍ０ｍのゲートはワード線Ｗｍに、ドレインはビット線
Ｂ０に、ソースはグランド電源に接続する。

【００４４】ビット線Ｂ０には、制御トランジスタＳ０
（１１１）のドレインが接続され、制御トランジスタＳ
０のゲートにはブランクチェック信号１０８が、ソース
には、プルアップ抵抗Ｒ０（１１２）が接続されてい
る。またビット線Ｂ０には、プログラム制御トランジス
タＰＳ０（１２６）のドレインが接続され、このプログ
ラム制御トランジスタＰＳ０のゲートには、プログラム
チェック信号１２５が接続され、ソースには、プルアッ
プ抵抗ＰＲ０（１２７）が接続されている。

【００４５】同様に、ビット線Ｂｍについて同様に説明
すると、ビット線Ｂｍとワード線Ｗ０の交差部にメモリ
トランジスタＭｍ０（１１３）を配置する。メモリトラ
ンジスタＭｍ０のゲートはワード線Ｗ０に、ドレインは
ビット線Ｂｍに、ソースはグランド電源に接続されてい
る。同様に、ビット線Ｂｍとワード線Ｗｍの交差部にメ
モリトランジスタＭｍｍ（１１４）を配置する。メモリ
トランジスタＭｍｍのゲートはワード線Ｗｍに、ドレイ
ンはビット線Ｂｍに、ソースはグランド電源に接続され
ている。ビット線Ｂｍには、制御トランジスタＳｍ（１
１５）のドレインが接続され、制御トランジスタＳｍの
ゲートにはブランクチェック信号（１０８）が、ソース
にはプルアップ抵抗Ｒｍ（２１６）が接続されている。
ビット線Ｂ０には、プログラム制御トランジスタＰＳｍ
（１２８）のドレインが接続され、プログラム制御トラ
ンジスタＰＳｍ（１２８）のゲートには、プログラムチ
ェック信号（１２５）が、ソースには、プルアップ抵抗
ＰＲｍ（１２９）が接続されている。

【００４６】以上、ビット線０とビット線ｍに対して説
明したが、図示しないが０からｍの間には、同様にビッ
ト線を繰り返しで構成することにより、メモリアレイと
なる。ワード線に対しても同様である。なお、メモリト
ランジスタＭｎｎ、制御トランジスタＳｎ、プログラム
制御トランジスタＰＳｎ、プルアップ抵抗Ｒｎ、プルア
ップ抵抗ＰＲｎ、は、その複数を一括して表しているも
のとする。

【００４７】ブランク検出回路１１７は、複数のＮチャ
ネルトランジスタＮ０（１２０）〜Ｎｍ（１２１）と、
プルアップ抵抗Ｒｕ（１１８）と、バッファ１１９と、
からなる。ビット線Ｂ０には、Ｎチャネルトランジスタ
Ｎ０のゲートが制御トランジスタＳ０を介して接続さ
れ、ＮチャネルトランジスタＮ０のドレインはバッファ
１１９に、ソースはグランド電源に接続されている。同
様に、ビット線Ｂｍには、ＮチャネルトランジスタＮｍ
のゲートが制御トランジスタＳｍを介して接続され、Ｎ
チャネルトランジスタＮｍのドレインはバッファ１１９
に、ソースはグランド電源に接続されている。制御トラ
ンジスタＳｉ（ｉ＝０〜ｍ）のソースは、それぞれＮチ
ャネルトランジスタＮｉ（ｉ＝０〜ｍ）のゲートに接続
されている。

【００４８】バッファ１１９の入力には、各Ｎチャネル
トランジスタＮｉ（ｉ＝０〜ｍ）のドレインと、プルア
ップ抵抗Ｒｕ（１１８）と、が接続されている。バッフ
ァ１１９の出力は、ブランク検出信号１２２として出力
される。

【００４９】プログラム検出回路１３０は、複数のＰチ
ャネルトランジスタＰ０（１３３）〜Ｐｍ（１３４）
と、プルダウン抵抗Ｒｄ（１３１）と、インバータ１３
２と、からなる。ビット線Ｂ０には、Ｐチャネルトラン
ジスタＰ０のゲートがプログラム制御トランジスタＰＳ
０を介して接続され、ＰチャネルトランジスタＰ０のド
レインはインバータ１３２の入力端に、ソースは電源に
接続されている。同様に、ビット線Ｂｍには、Ｐチャネ
ルトランジスタＰｍのゲートがプログラム制御トランジ
スタＰＳ０を介して接続され、Ｐチャネルトランジスタ
Ｐｍのドレインは、インバータ１３２の入力端に、ソー
スは電源に接続されているプログラム制御トランジスタ
ＰＳｉ（ｉ＝０〜ｍ）のソースは、それぞれＰチャネル
トランジスタＰｉ（ｉ＝０〜ｍ）のゲートに接続されて
いる。

【００５０】インバータ１３２の入力には、各Ｐチャネ
ルトランジスタＰｉ（ｉ＝０〜ｍ）のドレインと、プル
ダウン抵抗Ｒｄ（１３１）と、が接続されている。イン
バータ１３２の出力は、プログラム検出信号１３５とし
て出力される。

【００５１】最初に全てのメモリトランジスタがプログ
ラムされている場合についての検出方法について説明す
る。

【００５２】プログラム後の確認時には、プログラムチ
ェック信号１２５を“１”にする。Ｙセレクタ１０５は
データバス１２４に影響を与えないように、ビット線Ｂ
０１０６からビット線Ｂｍ１０７の全てをアンプ１２３
より切り離す。アドレス１０１はワード線Ｗ０のみを
“１”にするように入力する。このとき、プログラム制
御トランジスタＰＳｉ（ｉ＝０〜ｍ）もプログラムチェ
ック信号１２５によりオン状態となる。

【００５３】メモリトランジスタＭ００からメモリトラ
ンジスタＭｍ０はプログラムされているので、オフ状態
である。したがって、プルアップ抵抗ＰＲ０〜ＰＲｍに
より、ビット線Ｂ０からビット線Ｂｍには“１”が出力
される。したがってＰチャネルトランジスタＰ０からＰ
ｍはオフ状態となる。このため、入力端がプルダウン抵
抗Ｒｄを介してグランド電位に接続されたインバータ１
３２の出力のプログラム検出信号１３５は“１”とな
る。

【００５４】プログラム検出信号１３５が“１”である
ことから、ワード線Ｗ０に接続されているメモリトラン
ジスタＭ００からメモリトランジスタＭｍ０がプログラ
ムされていることが確認できる。

【００５５】残りのワード線に接続されたメモリのプロ
グラムを確認するために、Ｘデコーダ１０２に入力する
アドレス１０１を変更し、ワード線Ｗ０からワード線Ｗ
ｍまで、順次“１”とし、プログラム検出信号１３５が
“１”であることを確認する。

【００５６】全てのメモリプログラム状態は、アドレス
を順次入力し、上記動作をワード線の数であるｍ回繰り
返すことにより、確認できる。

【００５７】次に、メモリトランジスタがプログラムさ
れていない場合の検出方法を説明する。テスト工程にお
いて、プログラムされていないことを検出することが、
重要である。

【００５８】例えば、メモリトランジスタＭ００のみが
プログラムされていない場合、メモリトランジスタＭ０
０はオン状態である。ビット線Ｂ０にはメモリトランジ
スタＭ００のソースよりグランド電源が供給されている
ので、ビット線Ｂ０は“０”となる。ビット線Ｂ０以外
のビット線は、接続されているメモリがプログラムされ
ているので、“１”となる。

【００５９】プログラム検出回路１３０のＰチャネルト
ランジスタＰ０はオン状態となり、そのドレインは
“１”を出力する。その他のＰチャネルトランジスタは
オフ状態である。したがって、バッファ１３２が出力す
るプログラム検出信号１３５は“０”となるので、メモ
リトランジスタＭ００からＭｍ０までの（ｍ＋１）個の
トランジスタの内いずれか１個以上のトランジスタがプ
ログラムされていないことが検出できる。

【００６０】全てのメモリのプログラム状態を確認する
ためには、ワード線の数であるｍ回のプログラム確認動
作が必要である。

【００６１】ブランク検出回路１１７のブランク検出信
号１２２による消去確認は、従来例と同様である。最初
に全てのメモリトランジスタＭが消去されている場合の
検出方法を説明する。

【００６２】メモリデータ消去後の消去確認時には、ブ
ランクチェック信号１０８を“１”にする。Ｙセレクタ
１０５はデータバス１２４に影響を与えないように、ビ
ット線Ｂｎをアンプ１２３より切り離す。アドレス１０
１はワード線Ｗ０のみを“１”にするように入力する。
このとき、制御トランジスタＳｎもブランクチェック信
号１０８によりオン状態となる。メモリトランジスタＭ
００からメモリトランジスタＭｍ０は消去されているの
で、オン状態となり、ソースに接続されたグランド電源
により、ビット線Ｂ０からビット線Ｂｍには“０”が出
力される。

【００６３】したがって、ＮチャネルトランジスタＮ０
からＮｍはオフ状態となる。このため入力端がプルアッ
プ抵抗Ｒｕを介して電源に接続されたバッファ１１９の
出力のブランク検出信号は“１”となる。ブランク検出
信号１２２が“１”であることで、ワード線Ｗ０に接続
されているメモリトランジスタＭ００からメモリトラン
ジスタＭｍ０が消去されていることが確認できる。

【００６４】残りのワード線に接続されたメモリの消去
を確認するために、Ｘデコーダ１０２に入力するアドレ
ス１０１を変更し、ワード線Ｗ０からワード線Ｗｍま
で、順次“１”とし、ブランク検出信号１２２が“１”
であることを確認する。

【００６５】全てのメモリ消去状態は、アドレスを順次
入力し、上記動作をワード線の数であるｍ回繰り返すこ
とにより、確認できる。

【００６６】次に、メモリトランジスタが消去されてい
ない場合の検出方法を説明する。テスト工程において、
消去されていないことを検出することが、重要である。
例えば、メモリトランジスタＭ００のみが消去されてい
ない場合、メモリトランジスタＭ００はオフ状態であ
る。ビット線Ｂ０にはプルアップ抵抗Ｒ０より“１”が
供給され、メモリトランジスタＭ００はオフ状態なの
で、ビット線Ｂ０は“１”となる。ビット線Ｂ０以外の
ビット線は、消去されているので、“０”となる。

【００６７】ブランク検出回路のＮチャネルトランジス
タＮ０はオン状態となり、そのドレインは“０”を出力
する。その他のＮチャネルトランジスタはオフ状態であ
る。したがって、バッファ１１９が出力するブランク検
出信号１２２は“０”となるので、メモリトランジスタ
Ｍ００が消去されていないことが検出できる。全てのメ
モリの消去を確認するためには、ワード線の数であるｍ
回の消去確認動作が必要である。

【００６８】［実施例２］本発明の第２の実施例につい
て説明する。前記第１の実施例では、Ｘデコーダ１０２
は入力されたアドレス１０１に対して、１本のワード線
Ｗをアクティブにしていた。本発明の第２の実施例で
は、プログラムチェック信号１２５を入力したとき、複
数のワード線をアクティブにすることで、１本のビット
線に接続されている複数のメモリトランジスタのプログ
ラム状態を同時に確認するものである。

【００６９】本実施例では、Ｘデコーダ１０２として、
プログラムチェック信号１２５を入力し、出力であるワ
ード線を、一つのアドレス入力により複数本アクティブ
にするように構成する。さらに、アドレスを順次変える
ことで、アクティブになるワード線群が、順次変わるよ
うに構成する。このような構成は、周知の回路技術を用
いて、前記第１の実施例のＸデコーダ１０２の論理回路
の変更のみで実現することができる。

【００７０】まず、全てのメモリトランジスタがプログ
ラムされている場合について説明する。

【００７１】例えば、ワード線Ｗ０から連続して１６本
のワード線をアクティブにする。この時、ビット線Ｂ０
に注目すると、１６個のオフ状態のメモリトランジスタ
が並列状態になっている。この並列状態のオフのメモリ
トランジスタの合成抵抗値を計算してみる。このメモリ
トランジスタの１個のオフ抵抗は１ＭΩとする。この時
１６個のトランジスタの合成抵抗値は、６２．５ＫΩと
なる。ここで、プルアップ抵抗ＰＲ０とプログラム制御
トランジスタＰＳ０のオン抵抗の合成抵抗を７ＫΩとす
る。この時、電源電圧は５Ｖとすると、Ｐチャネルトラ
ンジスタＰ０のゲートにかかる電圧は４．５Ｖとなる。
電源電圧との差は０．５Ｖであり、Ｐチャネルトランジ
スタＰ０はオフ状態である。

【００７２】このため、プログラム検出回路１３０での
プルダウンされたインバータ１３２の入力が“０”で、
プログラム検出信号１３５が“１”となり、ワード線Ｗ
０から連続して１６本のワード線に接続されているメモ
リトランジスタがプログラムされていることが確認でき
る。ほかのビット線Ｂｍに接続されているメモリトラン
ジスタに関しても同様である。

【００７３】したがって、一度のアドレス入力で、１６
本のワード線に接続されたメモリトランジスタのプログ
ラム状態を検査することができる。また、ワード線が５
１２本で構成されたメモリの確認を行うためには、１６
本のワード線を３２回順次アクセスすれば良い。

【００７４】次に、上記したような抵抗値において、今
度は、次にメモリトランジスタがプログラムされていな
い場合を説明する。テスト工程において、プログラムさ
れていないことを検出することが、重要である。

【００７５】例えば、メモリトランジスタＭ００のみが
プログラムされていない場合、メモリトランジスタＭ０
０はオン状態となる。このメモリトランジスタのオン抵
抗を１０ＫΩとする。１６本のワード線をアクティブに
したときの合成抵抗は、次のようになる。１個あたりの
オフ抵抗１ＭΩのプログラムされたメモリトランジスタ
が１５個と、１個あたりのオン抵抗１０ＫΩのメモリト
ランジスタが１個と、の合成抵抗は８．７ＫΩとなる。

【００７６】このとき、ＰチャネルトランジスタＰ０の
ゲート電圧は、プルアップ抵抗ＰＲ０とプログラム制御
トランジスタＰＳ０のオン抵抗の合成抵抗を７ＫΩ、お
よび電源電圧５Ｖとすると、２．７Ｖとなる。電源電圧
との差は２．３Ｖとなり、ＰチャネルトランジスタＰ０
はオン状態となる。

【００７７】このとき、他のメモリトランジスタはプロ
グラム状態であり、他のビット線に接続されているＰチ
ャネルトランジスタＰｉ（ｉ＝１〜ｍ）はオフ状態であ
る。

【００７８】プログラム検出回路１３３のＰチャネルト
ランジスタＰ０はオン状態となり、そのドレインは
“１”を出力する。その他のトランジスタＰｉ（ｉ＝１
〜ｍ）はオフ状態である。したがって、インバータ１３
２が出力するプログラム検出信号１３５は“０”となる
ので、メモリトランジスタＭ００からＭｍｍまでの（ｍ
＋１）×（ｍ＋１）個の内いずれか１個以上のトランジ
スタがプログラムされていないことが検出できる。

【００７９】全てのメモリのプログラムを確認するため
には、ワード線の数を、一度に検査できるワード線数で
除した回数のプログラム確認動作が必要である。

【００８０】上記したように本発明の各実施例によれ
ば、プログラム状態のメモリトランジスタを非プログラ
ム状態のメモリトランジスタを検査するための、時間を
短くすることを可能にし、コスト削減に有効である。

【００８１】例えば、アクセスタイム５００ｎｓ、デー
タ線のビット幅を８ビット、ビット線の総数を１０２４
本、ワード線の総数を５１２本で構成された、６４Ｋバ
イトのメモリを考える。通常のメモリであれば、プログ
ラムの確認のため、６４Ｋ回アドレスを変更し、読み出
す必要がある。この時必要とされる時間は３０ｍｓであ
る。

【００８２】本発明の第１の実施例を適用したメモリに
対しては、すべてのワード線をアクセスするのみでよ
く、アドレスを変更する回数は５１２回である。アドレ
ス指定を行ってから、プログラム検出回路の出力が落ち
着くまでは、通常のアクセスタイムより長くかかること
が予想され、例えば２倍の１μｓかかるとする。この
時、５１２回アクセスするために必要とされる時間は
０．５ｍｓとなる。

【００８３】本発明の第１の実施例ではプログラム確認
時間に要する時間は１／６０と短縮され有効である。

【００８４】また、本発明の第２の実施例を適用したメ
モリでは、ワード線１６本をまとめてアクセスすること
で、さらに１／１６に短縮され、プログラム確認に要す
る時間は３０μｓに短縮される。

【００８５】

【発明の効果】以上説明したように、本発明によれば、
プログラム状態のメモリトランジスタを非プログラム状
態のメモリトランジスタを検査するための時間を大幅に
短縮することを可能とし、テストコストの削減を達成す
るという効果を奏する。

【００８６】一例として、アクセスタイム５００ｎｓ、
データ線のビット幅を８ビット、ビット線の総数を１０
２４本、ワード線の総数を５１２本で構成された、６４
Ｋバイトのメモリを想定して、通常のメモリであれば、
プログラムの確認のため、６４Ｋ回アドレスを変更し、
読み出す必要があり、この時必要とされる時間は３０ｍ
ｓであるのに対して、本発明によれば、０．５ｍｓ程と
なり、プログラム確認時間に要する時間は１／６０と短
縮する。さらに、ワード線１６本をまとめてアクセスす
ることで、さらに１／１６に短縮され、プログラム確認
に要する時間は３０μｓにまで短縮される。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】従来技術の構成を示す図である。

【符号の説明】

１０１、２０１ アドレス １０２、２０２ Ｘデコーダ １０３、１０４、２０３、２０４ ワード線 １０５、２０５ Ｙセレクタ １０６、１０７、２０６、２０７ ビット線 １０８、２０８ ブランクチェック信号 １０９、１１０、１１３、１１４、２０９、２１０、２
１３、２１４ メモリトランジスタ １１１、１１５、２１１、２１５ 制御トランジスタ １１２、１１６、１１８、１２７、１２９、２１２、２
１６、２１８ プルアップ抵抗 １１７、２１７ ブランク検出回路 １１９、２１９ バッファ １２０、１２１、２２０、２２１ Ｎチャネルトランジ
スタ １２２、２２２ ブランク検出信号 １２３、２２３ アンプ １２４、２２４ データバス １２５ プログラムチェック信号 １２６、１２８ プログラム制御トランジスタ １３０ プログラム検出回路 １３１ プルダウン抵抗 １３２ インバータ １３３、１３４ Ｐチャネルトランジスタ １３５ プログラム検出信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】行列に配置される、プログラムおよび消去
   可能な複数のメモリセルと、 前記メモリセルトランジスタのゲートに接続された複数
   のワード線と、 前記メモリセルトランジスタドレインに接続された複数
   のビット線と、 を有するメモリにおいて、 入力されたアドレス信号に基づいて一又は複数のワード
   線を選択してアクティブとするデコーダと、 プログラムチェックを指示するプログラムチェック信号
   と、を備えるとともに、 前記複数のビット線と複数のプルアップ抵抗との間にそ
   れぞれ接続され、ゲート電極が前記プログラムチェック
   信号に共通接続された複数のトランジスタと、 出力をプログラム検出信号とするインバータと、 電源と前記インバータの入力共通線との間に接続されゲ
   ート電極が前記複数のプルアップ抵抗に接続された複数
   のトランジスタ（「第２トランジスタ群」という）と、 前記インバータの入力に接続されたプルダウン抵抗と、 を含み、 前記プログラム検出信号により複数のメモリセルがプロ
   グラムされたことを検出する、ことを特徴とする半導体
   記憶装置のテスト回路。
2. 【請求項２】前記デコーダが、入力されたアドレス信号
   が順次変化した際にアクティブとされるワード線群が順
   次変わるように構成されている、ことを特徴とする請求
   項１記載の半導体記憶装置のテスト回路。
3. 【請求項３】前記第２トランジスタ群がＰチャネルトラ
   ンジスタである、ことを特徴とする請求項１記載の半導
   体記憶装置のテスト回路。