CN117238349A - 具有熔丝型存储器单元阵列的非易失性存储器装置 - Google Patents

Abstract

本公开涉及具有熔丝型单元阵列的非易失性存储器装置，其包括eFuse单元阵列，在该eFuse单元阵列中交替设置不同类型的单位单元，并且不同类型的单位单元中的每一个包括PN二极管、第一NMOS晶体管和熔丝，其中，第一类型单位单元和第二类型单位单元通过公共节点彼此连接，并且第一类型单位单元和第二类型单位单元以相对于公共节点两侧对称的结构设置。

Description

具有熔丝型存储器单元阵列的非易失性存储器装置

技术领域

以下描述涉及具有熔丝型单元阵列的非易失性存储器装置。

背景技术

电源集成电路(IC)，例如电源管理IC(PMIC)装置可能需要小容量的非易失性一次性可编程(OTP)存储器来执行模拟微调功能。对于小容量的非易失性OTP存储器，提供了具有简单驱动方法和小面积的电熔丝(在下文中被称为eFuse)型一次性可编程存储器。这种eFuse型OTP存储器以使得通过在多晶硅熔丝或金属熔丝中使用约10mA至30mA的过电流来熔断eFuse的方式进行编程。

为了如上所述使用约10mA至30mA的编程电流来熔断eFuse，需要在构成存储器单元阵列的每个单位单元中包括具有预定值或更大的沟道宽度的MOS晶体管。然而，由于MOS晶体管，每个单位单元的面积不利地增加，这可能导致OTP存储器装置的整体大小的增加。

发明内容

提供了本发明内容以以简化形式引入一些构思，这些构思下面在具体实施方式中进一步描述。本发明内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用作帮助确定所要求保护的主题的范围。

因此，本公开内容的各种实施方式公开了一种包括具有小面积的熔丝型单元阵列的非易失性存储器装置。

本公开内容的各种实施方式公开了一种包括用于熔丝型单元阵列的每一列的公共节点的放电电路的非易失性存储器装置。

在一个总的方面中，一种存储器装置可以包括eFuse单元阵列，在该eFuse单元阵列中交替设置不同类型的单位单元，并且不同类型的单位单元中的每一个可以包括PN二极管、第一NMOS晶体管和熔丝，其中，第一类型单位单元和第二类型单位单元可以通过公共节点彼此连接，并且第一类型单位单元和第二类型单位单元可以以相对于公共节点两侧对称的结构设置。

以相对于公共节点两侧对称的结构设置的第一类型单位单元和第二类型单位单元可以连接至同一位线。

还可以包括被设置成围绕第一类型单位单元和第二类型单位单元的p型保护环。

熔丝可以连接在公共节点与第一节点之间。第一NMOS晶体管可以包括连接至读字线(RWL)的栅极端子、连接至位线的漏极端子和连接至第一节点的源极端子。PN二极管可以包括通过第一节点连接至熔丝的阳极和连接至写字线条(WWLB)的阴极，其中，RWL可以是被配置成接收指示读字线是否被激活的RWL信号的线，并且WWLB可以是被配置成接收WWLB信号的线，该WWLB信号是通过使指示写字线是否被激活的写字线(WWL)信号反相而获得。

还包括第一PMOS晶体管，该第一PMOS晶体管设置在单位单元外部，并且被配置成通过公共节点向第一类型单位单元和第二类型单位单元供应编程电流，其中，第一PMOS晶体管可以包括连接至被配置成接收通过使熔丝熔断信号反相而获得的BLOWB信号的线的栅极端子、连接至电源电压的源极端子和连接至公共节点的漏极端子。

还包括第二NMOS晶体管，该第二NMOS晶体管设置在单位单元外部，并且被配置成通过公共节点将第一类型单位单元和第二类型单位单元在操作上连接至地，其中，第二NMOS晶体管可以包括连接至被配置成接收指示读取模式是否存在的RD信号的线的栅极端子、连接至公共节点的漏极端子和连接至地的源极端子。

还可以包括编程驱动器和感测放大器，该编程驱动器被配置成向eFuse单元阵列的列之中的选择的列的公共节点供应编程电流，该感测放大器被配置成基于所选择的列的位线的电压来读取所选择的列的单位单元之中的任何一个单位单元的数据。

还可以包括公共节点放电电路，该公共节点放电电路被配置成根据存储器装置的操作模式，基于控制信号来使在公共节点中充电的电压放电。

控制信号可以包括从感测放大器提供的并且指示读取模式是否存在的RD信号、以及通过使熔丝熔断信号反相而获得的BLOWB信号。

公共节点放电电路可以包括：第一反相器，其被配置成使RD信号反相并输出RD信号的反相信号；以及与非门，其被配置成对从第一反相器提供的RD信号的反相信号和BLOWB信号执行与非操作；第二反相器，其被配置成使与非门的输出信号反相；以及第三NMOS晶体管，其包括连接至第二反相器的输出端子的栅极端子、连接至公共节点的漏极端子和连接至地的源极端子，并且被配置成根据第二反相器的输出信号导通/截止。

当存储器装置的操作模式是待机模式或‘0’编程模式时，公共节点放电电路可以被配置成通过使第三NMOS晶体管导通来使在公共节点中充电的电压放电。

当存储器装置的操作模式是待机模式或‘0’编程模式时，RD信号可以是低电平，而BLOWB信号可以是高电平。

公共节点放电电路可以设置在单位单元外部。

在另一个总的方面中，存储器装置可以包括：包括单位单元的eFuse单元阵列；编程驱动器，其被配置成向公共节点供应编程电压，该公共节点与eFuse单元阵列的列之中的选择的列的单位单元具有连接；以及公共节点放电电路，其被配置成根据存储器装置的操作模式，基于控制信号使通过编程电压在公共节点中充电的电压放电。

控制信号可以包括指示读取模式是否存在的RD信号、以及通过使熔丝熔断信号反相而获得的BLOWB信号。

公共节点放电电路可以包括：第一反相器，其被配置成使RD信号反相并输出RD信号的反相信号；与非门，其被配置成对从第一反相器提供的RD信号的反相信号和BLOWB信号执行与非操作；以及第二反相器，其被配置成使与非门的输出信号反相；以及第三NMOS晶体管，其包括连接至第二反相器的输出端子的栅极端子、连接至公共节点的漏极端子和连接至地的源极端子，并且被配置成根据第二反相器的输出信号导通/截止。

当存储器装置的操作模式是待机模式或‘0’编程模式时，公共节点放电电路可以被配置成通过使第三NMOS晶体管导通来使在公共节点中充电的电压放电。

当存储器装置的操作模式是待机模式或‘0’编程模式时，RD信号可以是低电平，而BLOWB信号可以是高电平。

公共节点放电电路可以设置在单位单元外部。

多个单位单元中的每一个可以包括：连接在公共节点与第一节点之间的熔丝；第一NMOS晶体管，其包括连接至读字线(RWL)的栅极端子、连接至位线的漏极端子和连接至第一节点的源极端子；以及PN二极管，其包括通过第一节点连接至熔丝的阳极和连接至写字线条(WWLB)的阴极，其中，RWL可以是被配置成接收指示读字线是否被激活的RWL信号的线，并且WWLB可以是被配置成接收WWLB信号的线，该WWLB信号是通过使指示写字线是否被激活的写字线(WWL)信号反相而获得。

根据以下详细描述、附图和权利要求，其他特征和方面将变得明显。

附图说明

图1示出了根据本公开内容的一个或更多个实施方式的具有熔丝型单元阵列的示例性非易失性存储器装置的框图。

图2示出了根据本公开内容的一个或更多个实施方式的其中形成了具有熔丝型单元阵列的非易失性存储器装置的芯片的示例性布局。

图3示出了根据本公开内容的一个或更多个实施方式的单位单元的示例性结构。

图4示出了根据本公开内容的一个或更多个实施方式的包括一对单位单元的熔丝型单元阵列60的示例性结构。

图5示出了根据本公开内容的一个或更多个实施方式的包括两对单位单元的熔丝型单元阵列60的示例性结构。

图6A和图6B示出了根据本公开内容的一个或更多个实施方式的包括四对单位单元的熔丝型单元阵列60的示例性结构。

图7示出了根据本公开内容的一个或更多个实施方式的具有熔丝型单元阵列的非易失性存储器装置中的单位单元的示例性连接结构。

图8示出了根据本公开内容的一个或更多个实施方式的单位单元的读取电流和写入电流的示例性流动。

图9示出了根据本公开内容的一个或更多个实施方式的具有熔丝型单元阵列的非易失性存储器装置中的公共节点的示例性放电电路。

图10示出了根据本公开内容的一个或更多个实施方式的测量在具有熔丝型单元阵列的非易失性存储器装置中的在编程操作期间的公共节点的电流的结果。

图11示出了根据本公开内容的一个或更多个实施方式的示出了具有熔丝型单元阵列的非易失性存储器装置的写入操作的示例性电路配置图。

图12示出了根据本公开内容的一个或更多个实施方式的示出了具有熔丝型单元阵列的非易失性存储器装置的写入操作的示例性电路配置图。

图13示出了根据本公开内容的一个或更多个实施方式的示出了具有熔丝型单元阵列的非易失性存储器装置的读取操作的示例性电路配置图。

贯穿附图和详细描述，相同的附图标记指代相同的元件。附图可能不是按比例绘制的，并且为了清楚、说明和方便，附图中的元件的相对尺寸、比例和描绘可能被夸大。

具体实施方式

提供以下详细描述，以帮助读者获得对本文中所述的方法、设备和/或系统的全面理解。然而，在理解了本申请的公开内容之后，本文中描述的方法、设备和/或系统的各种改变、修改和等同物将是明显的。例如，本文中描述的操作顺序仅仅是示例，并且不限于本文中阐述的那些，而是可以改变，如在理解了本申请的公开内容之后将明显的，除了必须以特定顺序发生的操作之外。此外，为了更加清楚和简明，可以省略对在本领域中已知的特征的描述。

通过参考以下描述的详细实施方式及附图，用于实现本发明的特征、优点和方法将更加明显。然而，本发明不限于下面要公开的实施方式，而是以不同和各种形式实现。这些实施方式带来了本发明的完整的公开内容，并且被提供以使本领域技术人员充分理解本发明的范围。本发明仅由所附权利要求的范围限定。贯穿本公开内容，相同或相似的附图标记可以用于相同或相似的部件。

一个部件被称为“连接至”或“耦接至”另一个部件的情况包括一个部件直接连接或耦接至另一个部件的情况以及其他另一个部件插入在它们之间的情况两者。同时，一个部件被称为“直接连接至”或“直接耦接至”另一个部件的情况指示其他另一个部件没有插入在它们之间。术语“和/或”包括提到的项中的每一个以及所有其组合中的一个或更多个。

本说明书中使用的术语仅用于描述本发明的特定实施方式而提供，并且不旨在是限制性的。在本说明书中，如果没有特别说明，单数形式的表达包括其复数形式的表达。说明书中使用的术语“包括”和/或“包含”旨在指定说明书中提到的特征、数量、步骤、操作、部件、部分或其任意组合，并且不旨在排除至少一个其他特征、数量、步骤、操作、部件、部分或其任意组合的存在或添加。

尽管诸如第一和第二等的术语可以用来描述各种部件，但是这些部件不受上面提到的术语的限制。这些术语仅用于区分一个部件和其他部件。

因此，下面要描述的第一部件可以是在本发明的精神内的第二部件。除非不同地定义，否则本文中使用的所有术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。此外，字典中定义的常用术语不应被理想地或过度地解释，只要这些术语在本申请中没有被清楚和具体地定义。

实施方式中使用的术语“部件”或“模块”可以指软件组件或硬件部件，例如现场可编程门阵列(FPGA)或专用集成电路(ASIC)。“部件”或“模块”执行某些功能。然而，“部件”或“模块”并不意味着限于软件或硬件。“部件”或“模块”可以被配置成放置在可寻址的存储介质中或者恢复一个或更多个处理器。因此，作为一个示例，“部件”或“模块”可以包括诸如软件组件、面向对象的软件组件、类组件和任务组件的组件，并且可以包括进程、函数、属性、过程、子例程、程序代码段、驱动程序、固件、微代码、电路、数据、数据库、数据结构、表格、数组和变量。在“部件”或“模块”中提供的组件和功能可以与更少数量的组件和“部件”或“模块”相结合，或者可以进一步分成附加的组件和“部件”或“模块”。

相对于本发明的某些实施方式所述的方法或算法步骤可以通过由处理器执行的硬件和软件模块直接实现，或者可以通过两者的组合直接实现。软件模块可以驻留在RAM、闪存、ROM、EPROM、EEPROM、电阻器、硬盘、可移动盘、CD-ROM或本领域技术人员已知的任何其他类型的记录介质上。记录介质被耦接至处理器，并且处理器可以从记录介质读取信息，并且可以将信息记录在存储介质中。以另一种方式，记录介质可以与处理器一体形成。处理器和记录介质可以驻留在专用集成电路(ASIC)中。

图1是根据本公开内容的一个或更多个实施方式的具有熔丝型单元阵列的示例性非易失性存储器装置的框图。在本公开内容的各种实施方式中，“熔丝”可以指电熔丝(eFuse)，并且“具有熔丝型单元阵列的非易失性存储器装置”可以指eFuse型一次性可编程(OTP)存储器。“eFuse型”可以指通过经由向每个单位单元的熔丝施加高电压来熔断熔丝或者保持熔丝而不熔断它来编程二进制信息的方法。图1中所示的非易失性存储器装置10的配置仅仅是用于描述本公开内容的实施方式的示例，并且本公开内容的非易失性存储器装置10不限于此。例如，除了图1中示出的部件之外，非易失性存储器装置10还可以包括至少一个其他部件，或者图1中示出的至少一个部件可以用其他部件替换。

参照图1，非易失性存储器装置10可以包括控制逻辑20、字线驱动器WL驱动器40、编程驱动器PD驱动器50以及eFuse单元阵列60和位线感测放大器BL S/A70。在本文中，注意，关于示例或实施方式，例如关于示例或实施方式可以包括或实现的内容，术语“可以”的使用意味着存在其中包括或实现了这样的特征的至少一个示例或实施方式，然而所有示例和实施方式不限于此。

控制逻辑20可以基于通过输入端子输入的外部控制信号生成适合于编程模式或读取模式的内部控制信号，并且将生成的控制信号供应至字线驱动器40、编程驱动器50和位线感测放大器70。输入端子可以包括例如DIN[15:0]端子、ACCESS端子、PEB端子、WREN端子、RE端子、RESETB端子、RD端子和TE端子。

字线驱动器40可以包括字线选择器，并激活用于编程操作的写字线WWL或用于读取操作的读字线RWL。例如，字线驱动器40可以基于通过ADD端子输入的信号选择并激活特定的写字线WWL或读字线RWL。

编程驱动器50可以包括位线选择器，并且基于通过WSEL端子输入的信号向与特定位线相对应的列的公共节点供应编程电流。

eFuse单元阵列60可以包括多个单位单元。多个单位单元可以连接至多条字线和多条位线。多个单位单元中的每一个可以基于从编程驱动器50提供的编程电流来执行数据写入操作。在构成eFuse单元阵列60的多个单位单元之中，连接至相同位线的单位单元和/或具有相同公共节点的单位单元可以被称为“列”。此外，在eFuse单元阵列60的多个单位单元之中，连接至相同字线的单位单元可以是连接至一个行的单位单元。

位线感测放大器70可以检测从连接至eFuse单元阵列60的位线输出的数字数据，并通过输出端子DOUT输出检测到的数字数据。

在图1中，VDD端子和VSS端子可以是用于供应外部供应的电力和接地电压的端子。

在下面要描述的本公开内容的一个或更多个实施方式中，eFuse单元阵列60的形状或容量不受特别限制。然而，在本公开内容中，为了便于描述，eFuse单元阵列60的容量为“128行×16列”的情况将被描述为示例。例如，在本公开内容中描述的eFuse单元阵列60可以包括128条字线和16条位线。因此，eFuse单元阵列60可以包括总共2048个单位单元。

图2示出了根据本公开内容的一个或更多个实施方式的其中形成了具有熔丝型单元阵列的非易失性存储器装置的芯片的示例性布局。

参照图2，eFuse单元阵列60被设置在其上形成有非易失性存储器装置10的芯片上，并且字线驱动器40、编程驱动器50、位线感测放大器70和控制逻辑20可以被设置在eFuse单元阵列60周围。例如，字线驱动器40可以设置在eFuse单元阵列60的右侧上，并且编程驱动器50可以设置在eFuse单元阵列60的下侧上。位线感测放大器70可以设置在编程驱动器50的下侧上，并且控制逻辑20可以设置在与字线驱动器40的下侧和编程驱动器50的右侧相对应的芯片的右角处。

根据本公开内容的一个或更多个实施方式，通过以图2中所示的结构布置非易失性存储器装置10的每个部件，可以减小非易失性存储器装置10的芯片大小。然而，非易失性存储器装置10的每个部件的布置结构不限于图2中所示的结构。

如上所述，eFuse单元阵列60可以包括多个单位单元100。例如，当存在128条字线和16条位线时，eFuse单元阵列60可以包括2048个单位单元100。

图3示出了根据本公开内容的一个或更多个实施方式的单位单元的示例性结构。

如图3中所示，单位单元100可以包括PN二极管110、第一n型金属氧化物半导体(NMOS)晶体管120和熔丝130。

PN二极管110可以连接在写字线条(WWLB)与第一节点N1之间。WWLB可以是被配置成接收指示写字线是否被激活的写字线(WWL)信号的反相信号WWLB的线。例如，PN二极管110的阳极可以通过第一节点N1连接至熔丝130，并且PN二极管110的阴极可以连接至WWLB。

第一NMOS晶体管120的栅极可以连接至RWL，并且第一NMOS晶体管的两端可以连接至位线BL和第一节点N1。第一NMOS晶体管120的两端意味着源极端子和漏极端子。例如，第一NMOS晶体管120的漏极端子可以连接至位线BL，并且源极端子可以通过第一节点N1连接至熔丝130。RWL可以是被配置成接收指示读字线是否被激活的读字线RWL信号的线。

熔丝130可以连接在第一节点N1与公共节点CN之间。对于eFuse单元阵列60的每一列都存在公共节点CN，并且设置在每一列中的单位单元可以连接至一个公共节点CN。熔丝130可以具有其中在多晶Si层上形成诸如CoSi2的硅化物层的结构。熔丝130可以通过公共节点CN接收编程电流。在此，公共节点CN可以被称为公共线CL。公共线CL或公共节点CN可以在读取操作以及编程操作时使用。在它通常用于编程操作和读取操作的含义的情况下，它可以被称为“公共节点CN”或“公共线CL”。

根据一个或更多个实施方式，在一个单位单元中，PN二极管110可以设置在第一NMOS晶体管120的下侧上，并且熔丝130可以设置在PN二极管110和第一NMOS晶体管120的左侧或右侧上。PN二极管110、第一NMOS晶体管120和熔丝130的布置位置可以根据每个单位单元在相应列中是偶数单位单元还是奇数单位单元而变化。例如，在偶数单位单元的情况下，熔丝130可以设置在PN二极管110和第一NMOS晶体管120的右侧上，而在奇数单位单元的情况下，熔丝130可以设置在PN二极管110和第一NMOS晶体管120的左侧上。如下将参照图4更详细地描述每个单位单元中包括的部件(例如，PN二极管110、第一NMOS晶体管120和熔丝130)的布置位置。

图4示出了根据本公开内容的一个或更多个实施方式的包括一对单位单元的熔丝型单元阵列60的示例性结构。

参照图4，熔丝型单元阵列60包括至少一对单位单元。至少一对单位单元可以包括第一单位单元100a和第二单位单元100b。第一单位单元100a和第二单位单元100b可以分别被称为偶数单位单元100a和奇数单位单元100b。替选地，第一单位单元100a和第二单位单元100b可以分别被称为第一类型单位单元100a和第二类型单位单元100b。

第一单位单元100a和第二单位单元100b可以具有相对于公共节点CN彼此对称的结构。例如，第一单位单元100a可以具有其中熔丝130a被设置在PN二极管110a和第一NMOS晶体管120a的右侧上的结构。第二单位单元100b可以具有其中熔丝130b被设置在PN二极管110b和第一NMOS晶体管120b的左侧上的结构。另外，第一单位单元100a和第二单位单元100b可以基于公共节点CN在水平方向上并排设置。例如，相对于公共节点CN位于左侧上的第一单位单元100a和位于右侧上的第二单位单元100b可以水平地并排设置，以形成两侧对称的结构。在本公开内容的实施方式中，通过如上所述配置熔丝型单元阵列60的每个单位单元，熔丝型单元阵列60所占据的面积可以被最小化。另外，可以设置围绕第一单位单元和第二单位单元的p型保护环(P+保护环，410)。P型保护环(P+保护环，410)指的是高掺杂的p型掺杂区。

总之，一对单位单元可以具有相对于公共节点CN彼此对称的结构。在此，该对单位单元可以包括一个偶数单位单元和一个奇数单位单元。因此，基于公共节点CN，偶数单位单元和奇数单位单元可以具有彼此对称的结构。替选地，该对单位单元可以包括一个第一类型单位单元和一个第二类型单位单元。因此，基于公共节点CN，第一类型单位单元和第二类型单位单元可以具有彼此对称的结构。

如以上所阐述的，公共节点CN可以被称为公共线CL。公共线CL或公共节点CN可以在读取操作以及编程操作时使用。在它通常用于编程操作和读取操作的意义上，它可以被称为“公共节点CN”或“公共线CL”。

图5示出了根据本公开内容的一个或更多个实施方式的包括两对单位单元的熔丝型单元阵列60的示例性结构。

参照图5，熔丝型单元阵列60可以包括两对单位单元。在两对单位单元之中，一对可以包括第一单位单元100a和第二单位单元100b，并且另一对可以包括第三单位单元100a-1和第四单位单元100b-1。例如，包括第一单位单元100a和第二单位单元100b的一对单位单元可以设置在熔丝型单元阵列60的第n列401中。另外，包括第三单位单元100a-1和第四单位单元100b-1的另一对单位单元可以设置在熔丝型单元阵列60的第n+1列402中。在此，第一单位单元100a和第四单位单元100b-1相对于彼此具有镜像形状。类似地，第二单位单元100b和第三单位单元100a-1也相对于彼此具有镜像形状。因此，设置在第n列401中的一对单位单元的结构和设置在第n+1列402中的另一对单位单元的结构具有相对于第一假想线450彼此对称的结构。第一假想线450是与p型保护环410交叠的线。因此，可以说设置在第n列401中的一对单位单元的结构和设置在第n+1列402中的另一对单位单元的结构具有相对于p型保护环410彼此对称的结构。

第一PN二极管至第四PN二极管110a、110b、110a-1和110b-1分别形成在第一n型阱(NW)区至第四n型阱(NW)区150a、150b、150a-1和150b-1中，这些区用n型掺杂剂进行离子注入。第二NW 150b和第三NW 150a-1彼此相邻设置。在此，当如上所述配置各个单位单元时，在相邻列之间可能会生成泄漏电流(虚线箭头)。例如，当其中形成PN二极管110b和110a-1的n型阱(NW)区150b和150a-1彼此相邻设置时，寄生双极结型晶体管BJT 160形成在相邻的PN二极管之间，从而可能会生成泄漏电流。例如，第n列401的第二单位单元100b中的PN二极管110b和第n+1列402的第三单位单元100a-1中的PN二极管110a-1彼此相邻设置，并在两个PN二极管110b与110a-1之间形成寄生BJT 160，并且因此可能会生成泄漏电流(虚线箭头)。由于在PN二极管110b与110a-1之间生成的泄漏电流(虚线箭头)可能损坏电连接至PN二极管的熔丝，并且因此使泄漏电流(虚线箭头)最小化以防止损坏熔丝是非常重要的。

因此，在本公开内容的一个或更多个实施方式中，为了防止在相邻列之间出现泄漏电流，p型保护环(P+保护环，410)可以设置在具有彼此对称的结构的偶数单位单元和奇数单位单元周围。例如，设置围绕第n列401的第一单位单元100a和第二单位单元100b的一个p型保护环410，并且可以设置围绕第n+1列402的第三单位单元100a-1和第四单位单元100b-1的一个p型保护环410。例如，通过在第n列401中的第二单位单元100b中的PN二极管110b与第n+1列402中的第三单位单元100a-1中的PN二极管110a-1之间设置p型保护环410，可以防止在两个PN二极管110b与110a-1之间形成寄生BJT 160，从而可以防止生成泄漏电流(虚线箭头)。换言之，为了减小在两个PN二极管110b与110a-1之间出现的泄漏电流(虚线箭头)，p型保护环(P+保护环，410)可以设置在第二NW 150b与第三NW 150a-1之间。p型保护环(P+保护环，410)的掺杂浓度高于第二NW 150b和第三NW 150a-1中的每一个的掺杂浓度。

图6A示出了根据本公开内容的一个或更多个实施方式的包括四对单位单元的熔丝型单元阵列60的示例性结构。

参照图6A，熔丝型单元阵列60的第一行包括至少四个单位单元100a、100b、100a-1和100b-1。此外，熔丝型单元阵列60的第二行包括至少四个单位单元100c、100d、100c-1和100d-1。

熔丝型单元阵列60中的一对单位单元的结构与参照图4所述的结构相同。也就是说，一对单位单元可以具有相对于公共节点CN彼此对称的结构。在此，一对单位单元可以包括一个偶数单位单元和一个奇数单位单元。因此，基于公共节点CN，偶数单位单元和奇数单位单元可以具有彼此对称的结构。替选地，一对单位单元可以包括一个第一类型单位单元和一个第二类型单位单元。因此，基于公共节点CN，第一类型单位单元和第二类型单位单元可以具有彼此对称的结构。

例如，列401的偶数单位单元100a和100c(或第一类型单位单元)和奇数单位单元100b和100d(或第二类型单位单元)可以具有相对于公共节点CN彼此对称的结构。例如，第一单位单元100a可以具有熔丝130a设置在PN二极管110a和第一NMOS晶体管120a的右侧上的结构，并且第二单位单元100b可以具有熔丝130b设置在PN二极管110b和第一NMOS晶体管120b的左侧上的结构。此外，偶数单位单元100a和100c以及奇数单位单元100b和100d可以相对于公共节点CN水平地并排设置。例如，相对于公共节点CN位于左侧上的第一单位单元100a和位于右侧上的第二单位单元100b可以水平地并排设置，以形成两侧对称的结构。在本公开内容的实施方式中，通过如上所述配置熔丝型单元阵列60的每个单位单元，熔丝型单元阵列60所占据的面积可以被最小化。

再次参照图6A，熔丝型单元阵列60中的第一行中的单位单元100a、100b、100a-1和100b-1中的每一个的结构与如上参照图5所述的结构相同。也就是说，可以说设置在第n列401中的一对单位单元100a和100b的结构和设置在第n+1列402中的另一对单位单元100a-1和100b-1的结构具有相对于p型保护环410彼此对称的结构。

另外，基于假想线450，设置在第n列401中的单位单元100a、100b、100c、100d的结构可以与设置在第n+1列402中的单位单元100a-1、100b-1、100c-1、100d-1的结构对称(镜像形状)。在此，假想线450是与p型保护环410交叠的线。换言之，基于p型保护环410，设置在第n列401中的单位单元100a、100b、100c、100d的结构可以与设置在第n+1列402中的单位单元100a-1、100b-1、100c-1、100d-1的结构对称(镜像形状)。

仍参照图6A，第二行中的单位单元100c、100d、100c-1和100d-1具有如下结构，其中它们以与第一行中的单位单元100a、100b、100a-1、100b-1相同的形状重复。另外，PN二极管的位置尽可能彼此远离。设置在第一行中的PN二极管和在第二行中的PN二极管被设置为尽可能远离。形成p型保护环410结构以减小第一行中的单位单元100a、100b、100a-1、100b-1与第二行中的单位单元100c、100d、100c-1、100d-1之间的泄漏电流。

图6B示出了根据本公开内容的一个或更多个实施方式的包括四对单位单元的熔丝型单元阵列60的示例性结构。

参照图6B，熔丝型单元阵列60的第一行中的单位单元100a、100b、100a-1和100b-1的结构与参照图5所述的结构相同。然而，第n列401且第二行中的单位单元100c和100d具有相对于第二假想线470与第一行中的单位单元100a和100b的镜像形状。类似地，第n+1列402且第二行中的单位单元100c-1和100d-1也具有相对于第二假想线470与第一行中的单位单元100a-1和100b-1的镜像形状。因此，四个PN二极管110b、110a-1、110d和110c-1彼此靠近地设置在第一假想线450和第二假想线470交叉的中央部分处。即使当四个PN二极管110b、110a-1、110d和110c-1彼此靠近设置时，高浓度的p型保护环410也被设置在PN二极管110b、110a-1、110d和110c-1之间，并且因此可以防止泄漏电流。

根据本公开内容的实施方式，通过如图4、图5、图6A和图6B中所示配置eFuse单元阵列，可以防止泄漏电流，同时使eFuse单元阵列的面积最小化。

图7示出了根据本公开内容的一个或更多个实施方式的具有熔丝型单元阵列的非易失性存储器装置中的单位单元的示例性连接结构。

参照图7，单位单元100可以包括PN二极管110、第一NMOS晶体管(或第一开关元件)120和熔丝130。由于单位单元100中的二极管110、第一NMOS晶体管120和熔丝130的连接结构与图3中描述的连接结构相同，因此将省略其描述。

根据一个或更多个实施方式，单位单元100的熔丝130可以通过公共节点CN连接至设置在单位单元外部的第二NMOS晶体管(或第二开关元件)140和第一PMOS晶体管(或第三开关元件)210。在此，第二开关元件140和第三开关元件210可以设置在单位单元100外部。这是因为第二开关元件140和第三开关元件210共同连接至包括在同一列中的多个单位单元。例如，第二NMOS晶体管140和第一PMOS晶体管210可以通过公共节点CN连接至包括在第n列中的多个单位单元。

如上所述，通过将第二开关元件140和第三开关元件210设置在单位单元100外部，每个单位单元100的大小可以被最小化，并且相应地包括多个单位单元的整个eFuse单元阵列60的大小可以减小。也就是说，通过减小占据非易失性存储器装置10的芯片的最大面积的eFuse单元阵列60的大小，可以有效地减小芯片的大小。

第二NMOS晶体管140的栅极端子可以连接至RD，并且第二NMOS晶体管140的两端可以连接至公共节点CN和地。例如，第二NMOS晶体管140可以通过公共节点CN连接至多个单位单元的熔丝。

第一PMOS晶体管210的栅极端子可以连接至BLOWB线，并且第一PMOS晶体管210的两端可以连接至电源电压和公共节点CN。例如，第一PMOS晶体管210可以通过公共节点CN连接至多个单位单元的熔丝。BLOWB线可以是向其提供了指示熔丝是否被熔断的信号的反相信号的线。

图8示出了根据本公开内容的一个或更多个实施方式的单位单元的读取电流和写入电流的示例性流动。

参照图8，虚线箭头①指示在编程操作期间单位单元100的电流流动路径。

根据一个或更多个实施方式，当通过BLOWB线提供高电平信号时，可以使第一PMOS晶体管210截止。在此，高电平的BLOWB可以指示不需要熔丝熔断。

根据一个或更多个实施方式，当通过BLOWB线提供低电平信号时，可以使第一PMOS晶体管210导通，以根据编程电压向公共节点CN提供编程电流。在此，低电平的BLOWB可以指示数据‘1’的编程需要熔丝熔断。编程电流通过公共节点CN被传输至熔丝130，并且熔丝130可以通过编程电流进行编程或熔断。编程或熔断是指提高熔丝的电阻。编程电流可以在从熔丝130的阳极到阴极的方向上流动，并且可以通过PN二极管110流出到WWLB。在此，应预先选择WWLB。

参照图8，虚线箭头②指示在读取操作期间单位单元100的电流流动路径。

根据一个或更多个实施方式，当通过RWL线向栅极提供低电平信号时，可以使第一NMOS晶体管120截止，而当通过RWL线向栅极提供高电平信号时，可以使第一NMOS晶体管120导通。在此，低电平的RWL信号可以指示相应的读字线没有被选择，而高电平的RWL信号可以指示相应的读字线被选择。

根据一个或更多个实施方式，在通过RD线向栅极提供低电平信号时，可以使第二NMOS晶体管140截止，而在通过RD线向栅极提供高电平信号时，可以使第二NMOS晶体管140导通。在此，高电平的RD可以指示读取模式，而低电平的RD可以指示非读取模式。

根据一个或更多个实施方式，当第一NMOS晶体管120和第二NMOS晶体管140两者都导通时，第一NMOS晶体管120可以根据从位线BL提供的读取电压向熔丝130施加读取电流。读取电流可以通过熔丝130，并且读取电流的值可以根据熔丝130的电阻而变化。例如，当熔丝130被熔断时的读取电流的值可能小于当熔丝130未被熔断时的读取电流的值。通过熔丝130的读取电流可以通过公共节点CN流向第二NMOS晶体管140。在此，读取电流在从熔丝130的阴极到阳极的方向上流动，可以说读取电流在与编程电流相反的方向上流动。另外，由于读取电流不通过PN二极管110，因此读取操作不需要使用高驱动电压。因此，读取电流可以使用低驱动电流。读取电流的值可以用来检查熔丝130是否被编程。

根据本公开内容的各种实施方式的具有熔丝型单元阵列的非易失性存储器装置10可以通过经过向第一单位单元施加高电压来熔断熔丝而在第一单位单元中编程数据‘1’，可以通过不向第一单位单元施加高电压并将熔丝保持在未熔断状态来在第一单位单元中编程数据‘0’。当数据‘1’被编程在非易失性存储器装置10中的第一单位单元中时，可以通过施加至第一单位单元的高电压而在公共节点CN中充电电压。由于多个单位单元连接至公共节点CN，因此当第一单位单元被编程时在公共节点CN中充电的电压可能损坏其他单位单元的熔丝。例如，在需要将数据‘0’编程在第二单位单元中的情况下，第二单位单元的熔丝被在公共节点中充电的电压熔断，并且因此可能出现好像数据‘1’被编程在第二单位单元中的情况。

因此，本公开内容的一个或更多个实施方式公开了一种用于使通过编程操作在公共节点中充电的电压放电的电路结构。

图9示出了根据本公开内容的一个或更多个实施方式的具有熔丝型单元阵列的非易失性存储器装置中的公共节点的示例性放电电路。

参照图9，非易失性存储器装置10还可以包括公共节点放电电路710。根据一个或更多个实施方式，除了参照图1至图8描述的部件(例如，控制逻辑20、字线驱动器40、编程驱动器50、eFuse单元阵列60和位线感测放大器70)之外，非易失性存储器装置10还可以包括连接至每一列的公共节点放电电路710。

根据一个或更多个实施方式，公共节点放电电路710可以设置在单位单元100的外围区域中。例如，公共节点放电电路710可以设置在单位单元100外部，如同第二NMOS晶体管140和第一PMOS晶体管210一样。这是因为公共节点放电电路710通过公共节点CN连接至多个单位单元。也就是说，尽管为了便于说明在图9中示出了仅一个单位单元100，但是公共节点放电电路710可以通过一个公共节点CN公共地连接至包括在第n列中的多个单位单元。因此，在本公开内容的实施方式中，通过将公共节点放电电路710设置在单位单元100的外围区域中，可以使单位单元100和eFuse单元阵列60的大小最小化。

公共节点放电电路710是如下一种电路，该电路被配置成防止连接至公共节点的单位单元的熔丝被在公共节点中充电的电压损坏，并且因此可以根据RD信号和BLOWB信号使在公共节点中充电的电压放电。

公共节点放电电路710可以包括第一反相器(或第一非门，717)、第一与非门711、第二反相器(或第二非门，713)和第三NMOS晶体管715。

第一反相器717可以连接至第二NMOS晶体管140与位线感测放大器70之间的第二节点N2和第一与非门711。第一反相器717可以使从位线感测放大器70提供的RD信号反相，并将反相信号输出至第一与非门711。RD信号可以是指示读取模式是否存在的信号。例如，高电平的RD信号可以指示读取模式，而低电平的RD信号可以指示非读取模式。

第一与非门711的输入端子可以连接至编程驱动器50的BLOWB线和第一反相器717，并且第一与非门711的输出端子可以连接至第二反相器713。第一与非门711可以对从编程驱动器50提供的BLOWB信号和从第一反相器717提供的信号执行与非操作，并输出结果。BLOWB信号可以是指指示熔丝是否被熔断的信号的反相信号。例如，低电平的BLOWB信号可以指示需要熔丝熔断，而高电平的BLOWB信号可以指示不需要熔丝熔断。

第二反相器713可以连接至第一与非门711的输出端子和第三NMOS晶体管715的栅极。第二反相器713可以使从第一与非门711提供的信号反相，并将反相的信号提供至第三NMOS晶体管715的栅极。

第三NMOS晶体管715可以连接至公共节点CN与编程驱动器50之间的第三节点N3和地。当高电平的信号被输入至第三NMOS晶体管715的栅极时，可以使第三NMOS晶体管715导通，并且通过第三节点N3使在公共节点CN中充电的电压放电。

单位单元100的配置和与其他部件的连接结构与参照图3至图7所述的那些相同，并且单位单元100的操作与参照图8所述的操作相同。因此，将省略对单位单元100的配置、连接结构和操作的描述。

编程驱动器50可以根据控制逻辑20的控制信号生成编程电压，并选择eFuse单元阵列60的特定列。编程驱动器50可以将生成的编程电压提供至所选列的公共节点CN。根据实施方式，编程驱动器50可以包括如图7中所示的第一PMOS晶体管210。例如，编程驱动器50可以包括连接至eFuse单元阵列60的每一列的公共节点CN的多个第一PMOS晶体管。

根据一个或更多个实施方式，编程驱动器50可以根据控制逻辑20的控制信号向公共节点放电电路710的第一与非门711提供BLOWB信号。仅当特定单位单元100需要熔丝熔断时，BLOWB信号才可以以低电平输出，而否则BLOWB信号可以以高电平输出。例如，在用于在特定单位单元100中编程数据‘1’的模式下，由于需要熔丝熔断，因此编程驱动器50可以根据控制逻辑20的控制输出低电平的BLOWB信号。作为另一示例，在用于在特定单位单元100中编程数据‘0’的模式的情况下，由于不需要熔丝熔断，因此编程驱动器50可以根据控制逻辑20的控制输出高电平的BLOWB信号。作为另一示例，在用于读取特定单位单元100的数据的读取模式下或者在待机模式下，不需要熔丝熔断，并且因此编程驱动器50可以根据控制逻辑20的控制输出高电平的BLOWB信号。

根据一个或更多个实施方式，位线感测放大器70可以根据控制逻辑20的控制信号向公共节点放电电路710的第一反相器717和第二NMOS晶体管140的栅极提供RD信号。RD信号可以仅在用于读取特定单位单元100的数据的读取模式下以高电平输出，而否则可以以低电平输出。例如，在用于读取特定单位单元100的数据的读取模式下，位线感测放大器70可以将高电平的RD信号传送至第一反相器717和第二NMOS晶体管140的栅极。作为另一示例，在用于在特定单位单元100中编程数据‘1’的模式、用于在特定单位单元100中编程数据‘0’的模式或者待机模式的情况下，位线感测放大器70可以向第一反相器717和第二NMOS晶体管140的栅极提供低电平的RD信号。

根据如上所述的结构，当公共节点放电电路710接收来自编程驱动器50的高电平的BLOWB信号和来自位线感测放大器70的低电平的RD信号时，其可以通过使第三NMOS晶体管715导通而使在公共节点CN中充电的电压放电。例如，如下面在表1中所示，当非易失性存储器装置的操作模式(OP模式)处于用于编程数据‘0’的‘0’编程模式或待机模式时，公共节点放电电路710可以操作以使在公共节点CN中充电的电压放电。

下面的表1是根据非易失性存储器装置10的操作模式(OP模式)的信号的真值表。

【表1】

WWLB	RWL	RD	BLOWB	OP模式
					L	L	L	L	编程‘1’
L	L	L	H	编程‘0’
					H	H	H	H	读取
H	L	L	H	等待

表1示出了非易失性存储器装置10的每种操作模式的WWLB、RWL、RD和BLOWB信号的电平。例如，当非易失性存储器装置10的操作模式是‘1’编程模式时，WWLB、RWL、RD和BLOWB信号中的全部都可以是低电平。当非易失性存储器装置10的操作模式是‘0’编程模式时，WWLB、RWL和RD信号可以是低电平，而BLOWB信号可以是高电平。当非易失性存储器装置10的操作模式是读取模式时，WWLB、RWL、RD和BLOWB信号中的全部都可以是高电平。当非易失性存储器装置10的操作模式是待机模式时，WWLB和BLOWB信号可以是高电平，而RWL和RD信号可以是低电平。

当非易失性存储器装置10的操作模式是‘0’编程模式或待机模式时，公共节点放电电路710可以接收如上面的表1中所示的高电平的BLOWB信号和低电平的RD信号，从而使第三NMOS晶体管导通。公共节点放电电路710可以通过导通的第三NMOS晶体管使在公共节点CN中充电的电压放电。

当非易失性存储器装置10的操作模式是‘1’编程模式时，公共节点放电电路710接收如上面的表1中所示的低电平的BLOWB信号，从而将第三NMOS晶体管715保持在截止状态。另外，当非易失性存储器装置10的操作模式是读取模式时，公共节点放电电路710可以接收如上面的表1中所示的高电平的RD信号，并且因此将第三NMOS晶体管715保持在截止状态。

根据本公开内容的各种实施方式的非易失性存储器装置10可以包括如图9中所示的公共节点放电电路710，并生成如表1中所示的内部控制信号。因此，根据本公开内容的各种实施方式的非易失性存储器装置10可以在待机模式或‘0’编程模式时使在‘1’编程模式期间在公共节点CN中充电的电压放电，从而防止连接至节点CN的其他单位单元的熔丝的损坏。

图10示出了根据本公开内容的一个或更多个实施方式的测量在具有熔丝型单元阵列的非易失性存储器装置中的在编程操作期间的公共节点的电流的结果。在图10中，“常规的”(801)是测量不包括公共节点放电电路的非易失性存储器装置中的公共节点的电压/电流的结果，以及“提出的”(803)是测量包括公共节点放电电路的非易失性存储器装置中的公共节点的电压/电流的结果。

在图10中所示的实施方式中，非易失性存储器装置10的操作模式可以依次改变为‘1’编程模式、待机模式和‘0’编程模式。当非易失性存储器装置10的操作模式是‘1’编程模式时，“常规的”(801)和“提出的”(803)两者都可以在在公共节点CN中充电的大约4V(810)的电压下操作。

然而，当非易失性存储器装置10的操作模式从‘1’编程模式改变为待机模式时，可以看出“常规的”(801)的公共节点CN被充电有大约4.5V(820)的电压，然而，对于“提出的”(803)，在公共节点CN中充电的电压被放电，并测量到大约0V(830)的电压。

另外，当非易失性存储器装置10的操作模式从待机模式改变为‘0’编程模式时，可以看出，通过在“常规的”(801)的公共节点(CN)中充电和保持的电压，瞬间生成大约7mA(822)的高电流。在这种情况下，要通过‘0’编程模式编程为‘0’的单位单元的熔丝被熔断，并且因此可能出现好像数据‘1’被编程在其中的情况。

另一方面，在“提出的”(803)的情况下，由于在待机模式期间在公共节点CN中充电的电压全部放电并且因此保持大约0V的电压，因此即使当输入根据‘0’编程模式的信号时，在公共节点CN处也测量到0mA(832)的电流。因此，要通过‘0’编程模式编程为‘0’的单位单元的熔丝保持在未熔断状态，使得数据‘0’可以被正常编程。

图11示出了根据本公开内容的一个或更多个实施方式的示出了具有熔丝型单元阵列的非易失性存储器装置的写入操作的示例性电路配置图。

图11示出了当数据‘1’被编程至包括在eFuse单元阵列60中的多个单位单元之中的第0列(列<0>)中的第0单位单元100a中时的电流流动。

参照图11，字线驱动器40可以包括用于每条写字线的第二PMOS晶体管901和第四NMOS晶体管903。第二PMOS晶体管901的栅极可以连接至WWL线，并且第二PMOS晶体管901的两端可以连接至VDD和第四节点N4。第四NMOS晶体管903的栅极可以连接至WWL线，并且第四NMOS晶体管903的两端可以连接至第四节点N4和地。在此，第四节点N4可以连接至单位单元100a的PN二极管110a。

第一NMOS晶体管120a、120b、120c和120d接收来自位线BL0的读取电压。因此，它们可以向熔丝130a、130b、130c和130d施加读取电流。单位单元100a、100b、100c和100d中的每一个的配置、连接结构和操作与参照图3至图10描述的那些相同。因此，在图11中，将省略对单位单元100a内部的部件的详细描述。

参照图11，如上所述，存储器装置10包括eFuse单元阵列60，其中交替设置不同类型的单位单元，例如第一类型单位单元100a和100c以及第二类型单位单元100b和100d。不同类型的单位单元100a、100b、100c和100d分别包括：PN二极管110a、110b、110c和110d；第一NMOS晶体管120a、120b、120c和120d；以及熔丝130a、130b、130c和130d。在此，PN二极管110a、110b、110c和110d可以分别被n型阱区150a、150b、150c和150d围绕。

第一类型单位单元100a和100c以及第二类型单位单元100b和100d通过公共节点CN0彼此连接。第一行中的第一类型单位单元100a和第二类型单位单元100b被设置成具有相对于公共节点CN0彼此两侧对称的结构。类似地，第二行中的第一类型单位单元100c和第二类型单位单元100d被设置成具有相对于公共节点CN0两侧对称的结构。被设置成具有彼此两侧对称的结构的第一类型单位单元100a和100c以及第二类型单位单元100b和100d连接至同一位线BL0。一对单位单元100a和100b被p型保护环410围绕。另外，另一对单位单元100c和100d也被p型保护环410围绕。

根据实施方式，为了在第0行(列<0>)的第0单位单元100a中编程数据‘1’，高电平的信号被施加至WWL<0>线，并且低电平的信号可以被施加至BLOWB<0>。因此，可以使第二PMOS晶体管901截止，并且可以使第四NMOS晶体管903和第一PMOS晶体管210导通。当第一PMOS晶体管210和第四NMOS晶体管903导通时，PN二极管110a导通，并且编程电压可以施加至连接至第一PMOS晶体管210的公共节点CN。由于施加至公共节点CN的编程电压，编程电流可以在连接至公共节点CN的熔丝130中流动，并且编程电流可以通过PN二极管110a流向第四NMOS晶体管903。在此，当熔丝130被编程电流熔断时，数据‘1’可以被编程至单位单元100a中。

如上所述，当数据‘1’被编程至包括在eFuse单元阵列60中的多个单位单元之中的第0列(列<0>)的第0单位单元100a中时，包括在第0列的其他单位单元中的PN二极管可以用作保护装置。例如，由于字线驱动器40通过在第0单位单元100a中编程数据‘1’时使连接至公共节点CN0的其他单位单元100b和100c的PN二极管110b和110c截止来防止编程电流的流动，因此可以保护其他单位单元100b和100c的熔丝130b和130c免受施加至公共节点CN的编程电压的影响。字线驱动器40可以通过向连接至其他单位单元100b和100c的写字线WWL<1>和WWL<127>提供低电平的信号来控制使其他单位单元100b和100c的PN二极管110b和110c截止。

在上面的图11中，已作为示例描述了包括在eFuse单元阵列中的多个单位单元之中的第0列(列<0>)的第0单位单元100a，但是对第0列的其他单位单元和其他列的单位单元的编程操作也可以以与上述的方式相同的方式操作。

图12示出了根据本公开内容的一个或更多个实施方式的示出了具有熔丝型单元阵列的非易失性存储器装置的写入操作的示例性电路配置图。

除了单位单元的布置形状略有不同以外，图12与图11相似。这几乎类似于图11，并且因此将省略其详细描述。在图12中，包括WWL<0>、WWL<1>、WWL<127>、RWL<0>、RWL<1>、RWL<127>、选择的列<0>和未选择的列<n>。图12的操作原理类似于图11的操作原理。然而，它在WWL<0>、WWL<1>、RWL<0>、RWL<1>等的布置或顺序上略有不同。

图13示出了根据本公开内容的一个或更多个实施方式的示出了具有熔丝型单元阵列的非易失性存储器装置的读取操作的示例性电路配置图。

图13示出了读取被编程至包括在eFuse单元阵列60中的多个单位单元之中的第0列(列<0>)的第0单位单元100a中的数据的情况下的电流流动。由于读取操作及其电流流动与PN二极管无关，因此为了便于说明，在图13中省略了PN二极管。然而，图13的单位单元100a的配置、连接结构和操作与参照图3至图10描述的那些相同。

根据实施方式，图13中所示的读取电流控制器1010、参考电压生成器1020和感测放大器S/A 71可以是位线感测放大器70中包含的部件。包括读取电流控制器1010、参考电压生成器1020和感测放大器S/A 71的位线感测放大器70可以为每一列单独提供。

根据一个或更多个实施方式，非易失性存储器的第n列的读取电流控制器1010可以包括串联连接的第三PMOS晶体管1011和第一参考电阻元件1012。第三PMOS晶体管1011的栅极可以连接至RDB线，并且第三PMOS晶体管1011的两端可以分别连接至电源电压VDD和第一参考电阻元件1012。RDB线可以是被配置成提供指示读取模式是否存在的RD信号的反相信号的线。例如，在读取模式下，低电平的信号可以被提供给RDB线，而不在读取模式下，高电平的信号可以被提供给RDB线。第一参考电阻元件1012可以连接在第三PMOS晶体管1011与第n列的位线之间。

根据一个或更多个实施方式，第n列的参考电压生成器1020可以包括第四PMOS晶体管1021、第二参考电阻元件1022、第五NMOS晶体管1023、第三参考电阻元件1024和第六NMOS晶体管1025，它们依次串联连接在电源电压VDD与第一参考电压(参考电压，例如，0V)之间。第四PMOS晶体管1021的栅极可以连接至RDB线，并且第五NMOS晶体管1023和第六NMOS晶体管1025的栅极可以连接至RD线。位线感测放大器71的第二输入端子可以连接在第二参考电阻元件1022与第五NMOS晶体管1023之间。

感测放大器71的第一输入端子可以连接至每一列的位线，并且感测放大器71的第二输入端子可以连接至相应列的参考电压生成器1020。

可以基于SAEN信号驱动感测放大器71，该SAEN信号是用于启用感测放大器的信号。当输入高电平SAEN信号时，感测放大器71可以感测第一输入端子与第二输入端子之间的电压差，并对感测到的电压差进行放大，从而读取被编程至指定的单位单元中的数据。在此，为了描述方便，假设指定的单位单元是第0列(列<0>)的第0单位单元100a。

在读取模式下，为了使第0列(列<0>)的第0单位单元100a中包括的第一NMOS晶体管120a导通，可以将高电平的信号施加至RWL<0>线。此外，在读取模式下，高电平的信号被施加至RD线，并且低电平的信号被施加至RDB线，使得第二NMOS晶体管140和第三PMOS晶体管1011可以导通。在这种情况下，第0单位单元100a的熔丝130a和第一参考电阻元件1012串联连接在电源电压VDD与地电压VSS之间，使得由第一参考电阻元件1012和熔丝130a确定的电压可以施加至感测放大器71的第一输入端子。此时，施加至第一输入端子的电压可以根据第0单位单元100a的熔丝130a是被编程为具有编程电阻值(编程R)还是未被编程并具有初始电阻值(初始R)而变化。

在读取模式下，高电平的信号被施加至RD线，并且低电平的信号被施加至RDB线，使得第四PMOS晶体管1021、第五NMOS晶体管1023和第六NMOS晶体管1025全部导通。因此，施加至第二输入端子的参考电压可以是(电源电压(VDD)+第一参考电压(电压参考))的一半。因此，施加至第二输入端子的参考电压可以具有与由电源电压VDD提供的电源电压和0V的第一参考电压的一半相对应的电压值(一半VDD)。

基于施加至第一输入端子的电压和施加至第二输入端子的电压，感测放大器71可以通过输出端子DOUT输出指示第0单位单元100a是否被编程的结果。

在图13中，已作为示例描述了包括在eFuse单元阵列60中的多个单位单元之中的第0列(列<0>)的第0单位单元100a，但是对第0列的其他单位单元和其他列的单位单元的读取操作也可以以与上述的方式相同的方式操作。

根据本公开内容的各种实施方式，可以通过将偶数单位单元和奇数单位单元设置为具有基于每一列的公共节点的对称结构来使熔丝型单元阵列的面积最小化。另外，通过设置围绕具有对称结构的偶数单位单元和奇数单位单元的P+型保护环，可以防止相邻列之间的泄漏电流。

根据本公开内容的各种实施方式，通过包括熔丝型单元阵列的每一列的公共节点的放电电路，可以防止在特定单位单元的编程操作期间由于公共节点中充电的电流对其他单位单元的熔丝的损坏。

虽然本公开内容包括具体示例，但是在理解本申请的公开内容之后，将明显的是，在不偏离权利要求及其等同物的精神和范围的情况下，可以在这些示例中进行各种形式和细节上的改变。本文中描述的示例应被认为仅是在描述性的意义上，而不是出于限制的目的。每个示例中的特征或方面的描述应被视为适用于其他示例中的类似特征或方面。如果所描述的技术以不同的顺序执行，和/或如果所描述的系统、架构、装置或电路中的部件以不同的方式组合和/或由其他部件或其等同物替换或补充，则可以实现合适的结果。因此，本公开内容的范围不由详细描述限定，而是由权利要求及其等同物限定，并且权利要求及其等同物范围内的所有变化都应被解释为包括在本公开内容中。

Claims (20)

1.一种存储器装置，包括：

eFuse单元阵列，在所述eFuse单元阵列中交替设置不同类型的单位单元，

其中，所述不同类型的单位单元中的每一个包括PN二极管、第一NMOS晶体管和熔丝，

其中，第一类型单位单元和第二类型单位单元通过公共节点彼此连接，并且

其中，所述第一类型单位单元和所述第二类型单位单元以相对于所述公共节点两侧对称的结构设置。

2.根据权利要求1所述的存储器装置，其中，以相对于所述公共节点两侧对称的结构设置的所述第一类型单位单元和所述第二类型单位单元连接至同一位线。

3.根据权利要求1所述的存储器装置，还包括：

被设置成围绕所述第一类型单位单元和所述第二类型单位单元的p型保护环。

4.根据权利要求1所述的存储器装置，其中，所述熔丝连接在所述公共节点与第一节点之间，

其中，所述第一NMOS晶体管包括连接至读字线RWL的栅极端子、连接至位线的漏极端子和连接至所述第一节点的源极端子，以及

其中，所述PN二极管包括通过所述第一节点连接至所述熔丝的阳极和连接至写字线条WWLB的阴极，

其中，所述RWL是被配置成接收指示读字线是否被激活的RWL信号的线，以及

其中，所述WWLB是被配置成接收WWLB信号的线，所述WWLB信号是通过使指示写字线是否被激活的写字线(WWL)信号反相而获得。

5.根据权利要求4所述的存储器装置，还包括：

第一PMOS晶体管，其设置在所述单位单元外部，并且被配置成通过所述公共节点向所述第一类型单位单元和所述第二类型单位单元供应编程电流，

其中，所述第一PMOS晶体管包括连接至被配置成接收通过使熔丝熔断信号反相而获得的BLOWB信号的线的栅极端子、连接至电源电压的源极端子和连接至所述公共节点的漏极端子。

6.根据权利要求4所述的存储器装置，还包括：

第二NMOS晶体管，其设置在所述单位单元外部，并且被配置成通过所述公共节点将所述第一类型单位单元和所述第二类型单位单元在操作上连接至地，

其中，所述第二NMOS晶体管包括连接至被配置成接收指示读取模式是否存在的RD信号的线的栅极端子、连接至所述公共节点的漏极端子和连接至所述地的源极端子。

7.根据权利要求1所述的存储器装置，还包括：

编程驱动器，其被配置成向所述eFuse单元阵列的列之中的选择的列的公共节点供应编程电流；以及

感测放大器，其被配置成基于所选择的列的位线的电压来读取所选择的列的单位单元之中的任何一个单位单元的数据。

8.根据权利要求7所述的存储器装置，还包括：

公共节点放电电路，其被配置成根据所述存储器装置的操作模式，基于控制信号来使在所述公共节点中充电的电压放电。

9.根据权利要求8所述的存储器装置，其中，所述控制信号包括从所述感测放大器提供的并且指示读取模式是否存在的RD信号、以及通过使熔丝熔断信号反相而获得的BLOWB信号。

10.根据权利要求9所述的存储器装置，其中，所述公共节点放电电路包括：

第一反相器，其被配置成使所述RD信号反相并输出所述RD信号的反相信号；

与非门，其被配置成对从所述第一反相器提供的所述RD信号的反相信号和所述BLOWB信号执行与非操作；

第二反相器，其被配置成使所述与非门的输出信号反相；以及

第三NMOS晶体管，其包括连接至所述第二反相器的输出端子的栅极端子、连接至所述公共节点的漏极端子和连接至地的源极端子，并且被配置成根据所述第二反相器的输出信号导通/截止。

11.根据权利要求10所述的存储器装置，其中，当所述存储器装置的操作模式是待机模式或‘0’编程模式时，所述公共节点放电电路被配置成通过使所述第三NMOS晶体管导通来使在所述公共节点中充电的电压放电。

12.根据权利要求10所述的存储器装置，其中，当所述存储器装置的操作模式是待机模式或‘0’编程模式时，所述RD信号是低电平，而所述BLOWB信号是高电平。

13.根据权利要求10所述的存储器装置，其中，所述公共节点放电电路被设置在所述单位单元外部。

14.一种存储器装置，包括：

包括单位单元的eFuse单元阵列；

编程驱动器，其被配置成向公共节点供应编程电压，所述公共节点与所述eFuse单元阵列的列之中的选择的列的单位单元具有连接；以及

公共节点放电电路，其被配置成根据所述存储器装置的操作模式，基于控制信号使通过所述编程电压在所述公共节点中充电的电压放电。

15.根据权利要求14所述的存储器装置，其中，所述控制信号包括指示读取模式是否存在的RD信号、以及通过使熔丝熔断信号反相而获得的BLOWB信号。

16.根据权利要求15所述的存储器装置，其中，所述公共节点放电电路包括：

第一反相器，其被配置成使所述RD信号反相并输出所述RD信号的反相信号；

与非门，其被配置成对从所述第一反相器提供的所述RD信号的反相信号和所述BLOWB信号执行与非操作；

第二反相器，其被配置成使所述与非门的输出信号反相；以及

第三NMOS晶体管，其包括连接至所述第二反相器的输出端子的栅极端子、连接至所述公共节点的漏极端子和连接至地的源极端子，并且被配置成根据所述第二反相器的输出信号导通/截止。

17.根据权利要求16所述的存储器装置，其中，当所述存储器装置的操作模式是待机模式或‘0’编程模式时，所述公共节点放电电路被配置成通过使所述第三NMOS晶体管导通来使在所述公共节点中充电的电压放电。

18.根据权利要求16所述的存储器装置，其中，当所述存储器装置的操作模式是待机模式或‘0’编程模式时，所述RD信号是低电平，而所述BLOWB信号是高电平。

19.根据权利要求16所述的存储器装置，其中，所述公共节点放电电路被设置在所述单位单元外部。

20.根据权利要求14所述的存储器装置，其中，所述单位单元中的每一个包括：

连接在所述公共节点与第一节点之间的熔丝；

第一NMOS晶体管，其包括连接至读字线RWL的栅极端子、连接至位线的漏极端子和连接至所述第一节点的源极端子；以及

PN二极管，其包括通过所述第一节点连接至所述熔丝的阳极和连接至写字线条WWLB的阴极，

其中，所述RWL是被配置成接收指示读字线是否被激活的RWL信号的线，以及

其中，所述WWLB是被配置成接收WWLB信号的线，所述WWLB信号是通过使指示写字线是否被激活的写字线(WWL)信号反相而获得。