KR20230171114A - 퓨즈 타입 셀 어레이를 가지는 비휘발성 메모리 장치 - Google Patents

퓨즈 타입 셀 어레이를 가지는 비휘발성 메모리 장치 Download PDF

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KR20230171114A
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안기식
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Abstract

본 문서의 다양한 실시 예들은 퓨즈 타입 셀 어레이를 가지는 비휘발성 메모리 장치에 관한 것이다. 메모리 장치는, 서로 다른 타입의 단위 셀들이 교대로 배치된 이퓨즈 셀 어레이를 포함하며, 상기 서로 다른 타입의 단위 셀들 각각은, PN 다이오드, 제1 NMOS 트랜지스터, 및 퓨즈를 포함하되, 제1 타입의 단위 셀과 제2 타입의 단위 셀은 공통 노드를 통해 서로 연결되며, 상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀은, 상기 공통 노드를 기준으로 서로 좌우 대칭 구조를 갖도록 배열될 수 있다.

Description

퓨즈 타입 셀 어레이를 가지는 비휘발성 메모리 장치{non-volatile memory device having a fuse type memory cell array}
본 문서의 다양한 실시 예들은 퓨즈(fuse) 타입 셀 어레이를 가지는 비휘발성 메모리 장치에 관한 것이다.
PMIC(Power Management IC)와 같은 파워 IC는 아날로그 트리밍 기능을 수행하기 위해 소용량의 비휘발성 OTP(one time programmable) 메모리를 필요로 한다. 소용량의 비휘발성 OTP 메모리로는 간편한 구동 방식과 작은 면적을 갖는 이퓨즈(electrical Fuse, 줄여서 eFuse) 방식의 OTP 메모리가 제공되고 있다. 이퓨즈(eFuse) 방식의 OTP 메모리는 폴리-실리콘 퓨즈(polysilicon fuse)나 메탈 퓨즈(metal fuse)에 약 10mA ~ 30mA 정도의 과전류를 흘림으로써, 이퓨즈(eFuse)를 블로잉(blowing)하여 끊는 방식으로 프로그램된다.
상기와 같이, 약 10mA ~ 30mA 정도의 프로그램 전류로 이퓨즈를 블로잉(blowing) 시키기 위해서는, 메모리 셀 어레이를 구성하는 각 단위 셀 내에 소정 값 이상의 채널 폭을 갖는 MOS 트랜지스터가 포함되어야 한다. 그러나, MOS 트랜지스터로 인해 각 단위 셀의 면적이 증가하게 되는 문제점이 있으며, 이는 OTP 메모리 장치의 전체 크기 증가로 이어질 수 있다.
따라서, 본 문서의 다양한 실시 예들은 저 면적의 퓨즈 타입 셀 어레이를 포함하는 비휘발성 메모리 장치에 대해 개시한다.
본 문서의 다양한 실시 예들은 퓨즈 타입 셀 어레이의 각 컬럼 별 공통 노드에 대한 방전 회로를 포함하는 비휘발성 메모리 장치에 대해 개시한다.
본 문서의 다양한 실시 예들에 따르면, 메모리 장치는, 서로 다른 타입의 단위 셀들이 교대로 배치된 이퓨즈 셀 어레이를 포함하며, 상기 서로 다른 타입의 단위 셀들 각각은, PN 다이오드, 제1 NMOS 트랜지스터, 및 퓨즈를 포함하되, 제1 타입의 단위 셀과 제2 타입의 단위 셀은 공통 노드를 통해 서로 연결되며, 상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀은, 상기 공통 노드를 기준으로 서로 좌우 대칭 구조를 갖도록 배열될 수 있다.
일 실시 예에 따르면, 상기 서로 좌우 대칭 구조를 갖도록 배열되는 상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀은, 동일한 비트 라인에 연결될 수 있다.
일 실시 예에 따르면, 상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀을 둘러싸도록 배치되는 P형 가드링을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 퓨즈는, 상기 공통 노드와 제1 노드 사이에 연결되고, 상기 제1 NMOS 트랜지스터는 게이트가 RWL에 연결되고, 양단은 비트 라인 및 상기 제1 노드와 연결되고, 상기 PN 다이오드는, 애노드가 상기 제1 노드를 통해 상기 퓨즈에 연결되고, 캐소드가 WWLB에 연결되되, 상기 RWL은, 읽기 워드 라인의 활성화 여부를 나타내는 RWL 신호가 입력되는 라인이고, 상기 WWLB는, 쓰기 워드 라인 활성화 여부를 나타내는 WWL 신호를 반전시킨 WWLB 신호가 입력되는 라인일 수 있다.
일 실시 예에 따르면, 상기 단위 셀들 외부에 배치되어, 상기 공통 노드를 통해 상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀에 프로그램 전류를 공급하는 제1 PMOS 트랜지스터를 더 포함하며, 상기 제1 PMOS 트랜지스터의 게이트는, 퓨즈 블로잉(fuse blowing) 신호를 반전시킨 BLOWB 신호가 입력되는 라인에 연결되고, 양단은 전원 전압과 상기 공통 노드에 연결될 수 있다.
일 실시 예에 따르면, 상기 단위 셀들 외부에 배치되어, 상기 공통 노드를 통해 상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀을 접지에 연결하는 제2 NMOS 트랜지스터를 더 포함하며, 상기 제2 NMOS 트랜지스터의 게이트는, 읽기 모드 여부를 나타내는 RD 신호가 입력되는 라인에 연결되고, 양단은 상기 공통 노드와 접지에 연결될 수 있다.
일 실시 예에 따르면, 상기 이퓨즈 셀 어레이의 행(column)들 중에서 선택된 행의 공통 노드로 프로그램 전류를 공급하는 프로그램 드라이버, 및 상기 선택된 행의 비트 라인의 전압에 기초하여 상기 선택된 행의 단위 셀들 중 어느 하나의 단위 셀의 데이터를 읽는 센스 앰프를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 메모리 장치의 동작 모드에 따른 제어 신호들에 기반하여, 상기 공통 노드에 충전된 전압을 방전시키는 공통 노드 방전 회로를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 제어 신호는, 읽기 모드 여부를 나타내는 RD 신호, 및 퓨즈 블로잉 신호를 반전시킨 BLOWB 신호를 포함할 수 있다.
일 실시 예에 따르면, 상기 공통 노드 방전 회로는, 상기 RD 신호를 반전시켜 출력하는 제1 인버터, 상기 제1 인버터의 출력 신호와 상기 BLOWB 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트, 상기 NAND 게이트의 출력 신호를 반전시켜 출력하는 제2 인버터, 게이트가 상기 제2 인버터의 출력 단과 연결되고, 양단이 상기 공통 노드와 접지에 연결되어, 상기 제2 인버터의 출력 신호에 따라 온/오프 되는 제3 NMOS 트랜지스터를 포함할 수 있다.
일 실시 예에 따르면, 상기 공통 노드 방전 회로는, 상기 메모리 장치의 동작 모드가 대기 모드 또는 '0'프로그램 모드인 경우, 상기 제3 NMOS 트랜지스터를 온 시켜 상기 공통 노드에 충전된 전압을 방전 시킬 수 있다.
일 실시 예에 따르면, 상기 메모리 장치의 동작 모드가 대기 모드 또는 '0'프로그램 모드인 경우, 상기 RD 신호는 로우 레벨이고, 상기 BLOWB 신호는 하이 레벨일 수 있다.
일 실시 예에 따르면, 상기 공통 노드 방전 회로는, 상기 단위 셀들 외부에 배치될 수 있다.
본 문서의 다양한 실시 예들에 따르면, 메모리 장치는, 복수의 단위 셀들을 포함하는 이퓨즈 셀 어레이, 상기 이퓨즈 셀 어레이의 행(column)들 중에서 선택된 행의 단위 셀들이 연결된 공통 노드로 프로그램 전압을 공급하는 프로그램 드라이버, 및 상기 프로그램 전압에 의해 상기 공통 노드에 충전된 전압을 상기 메모리 장치의 동작 모드에 따른 제어 신호들에 기반하여 방전시키는 공통 노드 방전 회로를 포함할 수 있다.
일 실시 예에 따르면, 상기 제어 신호는, 읽기 모드 여부를 나타내는 RD 신호, 및 퓨즈 블로잉(fuse blowing) 신호를 반전시킨 BLOWB 신호를 포함할 수 있다.
일 실시 예에 따르면, 상기 공통 노드 방전 회로는, 상기 RD 신호를 반전시켜 출력하는 제1 인버터, 상기 제1 인버터의 출력 신호와 상기 BLOWB 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트, 상기 NAND 게이트의 출력 신호를 반전시켜 출력하는 제2 인버터, 및 게이트가 상기 제2 인버터의 출력 단과 연결되고, 양단이 상기 공통 노드와 접지에 연결되어, 상기 제2 인버터의 출력 신호에 따라 온/오프 되는 제3 NMOS 트랜지스터를 포함할 수 있다.
일 실시 예에 따르면, 상기 공통 노드 방전 회로는, 상기 메모리 장치의 동작 모드가 대기 모드 또는 '0'프로그램 모드인 경우, 상기 제3 NMOS 트랜지스터를 온 시켜 상기 공통 노드에 충전된 전압을 방전 시킬 수 있다.
일 실시 예에 따르면, 상기 메모리 장치의 동작 모드가 대기 모드 또는 '0'프로그램 모드인 경우, 상기 RD 신호는 로우 레벨이고, 상기 BLOWB 신호는 하이 레벨일 수 있다.
일 실시 예에 따르면, 상기 공통 노드 방전 회로는, 상기 복수의 단위 셀들 외부에 배치될 수 있다.
일 실시 예에 따르면, 상기 복수의 단위 셀들 각각은, 상기 공통 노드와 제1 노드 사이에 연결되는 퓨즈, 게이트가 RWL에 연결되고, 양단은 비트 라인 및 상기 제1 노드와 연결되는 제1 NMOS 트랜지스터, 및 애노드가 상기 제1 노드를 통해 상기 퓨즈에 연결되고, 캐소드가 WWLB에 연결되는 PN 다이오드를 포함하며, 상기 RWL은, 읽기 워드 라인의 활성화 여부를 나타내는 RWL 신호가 입력되는 라인이고, 상기 WWLB는, 쓰기 워드 라인 활성화 여부를 나타내는 WWL 신호를 반전시킨 WWLB 신호가 입력되는 라인일 수 있다.
본 문서의 다양한 실시 예들에 따르면, 각 컬럼(column)의 공통 노드(common node)를 기준으로 짝수 번째 단위 셀과 홀수 번째 단위 셀이 대칭 구조를 갖도록 배치하여, 퓨즈 타입 셀 어레이의 면적을 최소화할 수 있다. 또한, 대칭 구조를 갖는 짝수 번째 단위 셀과 홀수 번째 단위 셀을 둘러싸는 P+형 가드링(P+ Guard ring)을 배치하여, 인접한 컬럼들 사이의 누설 전류를 방지할 수 있다.
본 문서의 다양한 실시 예들에 따르면, 퓨즈 타입 셀 어레이의 각 컬럼 별 공통 노드에 대한 방전 회로를 포함함으로써, 특정 단위 셀의 프로그램 동작 시에 공통 노드에 충전된 전류로 인해 다른 단위 셀의 퓨즈가 손상되는 것을 방지할 수 있다.
도 1은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치의 블록도이다.
도 2는 일 실시 예에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치가 형성된 칩의 레이아웃을 도시한 도면이다.
도 3은 일 실시 예에 따른 단위 셀의 구조를 나타내는 예시도이다.
도 4는 일 실시 예에 따른 한 쌍의 단위 셀을 포함하는 퓨즈 타입의 셀 어레이(60)의 구조를 나타내는 예시도이다.
도 5는 일 실시 예에 따른 두 쌍의 단위 셀을 포함하는 퓨즈 타입의 셀 어레이(60)의 구조를 나타내는 예시도이다.
도 6a 및 도 6b는 일 실시 예에 따른 4 쌍의 단위 셀을 포함하는 퓨즈 타입의 셀 어레이(60)의 구조를 나타내는 예시도이다.
도 7은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치에서 단위 셀의 연결 구조를 나타내는 도면이다.
도 8은 다양한 실시 예들에 따른 단위 셀의 읽기 전류 및 쓰기 전류 흐름을 나타내는 예시도이다.
도 9는 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치에서 공통 노드에 대한 방전 회로 구성도이다.
도 10은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치에서 프로그램 동작 시 공통 노드의 전류를 측정한 결과이다.
도 11은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치의 쓰기 동작을 설명하는 회로 구성도이다.
도 12는 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치의 쓰기 동작을 설명하는 회로 구성도이다.
도 13은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치의 읽기 동작을 설명하는 회로 구성도이다.
본 문서의 이점 및 특징, 그리고 그것들을 달성하는 장치 및 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 문서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 문서의 개시가 완전 하도록 하며, 본 문서가 속하는 기술분야에서 통상의 지식을 가진 자에게 문서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 문서는 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 또는 유사한 구성 요소에 대해서는, 동일 또는 유사한 참조 부호가 사용될 수 있다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 문서를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다.
따라서, 이하에서 언급되는 제 1 구성 요소는 본 문서의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다. 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 문서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 실시 예에서 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 eFPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성 요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
본 문서의 몇몇 실시 예들과 관련하여 설명되는 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당 업계에 알려진 임의의 다른 형태의 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 커플링되며, 그 프로세서는 기록 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다.
도 1은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치(10)의 블록도이다. 본 문서의 다양한 실시 예들에서, 퓨즈는 이퓨즈(electrical fuse, eFuse)를 의미하며, 퓨즈 타입의 셀 어레이를 갖는 비휘발성 메모리 장치는 이퓨즈 방식의 OTP 메모리(one time programmable memory)를 의미할 수 있다. 이퓨즈 방식은, 각 단위 셀의 퓨즈에 고전압을 가하여 퓨즈를 끊거나(blowing) 퓨즈를 끊지 않고 유지하여, 이진 정보를 프로그램하는 방식을 의미할 수 있다. 도 1에 도시된 비휘발성 메모리 장치(10)의 구성은 본 문서의 실시 예들을 설명하기 위한 예시일 뿐, 본 문서의 비휘발성 메모리 장치(10)는 이에 한정되지 않는다. 예를 들어, 비휘발성 메모리 장치(10)는 도 1에 도시된 구성 요소들 이외에 적어도 하나의 다른 구성 요소를 더 포함하거나, 도 1에 도시된 적어도 하나의 구성 요소가 다른 구성 요소로 대체될 수 있다.
도 1을 참조하면, 비휘발성 메모리 장치(10)는, 제어 로직(control logic, 20), 워드 라인 드라이버(WL Driver, 40), 프로그래밍 드라이버(PD Driver, 50), 이퓨즈 셀 어레이(eFuse cell array, 60), 및 비트 라인 센스 앰프(BL sense amplifier(BL S/A), 70)를 포함할 수 있다.
제어 로직(20)은 입력 단자를 통해 입력되는 외부 제어 신호에 기초하여 프로그램 모드 또는 읽기 모드에 적합한 내부 제어 신호를 생성하고, 생성된 제어 신호를 워드 라인 드라이버(40), 프로그래밍 드라이버(50), 및 비트 라인 센스 앰프(70)로 공급할 수 있다. 입력 단자는, 예를 들어, DIN[15:0] 단자, ACCESS 단자, PEB 단자, WREN 단자, RE 단자, RESETB 단자, RD 단자, 및 TE 단자를 포함할 수 있다.
워드 라인 드라이버(40)는 워드 라인 선택기를 포함하여, 프로그래밍 동작에 이용되는 쓰기 워드 라인(WWL), 또는 읽기 동작에 이용되는 읽기 워드 라인(RWL)을 활성화할 수 있다. 예를 들어, 워드 라인 드라이버(40)는 ADD 단자를 통해 입력되는 신호에 기반하여 특정 쓰기 워드 라인(WWL) 또는 읽기 워드 라인(RWL)을 선택 및 활성화할 수 있다.
프로그래밍 드라이버(50)는 비트 라인 선택기를 포함하여, WSEL 단자를 통해 입력되는 신호에 기반하여 특정 비트 라인에 대응되는 컬럼의 공통 노드로 프로그램 전류를 공급할 수 있다.
이퓨즈 셀 어레이(60)는 복수의 단위 셀들을 포함할 수 있다. 복수의 단위 셀들은 복수의 워드 라인들 및 복수의 비트 라인들과 연결될 수 있다. 복수의 단위 셀들 각각은, 프로그래밍 드라이버(50)로부터 제공되는 프로그램 전류를 기반으로, 데이터 쓰기 동작을 수행할 수 있다. 이퓨즈 셀 어레이(60)를 구성하는 복수의 단위 셀들 중 동일한 비트 라인에 연결된 단위 셀들 및/또는 동일한 공통 노드를 가지는 단위 셀들은 컬럼으로 지칭될 수 있다. 또한, 이퓨즈 셀 어레이(60)의 복수의 단위 셀들 중 동일한 워드 라인에 연결된 단위 셀들은 하나의 열(row)에 연결된 단위 셀들일 수 있다.
비트 라인 센스 앰프(70)는 이퓨즈 셀 어레이(60)에 연결된 비트 라인에서 출력되는 디지털 데이터를 검출하고, 검출된 디지털 데이터를 출력 단자(DOUT)를 통해 출력할 수 있다.
도 1에서, VDD 단자 및 VSS 단자는 외부 공급 전원 및 접지 전압을 공급하기 위한 단자일 수 있다.
이하 설명되는 본 문서의 다양한 실시 예들에서, 이퓨즈 셀 어레이(60)의 형태 또는 용량은 특별히 제한되지는 않는다. 다만, 본 문서에서는 설명의 편의를 위해, 이퓨즈 셀 어레이(60)의 용량이 128열 * 16행(column)인 경우를 예로 들어 설명한다. 예를 들어, 본 문서에서 설명되는 이퓨즈 셀 어레이(60)는 128개의 워드 라인과 16개의 비트 라인을 포함할 수 있다. 따라서, 이퓨즈 셀 어레이(60)는 총 2048개의 단위 셀들을 포함할 수 있다.
도 2는 일 실시 예에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치(10)가 형성된 칩의 레이아웃을 도시한 도면이다.
도 2를 참조하면, 비휘발성 메모리 장치(10)가 형성된 칩에는 이퓨즈 셀 어레이(60)가 배치되고, 이퓨즈 셀 어레이(40)의 주변에는 워드 라인 드라이버(40), 프로그래밍 드라이버(50), 및 비트 라인 센스 앰프(70), 및 제어 로직(20)들이 배치될 수 있다. 예를 들어, 이퓨즈 셀 어레이(60)의 우측에 워드 라인 드라이버(40)가 배치되고, 이퓨즈 셀 어레이(60)의 하측에 프로그래밍 드라이버(50)가 배치될 수 있다. 프로그래밍 드라이버(50)의 하측에는 비트 라인 센스 앰프(70)가 배치되고, 워드 라인 드라이버(40)의 하측 및 프로그래밍 드라이버(50)의 우측에 해당하는 칩의 우측 코너에는 제어 로직(20)이 배치될 수 있다.
본 문서의 일 실시 예에 따르면, 비휘발성 메모리 장치(10)의 각 구성 요소들을 도 2와 같은 구조로 배치함으로써, 비휘발성 메모리 장치(10)의 칩 크기를 소형화 할 수 있다. 그러나, 비휘발성 메모리 장치(10)의 각 구성 요소들의 배치 구조가 도 2에 도시된 바와 같은 구조로 한정되는 것은 아니다.
앞서 설명하였듯이, 이퓨즈 셀 어레이(60)는 복수의 단위 셀(100)들로 구성될 수 있다. 예를 들어, 워드 라인이 128개이고, 비트 라인이 16개인 경우, 이퓨즈 셀 어레이(60)는 2048개의 단위 셀(100)들로 구성될 수 있다.
도 3은 일 실시 예에 따른 단위 셀의 구조를 나타내는 예시도이다.
도 3에 도시된 바와 같이, 단위 셀(100)은, PN 다이오드(110), 제1 NMOS 트랜지스터(120), 및 퓨즈(130)를 포함할 수 있다.
PN 다이오드(110)는 WWLB와 제1 노드(N1) 사이에 연결될 수 있다. WWLB는, 쓰기 워드 라인 활성화 여부를 나타내는 WWL 신호에 대한 반전 신호(WWLB)가 입력되는 라인일 수 있다. 예를 들어, PN 다이오드(110)의 애노드는 제1 노드(N1)를 통해 퓨즈(130)와 연결되고, PN 다이오드(110)의 캐소드는 WWLB와 연결될 수 있다.
제1 NMOS 트랜지스터(120)의 게이트는 RWL에 연결되고, 양단은 비트 라인 및 제1 노드(N1)와 연결될 수 있다. 제1 NMOS 트랜지스터(120)의 양단은 소스 단자 및 드레인 단자를 의미한다. 예를 들어, 제1 NMOS 트랜지스터(120)의 드레인 단자는 비트 라인에 연결되고, 소스 단자는 제1 노드(N1)를 통해 퓨즈(130)와 연결될 수 있다. RWL은 읽기 워드 라인 활성화 여부를 나타내는 RWL 신호가 입력되는 라인일 수 있다.
퓨즈(130)는 제1 노드(N1)와 공통 노드(common node; CN) 사이에 연결될 수 있다. 공통 노드(CN)는 이퓨즈 셀 어레이(60)의 각 행 별로 존재하며, 각 행에 배치된 단위 셀들은 하나의 공통 노드(CN)에 연결될 수 있다. 퓨즈(130)는 폴리-실리콘(Poly-Si) 층에 CoSi2 등의 실리사이드가 형성된 구조를 사용할 수 있다. 퓨즈(130)는 공통 노드(CN)를 통해 프로그램 전류를 공급받을 수 있다. 여기서 공통 노드(CN)는 공통 라인(common line, CL)로 부를 수 있다. 공통 라인(common line, CL) 또는 공통 노드(CN)가 프로그램 동작뿐만 아니라, 읽기 동작 시에도 사용될 수 있다. 프로그램 동작 및 읽기 동작에 공통적으로 사용한다는 의미로 공통 노드(CN) 또는 공통 라인(CL)으로 부를 수 있다.
일 실시 예에 따르면, 하나의 단위 셀에서 PN 다이오드(110)는 제1 NMOS 트랜지스터(120)의 하측에 배치되고, 퓨즈(130)는 PN 다이오드(110) 및 제1 NMOS 트랜지스터(120)의 좌측 또는 우측에 배치될 수 있다. PN 다이오드(110), 제1 NMOS 트랜지스터(120), 및 퓨즈(130)의 배치 위치는, 각 단위 셀이 해당 컬럼 내에서 짝수 번째 단위 셀인지 또는 홀수 번째 단위 셀인지 여부에 따라 달라질 수 있다. 예를 들어, 짝수 번째 단위 셀의 경우, 퓨즈(130)가 PN 다이오드(110) 및 제1 NMOS 트랜지스터(120)의 우측에 배치되고, 홀수 번째 단위 셀의 경우, 퓨즈(130)가 PN 다이오드(110) 및 제1 NMOS 트랜지스터(120)의 좌측에 배치될 수 있다. 각 단위 셀에 포함되는 구성 요소들(예: PN 다이오드(110), 제1 NMOS 트랜지스터(120), 및 퓨즈(130))의 배치 위치는 하기 도 4에서 보다 상세히 설명할 것이다.
도 4는 일 실시 예에 따른 한 쌍의 단위 셀을 포함하는 퓨즈 타입의 셀 어레이(60)의 구조를 나타내는 예시도이다.
도 4를 참조하면, 퓨즈 타입의 셀 어레이(60)는 적어도 한 쌍의 단위 셀을 포함한다. 적어도 한 쌍의 단위 셀은 제1 단위 셀(100a)과 제2 단위 셀(100b)을 포함할 수 있다. 제1 단위 셀(100a)과 제2 단위 셀(100b)을 각각 짝수(even) 번째 단위 셀(100a)과 홀수(odd) 번째 단위 셀(100b)로 부를 수 있다. 또는 제1 단위 셀(100a)과 제2 단위 셀(100b)을 각각 제1 타입의 단위 셀(100a)과 제2 타입의 단위 셀(100b)로 부를 수 있다.
제1 단위 셀(100a)과 제2 단위 셀(100b)은, 공통 노드(CN)를 기준으로 서로 대칭되는 구조를 가질 수 있다. 예를 들어, 제1 단위 셀(100a)은 퓨즈(130a)가 PN 다이오드(110a) 및 제1 NMOS 트랜지스터(120a)의 우측에 배치되는 구조를 갖을 수 있다. 제2 단위 셀(100b)은 퓨즈(130b)가 PN 다이오드(110b) 및 제1 NMOS 트랜지스터(120b)의 좌측에 배치되는 구조를 가질 수 있다. 또한, 제1 단위 셀(100a)과 제2 단위 셀(100b)은 공통 노드(CN)를 기준으로 좌우로 나란히 배치될 수 있다. 예를 들어, 공통 노드(CN)를 기준으로 좌측에 위치한 제1 단위 셀(100a)과 우측에 위치한 제2 단위 셀(100b)이 좌우 대칭 구조를 이루도록, 좌우로 나란한 위치에 배치될 수 있다. 본 문서의 일 실시 예에서는 퓨즈 타입의 셀 어레이(60)의 각 단위 셀들을 상기와 같이 구성함으로써, 퓨즈 타입의 셀 어레이(60)가 차지하는 면적을 최소화할 수 있다. 또한 제1 및 제2 단위 셀을 둘러싸는 P형 가드링(P+ Guard ring, 410)을 배치할 수 있다. P형 가드링(P+ Guard ring, 410)은 고농도로 도핑된 P형 도핑 영역을 말한다.
정리해보면, 한 쌍의 단위 셀들은 공통 노드(CN)를 기준으로 서로 대칭되는 구조를 가질 수 있다. 여기서 한 쌍의 단위 셀들은 짝수(even) 번째 단위 셀과 홀수(odd) 번째 단위 셀을 하나씩 포함할 수 있다. 그래서 공통 노드(CN)를 기준으로, 짝수(even) 번째 단위 셀과 홀수(odd) 번째 단위 셀은 서로 대칭되는 구조를 가질 수 있다. 또는 한 쌍의 단위 셀들은 제1 타입의 단위 셀과 제2 타입의 단위 셀을 하나씩 포함할 수 있다. 그래서 공통 노드(CN)를 기준으로, 제1 타입의 단위 셀과 제2 타입의 단위 셀은, 서로 대칭되는 구조를 가질 수 있다.
앞서 언급했듯이, 공통 노드(CN)는 공통 라인(common line, CL)으로 부를 수 있다. 공통 라인(common line, CL) 또는 공통 노드(CN)가 프로그램 동작뿐만 아니라, 읽기 동작 시에도 사용될 수 있다. 프로그램 동작 및 읽기 동작에 공통적으로 사용한다는 의미로 공통 노드(CN) 또는 공통 라인(CL)으로 부를 수 있다.
도 5는 일 실시 예에 따른 두 쌍의 단위 셀을 포함하는 퓨즈 타입의 셀 어레이(60)의 구조를 나타내는 예시도이다.
도 5를 참조하면, 퓨즈 타입의 셀 어레이(60)는 두 쌍의 단위 셀들을 포함할 수 있다. 두 쌍의 단위 셀들 중 한 쌍은 제1 단위 셀(100a), 및 제2 단위 셀(100b)을 포함할 수 있고, 다른 한 쌍은 제3 단위 셀(100a-1)과 제4 단위 셀(100b-1)을 포함할 수 있다. 예를 들어, 퓨즈 타입의 셀 어레이(60)의 n column(401)에는 제1 단위 셀(100a)과 제2 단위 셀(100b)을 포함하는 한 쌍의 단위 셀이 배치될 수 있다. 그리고, 퓨즈 타입의 셀 어레이(60)의 n+1 column(402)에는 제3 단위 셀(100a-1)과 제4 단위 셀(100b-1)을 포함하는 다른 한 쌍의 단위 셀이 배치될 수 있다. 여기서, 제1 단위 셀(100a)과 제4 단위 셀(100b-1)은 서로 미러(mirror) 형태를 갖는다. 마찬가지로, 제2 단위 셀(100b)과 제4 단위 셀(100a-1)도 서로 미러(mirror) 형태를 갖는다. 그래서 n column(401)에 배치된 한 쌍의 단위 셀 구조와, n+1 column(402)에 배치된 다른 한 쌍의 단위 셀 구조는, 제1 가상 선(450)을 기준으로 서로 대칭되는 구조를 가진다. 제1 가상 선(450)은 P형 가드링(410)과 중첩되는 선이다. 그래서 n column(401)에 배치된 한 쌍의 단위 셀 구조와, n+1 column(402)에 배치된 다른 한 쌍의 단위 셀 구조는, P형 가드링(410)를 기준으로 서로 대칭되는 구조를 가진다고 말할 수 있다.
제1 내지 제4 PN 다이오드(110a, 110b, 110a-1, 110b-1)가 N형 도펀트로 이온 주입된, 제1 내지 제4 NW(N-type Well) 영역들(150a, 150b, 150a-1, 150b-1)에 각각 형성된다. 제2 NW(150b)와 제3 NW(150a-1)은 서로 인접하여 배치된다. 여기서 각 단위 셀들을 상술한 바와 같이 구성하는 경우, 인접한 컬럼들 사이에서 누설 전류(점선의 화살표)가 발생될 수 있다. 예를 들어, PN 다이오드(110)가 형성된 NW(N-type Well) 영역들(150b, 150a-1)이 인접하게 배치되는 경우, 인접한 PN 다이오드 사이에 기생 BJT(parasitic Bipolar Junction Transistor, 160)가 형성되어 누설 전류가 발생될 수 있다. 예를 들어, n번째 행(401)의 1번째 단위 셀(100b) 내 PN 다이오드(110b)와 n+1번째 행(402)의 0번째 단위 셀(100a-1) 내 PN 다이오드(110a-1)가 인접하게 배치되어 두 PN 다이오드들(110b, 110a-1) 사이에 기생 BJT(160)가 형성되어 누설 전류(점선의 화살표)가 발생될 수 있다. PN 다이오드들(110b, 110a-1) 사이에 발생되는 누설 전류(점선의 화살표)는, PN 다이오드들과 전기적으로 연결된 퓨즈를 손상시킬 수 있으므로, 퓨즈의 손상을 방지하기 위해 누설 전류(점선의 화살표)를 최소화하는 것이 매우 중요하다.
따라서, 본 문서의 일 실시 예에서는 인접한 컬럼들 간에 누설 전류가 발생되는 것을 방지하기 위해, 대칭 구조를 갖는 짝수 번째 단위 셀과 홀수 번째 단위 셀 주변에 P형 가드링(P+ Guard ring, 410)을 배치할 수 있다. 예를 들어, n번째 행(401)의 0번째 단위 셀(100a)과 1번째 단위 셀(100b)을 둘러싸는 P형 가드링(410)을 배치하고, n+1번째 행(402)의 0번째 단위 셀(100a-1)과 1번째 단위 셀(100b-1)을 둘러싸는 P형 가드링(410)을 배치할 수 있다. 예컨대, n번째 행(401)의 1번째 단위 셀(100b) 내 PN 다이오드(110b)와 n+1번째 행(402)의 0번째 단위 셀(100a-1) 내 PN 다이오드(110a-1) 사이에는 P형 가드링(410)이 배치됨으로써, 두 PN 다이오드들(110b, 110a-1) 사이에 기생 BJT(160)가 형성되는 것을 방지할 수 있고, 이를 통해 누설 전류(점선의 화살표)가 발생되는 것을 방지할 수 있다. 다시 말해, 두 PN 다이오드들(110b, 110a-1) 사이에 발생하는 누설 전류(점선의 화살표)를 줄이기 위해, 제2 NW(150b)와 제3 NW(150a-1) 사이에 P형 가드링(P+ Guard ring, 410)이 배치될 수 있다. P형 가드링(P+ Guard ring, 410)의 도핑 농도는 제2 NW(150b)와 제3 NW(150a-1)의 도핑 농도보다 높다.
도 6a는 일 실시 예에 따른 4 쌍의 단위 셀을 포함하는 퓨즈 타입의 셀 어레이(60)의 구조를 나타내는 예시도이다.
도 6a를 참조하면, 퓨즈 타입의 셀 어레이(60)의 first row에는 적어도 4개의 단위 셀들(100a, 100b, 100a-1, 100b-1)을 포함하고 있다. 또한 second row에는 적어도 4개의 단위 셀들(100c, 100d, 100c-1, 100d-1)을 포함하고 있다.
퓨즈 타입의 셀 어레이(60)에서 한 쌍의 단위 셀 구조는 도 4에서 설명한 바와 같다. 즉, 한 쌍의 단위 셀들은 공통 노드(CN)를 기준으로 서로 대칭되는 구조를 가질 수 있다. 여기서 한 쌍의 단위 셀들은 짝수(even) 번째 단위 셀과 홀수(odd) 번째 단위 셀을 하나씩 포함할 수 있다. 그래서 공통 노드(CN)를 기준으로, 짝수(even) 번째 단위 셀과 홀수(odd) 번째 단위 셀은 서로 대칭되는 구조를 가질 수 있다. 또는 한 쌍의 단위 셀들은 제1 타입의 단위 셀과 제2 타입의 단위 셀을 하나씩 포함할 수 있다. 그래서 공통 노드(CN)를 기준으로, 제1 타입의 단위 셀과 제2 타입의 단위 셀은, 서로 대칭되는 구조를 가질 수 있다.
예를 들어, 각 행(column)(401, 402)의 짝수(even) 번째 단위 셀들(100a, 100c)(또는 제1 타입 단위 셀들)과 홀수(odd) 번째 단위 셀들(100b, 100d)(또는 제2 타입 단위 셀들)은, 공통 노드(CN)를 기준으로 서로 대칭되는 구조를 가질 수 있다. 예를 들어, 0번째 단위 셀(100a)은 퓨즈(130a)가 PN 다이오드(110a) 및 제1 NMOS 트랜지스터(120a)의 우측에 배치되는 구조를 갖고, 1번째 단위 셀(100b)은 퓨즈(130b)가 PN 다이오드(110b) 및 제1 NMOS 트랜지스터(120b)의 좌측에 배치되는 구조를 가질 수 있다. 또한, 짝수(even) 번째 단위 셀들(100a, 100c)과 홀수(odd) 번째 단위 셀들(100b, 100d)은 공통 노드(CN)를 기준으로 좌우로 나란히 배치될 수 있다. 예를 들어, 공통 노드(CN)를 기준으로 좌측에 위치한 0번째 단위 셀(100a)과 우측에 위치한 1번째 단위 셀(100b)이 좌우 대칭 구조를 이루도록, 좌우로 나란한 위치에 배치될 수 있다. 본 문서의 일 실시 예에서는 퓨즈 타입의 셀 어레이(60)의 각 단위 셀들을 상기와 같이 구성함으로써, 퓨즈 타입의 셀 어레이(60)가 차지하는 면적을 최소화할 수 있다.
계속해서, 도 6a를 참조하면, 퓨즈 타입의 셀 어레이(60)에서 first row에 있는 단위 셀들의 구조(100a, 100b, 100a-1, 100b-1)는 앞서 도 5에서 설명한 바와 같다. 즉, n column(401)에 배치된 한 쌍의 단위 셀(100a, 100b) 구조와, n+1 column(402)에 배치된 다른 한 쌍의 단위 셀(100a-1, 100b-1) 구조는, P형 가드링(410)를 기준으로 서로 대칭되는 구조를 가진다고 말할 수 있다.
또한, 가상 선(450)을 기준으로, n column(401)에 배치된 단위 셀들(100a, 100b, 100c, 100d) 구조는, n+1 column(402)에 배치된 단위 셀들(100a-1, 100b-1, 100c-1, 100d-1) 구조와 서로 대칭되는 구조(mirror 형태)를 가진다. 여기서 가상 선(450)은 P형 가드링(410)과 중첩되는 선이다. 다른 말로 표현하면, P형 가드링(410)을 기준으로, n column(401)에 배치된 단위 셀들(100a, 100b, 100c, 100d) 구조는, n+1 column(402)에 배치된 단위 셀들(100a-1, 100b-1, 100c-1, 100d-1) 구조와 서로 대칭되는 구조(mirror 형태)를 가진다.
계속해서, 도 6a를 참조하면, second row에 있는 단위 셀들(100c, 100d, 100c-1, 100d-1)은 first row에 있는 단위 셀들(100a, 100b, 100a-1, 100b-1)과 똑같은 모양으로 반복되는 구조를 갖는다. 그리고 PN 다이오드 위치가 가급적 서로 멀리 떨어져 있는 구조이다. First row에 배치된 PN 다이오드와 second row에 PN 다이오드는 최대한 멀리 떨어져 배치된다. First row에 있는 단위 셀들(100a, 100b, 100a-1, 100b-1)과 second row에 있는 단위 셀들(100c, 100d, 100c-1, 100d-1) 사이에는 누설 전류를 줄이기 위한, P형 가드링 구조(410)가 형성되어 있다.
도 6b는 일 실시 예에 따른 4 쌍의 단위 셀을 포함하는 퓨즈 타입의 셀 어레이(60)의 구조를 나타내는 예시도이다.
도 6b를 참조하면, 퓨즈 타입의 셀 어레이(60)에서 first row에 있는 단위 셀들의 구조(100a, 100b, 100a-1, 100b-1)는 앞서 도 5에서 설명한 바와 같다. 그런데 n column(401) 및 second row에 있는 단위 셀들(100c, 100d)은, 제2 가상 선(470)을 기준으로 first row에 있는 단위 셀들(100a, 100b)의 구조와 mirror 형태를 갖는다. 마찬가지로 n+1 column(402) 및 second row에 있는 단위 셀들(100c-1, 100d-1)도 first row 에 있는 단위 셀들(100a-1, 100b-1)과 제2 가상 선(470)을 기준으로 mirror 형태를 갖는다. 그래서 제1 가상 선(450)과 제2 가상 선(470)이 교차되는 중앙 부분에 4개의 PN 다이오드들(110b, 110a-1, 110d, 110c-1)이 서로 가까이 배치되는 모양을 갖는다. 4개의 PN 다이오드들(110b, 110a-1, 110d, 110c-1)이 서로 가까이 배치되어도 고농도의 P형 가드링(410)이 그 PN 다이오드들(110b, 110a-1, 110d, 110c-1) 사이에 배치되어 있기 때문에, 누설 전류를 막을 수 있다.
본 문서의 실시 예들에 따르면, 이퓨즈 셀 어레이를 도 4, 도 5, 도 6a 및 도6b에 도시된 바와 같이 구성함으로써, 이퓨즈 셀 어레이의 면적을 최소화하면서, 누설 전류가 발생되는 것을 방지할 수 있다.
도 7은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치에서 단위 셀의 연결 구조를 나타내는 도면이다.
도 7을 참조하면, 단위 셀(100)은 PN 다이오드(110), 제1 NMOS 트랜지스터(또는 제1 스위칭 소자)(120) 및 퓨즈(130)를 포함할 수 있다. 단위 셀(100) 내부의 다이오드(110), 제1 NMOS 트랜지스터(120), 및 퓨즈(130)의 연결 구조는 도 3에서 설명한 바와 동일하므로, 이에 대한 설명은 생략한다.
일 실시 예에 따르면, 단위 셀(100)의 퓨즈(130)는 공통 노드(CN)를 통해 단위 셀 외부에 배치된 제2 NMOS 트랜지스터(또는 제2 스위칭 소자)(140), 및 제1 PMOS 트랜지스터(또는 제3 스위칭 소자)(210)와 연결될 수 있다. 여기서, 제2 및 제3 스위칭 소자들(140, 210)은 단위 셀(100)의 외부에 배치될 수 있다. 이는, 제2 및 제3 스위칭 소자들(140, 210)이 동일 행에 포함되는 복수의 단위 셀들에 공통으로 연결되기 때문이다. 예를 들어, 제2 NMOS 트랜지스터(140) 및 제1 PMOS 트랜지스터(210)는 공통 노드(CN)를 통해 n번째 행에 포함되는 복수의 단위 셀들과 연결될 수 있다.
상술한 바와 같이, 제2 및 제3 스위칭 소자들(140, 210)을 단위 셀(100) 외부에 배치함으로써, 각 단위 셀(100)의 크기를 최소화하여, 복수의 단위 셀들로 구성된 이퓨즈 셀 어레이(60) 전체의 크기를 감소시킬 수 있다. 즉, 비휘발성 메모리 장치(10)의 칩의 면적 중 가장 많은 면적을 차지하는 이퓨즈 셀 어레이(60)의 크기를 감소시킴으로써, 칩의 크기를 축소시킬 수 있는 효과를 얻을 수 있다.
제2 NMOS 트랜지스터(140)의 게이트 단자는 RD와 연결되고, 양단은 공통 노드(CN) 및 접지와 연결될 수 있다. 예를 들어, 제2 NMOS 트랜지스터(140)는 공통 노드(CN)를 통해 복수의 단위 셀들의 퓨즈들과 연결될 수 있다.
제1 PMOS 트랜지스터(210)의 게이트 단자는 BLOWB 라인과 연결되고, 양단은 전원 전압 및 공통 노드(CN)에 연결될 수 있다. 예를 들어, 제1 PMOS 트랜지스터(210)는 공통 노드(CN)를 통해 복수의 단위 셀들의 퓨즈들과 연결될 수 있다. BLOWB 라인은, 퓨즈 블로잉(fuse blowing) 여부를 나타내는 신호에 대한 반전 신호가 제공되는 라인일 수 있다.
도 8은 다양한 실시 예들에 따른 단위 셀의 읽기 전류 및 쓰기 전류 흐름을 나타내는 예시도이다.
도 8을 참조하면, 점선 화살표 ①은 프로그램 동작 시의 단위 셀(100)에 대한 전류 흐름 경로를 나타낸다.
일 실시 예에 따르면, 제1 PMOS 트랜지스터(210)는 BLOWB 라인을 통해 하이 레벨의 신호가 제공되는 경우에 오프(OFF)될 수 있다. 여기서, 하이 레벨의 BLOWB는 퓨즈 블로잉이 필요하지 않음을 나타낼 수 있다.
일 실시 예에 따르면, 제1 PMOS 트랜지스터(210)는 BLOWB 라인을 통해 로우 레벨의 신호가 제공되는 경우, 온(ON)되어 프로그램 전압에 따른 프로그램 전류를 공통 노드(CN)로 제공할 수 있다. 여기서, 로우 레벨의 BLOWB는 데이터 '1'의 프로그래밍을 위해 퓨즈 블로잉이 필요함을 나타낼 수 있다. 프로그램 전류는 공통 노드(CN)를 통해 퓨즈(130)에 전달되며, 퓨즈(130)는 프로그램 전류에 의해 프로그래밍 또는 블로잉 될 수 있다. 프로그래밍 또는 블로잉은 퓨즈의 저항을 올리는 작업을 의미한다. 프로그램 전류는 퓨즈(130)의 애노드에서 캐소드 방향으로 흐르며, PN 다이오드(110)를 통해 WWLB로 빠져나갈 수 있다. 여기서, WWLB는 미리 선택되어 있어야 한다.
도 8을 참조하면, 점선 화살표 ②는 읽기 동작 시의 단위 셀(100)에 대한 전류 흐름 경로를 나타낸다.
일 실시 예에 따르면, 제1 NMOS 트랜지스터(120)는 RWL 라인을 통해 게이트에 로우 레벨의 신호가 제공되는 경우에 오프(OFF)되고, RWL 라인을 통해 게이트에 하이 레벨의 신호가 제공되는 경우에 온(ON)될 수 있다. 여기서, 로우 레벨의 RWL 신호는 해당 읽기 워드 라인이 선택되지 않았음을 나타낼 수 있고, 하이 레벨의 RWL 신호는 해당 읽기 워드 라인이 선택되었음을 나타낼 수 있다.
일 실시 예에 따르면, 제2 NMOS 트랜지스터(140)는 RD 라인을 통해 게이트에 로우 레벨의 신호가 제공되는 경우에 오프(OFF)되고, RD 라인을 통해 게이트에 하이 레벨의 신호가 제공되는 경우에 온(ON)될 수 있다. 여기서, 하이 레벨의 RD는 읽기 모드를 나타내고, 로우 레벨의 RD는 읽기 모드가 아님을 나타낼 수 있다.
일 실시 예에 따르면, 제1 NMOS 트랜지스터(120)와 제2 NMOS 트랜지스터(140)가 모두 온 된 경우, 제1 NMOS 트랜지스터(120)는 비트 라인(BL)으로부터 제공되는 읽기 전압에 따라 읽기 전류를 퓨즈(130)에 인가할 수 있다. 읽기 전류는 퓨즈(130)를 통과할 수 있으며, 읽기 전류의 값은 퓨즈(130)의 저항에 따라 달라질 수 있다. 예를 들어, 퓨즈(130)가 블로잉 된 경우의 읽기 전류의 값은 퓨즈(130)가 블로잉 되지 않은 경우의 읽기 전류의 값보다 작을 수 있다. 퓨즈(130)를 통과한 읽기 전류는 공통 노드(CN)를 통해 제2 NMOS 트랜지스터(140)로 흐를 수 있다. 여기서 읽기 전류는 퓨즈(130)의 캐소드에서 애노드 방향으로 흐르는 바, 읽기 전류의 방향은 프로그램 전류와는 반대방향으로 흐른다고 볼 수 있다. 또한, 읽기 전류는 PN 다이오드(110)를 통과하지 않기 때문에, 읽기 동작을 위해 높은 구동 전압이 사용되지 않아도 된다. 따라서 읽기 전류는 낮은 구동 전류를 사용할 수 있다. 읽기 전류의 값은 퓨즈(130)가 프로그램 되었는지 여부를 체크하는데 이용될 수 있다.
본 문서의 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치(10)는 제1 단위 셀에 고전압을 인가하여 퓨즈를 끊음으로써, 제1 단위 셀에 데이터 '1'을 프로그램하거나, 제1 단위 셀에 고전압을 인가하지 않고 퓨즈를 끊어지지 않은 상태로 유지함으로써, 제1 단위 셀에 데이터 '0'을 프로그램 할 수 있다. 비휘발성 메모리 장치(10)에서 제1 단위 셀에 데이터 '1'을 프로그램하는 경우, 제1 단위 셀에 인가된 고전압 의해 공통 노드(CN)에 전압이 충전될 수 있다. 공통 노드(CN)에는 복수의 단위 셀들이 연결되어 있으므로, 제1 단위 셀의 프로그램 시에 공통 노드(CN)에 충전된 전압은 다른 단위 셀의 퓨즈를 손상시킬 수 있다. 예를 들어, 제2 단위 셀에 데이터 '0'을 프로그램 해야 하는 상황에서, 공통 노드에 충전된 전압에 의해 제2 단위 셀의 퓨즈가 끊어져 제2 단위 셀에 데이터 '1'이 프로그램되는 것과 같은 상황이 발생될 수 있다.
따라서, 본 문서의 다양한 실시 예들에서는 프로그램 동작에 의해 공통 노드에 충전된 전압을 방전하는 회로 구조를 개시한다.
도 9는 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치에서 공통 노드에 대한 방전 회로 구성도이다.
도 9를 참조하면, 비휘발성 메모리 장치(10)는 공통 노드 방전 회로(710)를 더 포함할 수 있다. 일 실시 예에 따르면, 비휘발성 메모리 장치(10)는, 도 1 내지 도 8에서 설명된 구성 요소들(예: 제어 로직(20), 워드 라인 드라이버(40), 프로그래밍 드라이버(50), 이퓨즈 셀 어레이(60), 및 비트 라인 센스 앰프(70)) 이외에 각 행에 연결된 공통 노드 방전 회로(710)를 더 포함할 수 있다.
일 실시 예에 따르면, 공통 노드 방전 회로(710)는 단위 셀(100)의 주변 영역에 배치될 수 있다. 예를 들어, 공통 노드 방전 회로(710)는 제2 NMOS 트랜지스터(140) 및 제1 PMOS 트랜지스터(210)와 같이, 단위 셀(100) 외부에 배치될 수 있다. 이는, 공통 노드 방전 회로(710)가 공통 노드(CN)를 통해 복수의 단위 셀들에 연결되기 때문이다. 즉, 도시의 편의를 위해 도 9에는 하나의 단위 셀(100)만을 도시하였으나, 공통 노드 방전 회로(710)는 하나의 공통 노드(CN)를 통해 n번째 행에 포함되는 복수의 단위 셀들과 공통으로 연결될 수 있다. 따라서, 본 문서의 실시 예들에서는 공통 노드 방전 회로(710)를 단위 셀(100)의 주변 영역에 배치함으로써, 단위 셀(100) 및 이퓨즈 셀 어레이(60)의 크기를 최소화할 수 있다.
공통 노드 방전 회로(710)는 공통 노드에 충전된 전압에 의해 공통 노드에 연결된 단위 셀들의 퓨즈가 손상되는 것을 방지하기 위한 회로로, 공통 노드에 충전된 전압을 RD 신호 및 BLOWB 신호에 따라 방전할 수 있다.
공통 노드 방전 회로(710)는 제1 인버터(또는 제1 NOT 게이트, 717), 제1 NAND 게이트(711), 제2 인버터(또는 제2 NOT 게이트, 713), 및 제3 NMOS 트랜지스터(715)를 포함할 수 있다.
제1 인버터(717)는 제2 NMOS 트랜지스터(140)와 비트 라인 센스 앰프(70) 사이의 제2 노드(N2)와 제1 NAND 게이트(711)에 연결될 수 있다. 제1 인버터(717)는 비트 라인 센스 앰프(70)로부터 제공되는 RD 신호를 반전시켜 제1 NAND 게이트(711)로 출력할 수 있다. RD 신호는 읽기 모드 여부를 나타내는 신호일 수 있다. 예를 들어, 하이 레벨의 RD 신호는 읽기 모드를 나타내고, 로우 레벨의 RD 신호는 읽기 모드가 아님을 나타낼 수 있다.
제1 NAND 게이트(711)의 입력 단들은 프로그래밍 드라이버(50)의 BLOWB 라인과 제1 인버터(717)에 연결되고, 출력 단은 제2 인버터(713)에 연결될 수 있다. 제1 NAND 게이트(711)는 프로그래밍 드라이버(50)로부터 제공되는 BLOWB 신호와 제1 인버터(717)로부터 제공되는 신호에 대한 부정 논리곱 연산을 수행하고, 그 결과를 출력할 수 있다. BLOWB 신호는 퓨즈 블로잉 여부를 나타내는 신호에 대한 반전 신호를 의미할 수 있다. 예를 들어, 로우 레벨의 BLOWB 신호는 퓨즈 블로잉(blowing)이 필요함을 나타내는 신호이고, 하이 레벨의 BLOWB 신호는 퓨즈 블로잉이 필요하지 않음을 나타내는 신호일 수 있다.
제2 인버터(713)는 제1 NAND 게이트(711)의 출력 단과 제3 NMOS 트랜지스터(715)의 게이트에 연결될 수 있다. 제2 인버터(713)는 제1 NAND 게이트(711)로부터 제공되는 신호를 반전시켜 제3 NMOS 트랜지스터(715)의 게이트로 제공할 수 있다.
제3 NMOS 트랜지스터(715)는 공통 노드(CN)와 프로그래밍 드라이버(50) 사이의 제3 노드(N3)와 접지에 연결될 수 있다. 제3 NMOS 트랜지스터(715)는 게이트에 하이 레벨의 신호가 입력되는 경우, 온(ON)되어 제3 노드(N3)를 통해 공통 노드(CN)에 충전된 전압을 방전 시킬 수 있다.
단위 셀(100)의 구성, 및 다른 구성 요소들과의 연결 구조는 도 3 내지 도 7에서 설명한 바와 동일하며, 단위 셀(100)의 동작은 도 8에서 설명한 바와 같다. 따라서, 단위 셀(100)의 구성, 연결 구조, 및 동작에 대한 설명은 생략할 것이다.
프로그래밍 드라이버(50)는 제어 로직(20)의 제어 신호에 따라 프로그램 전압을 생성하고 이퓨즈 셀 어레이(60)의 특정 행을 선택할 수 있다. 프로그래밍 드라이버(50)는 생성된 프로그램 전압을 선택된 행의 공통 노드(CN)로 제공할 수 있다. 일 실시 예에 따르면, 프로그래밍 드라이버(50)는 도 7에 도시된 바와 같은 제1 PMOS 트랜지스터(210)를 포함할 수 있다. 예를 들어, 프로그래밍 드라이버(50)는 이퓨즈 셀 어레이(60)의 각 행들의 공통 노드(CN)에 연결된 복수의 제1 PMOS 트랜지스터들을 포함할 수 있다.
일 실시 예에 따르면, 프로그래밍 드라이버(50)는 제어 로직(20)의 제어 신호에 따라 BLOWB 신호를 공통 노드 방전 회로(710)의 제1 NAND 게이트(711)로 제공할 수 있다. BLOWB 신호는, 특정 단위 셀(100)에 대한 퓨즈 블로잉이 필요한 경우에만 로우 레벨로 출력되고, 그 이외의 경우에는 하이 레벨로 출력될 수 있다. 예를 들어, 특정 단위 셀(100)에 데이터 '1'을 프로그램하기 위한 모드인 경우, 퓨즈 블로잉이 필요하므로 프로그래밍 드라이버(50)는 제어 로직(20)의 제어에 따라 로우 레벨의 BLOWB 신호를 출력할 수 있다. 다른 예로, 특정 단위 셀(100)에 데이터 '0'을 프로그램하기 위한 모드인 경우, 퓨즈 블로잉이 필요하지 않으므로 프로그래밍 드라이버(50)는 제어 로직(20)의 제어에 따라 하이 레벨의 BLOWB 신호를 출력할 수 있다. 또 다른 예로, 특정 단위 셀(100)의 데이터를 읽기 위한 읽기 모드이거나 대기(standby) 모드인 경우, 퓨즈 블로잉이 필요하지 않으므로 프로그래밍 드라이버(50)는 제어 로직(20)의 제어에 따라 하이 레벨의 BLOWB 신호를 출력할 수 있다.
일 실시 예에 따르면, 비트 라인 센스 앰프(70)는 제어 로직(20)의 제어 신호에 따라 RD 신호를 공통 노드 방전 회로(710)의 제1 인버터(717) 및 제2 NMOS 트랜지스터(140)의 게이트로 제공할 수 있다. RD 신호는, 특정 단위 셀(100)의 데이터를 읽기 위한 읽기 모드인 경우에만 하이 레벨로 출력되고, 그 외의 경우에는 로우 레벨로 출력될 수 있다. 예를 들어, 특정 단위 셀(100)에 데이터 읽기 위한 읽기 모드인 경우, 비트 라인 센스 앰프(70)는 하이 레벨의 RD 신호를 제1 인버터(717) 및 제2 NMOS 트랜지스터(140)의 게이트로 제공할 수 있다. 다른 예로, 특정 단위 셀(100)에 데이터 '1'을 프로그램하기 위한 모드인 경우, 특정 단위 셀(100)에 데이터 '0'을 프로그램하기 위한 모드인 경우, 또는 스탠 바이 모드인 경우, 비트 라인 센스 앰프(70)는 로우 레벨의 RD 신호를 제1 인버터(717) 및 제2 NMOS 트랜지스터(140)의 게이트로 제공할 수 있다.
상술한 바와 같은 구조에 따르면, 공통 노드 방전 회로(710)는 프로그래밍 드라이버(50)로부터 하이 레벨의 BLOWB 신호가 제공되고, 비트 라인 센스 앰프(70)로부터 로우 레벨의 RD 신호가 제공되는 경우, 제3 NMOS 트랜지스터(715)를 턴 온(turn-on)시켜, 공통 노드(CN)에 충전된 전압을 방전 시킬 수 있다. 예를 들어, 공통 노드 방전 회로(710)는 하기 표 1에 나타낸 바와 같이 비휘발성 메모리 장치의 동작 모드(OP mode)가 데이터 '0'을 프로그램하기 위한 '0' 프로그램 모드이거나, 대기 모드인 경우에, 공통 노드(CN)에 충전된 전압이 방전되도록 동작할 수 있다.
하기 표 1은 비휘발성 메모리 장치(10)의 동작 모드(operation mode, OP mode)에 따른 신호들의 진리 표이다.
WWLB RWL RD BLOWB OP mode
L L L L '1'프로그램
L L L H '0'프로그램
H H H H 읽기
H L L H 대기
표 1은 비휘발성 메모리 장치(10)의 동작 모드 별 WWLB, RWL, RD, 및 BLOWB 신호의 레벨을 나타낸다. 예를 들어, 비휘발성 메모리 장치(10)의 동작 모드가 '1' 프로그램 모드인 경우, WWLB, RWL, RD, 및 BLOWB 신호는 모두 로우 레벨일 수 있다. 비휘발성 메모리 장치(10)의 동작 모드가 '0' 프로그램 모드인 경우, WWLB, RWL, 및 RD 신호는 로우 레벨이고, BLOWB 신호는 하이 레벨일 수 있다. 비휘발성 메모리 장치(10)의 동작 모드가 읽기 모드인 경우, WWLB, RWL, RD, 및 BLOWB 신호는 모두 하이 레벨일 수 있다. 비휘발성 메모리 장치(10)의 동작 모드가 대기 모드인 경우, WWLB, 및 BLOWB 신호는 하이 레벨이고, RWL 및 RD 신호는 로우 레벨일 수 있다.
비휘발성 메모리 장치(10)의 동작 모드가 '0' 프로그램 모드이거나 대기 모드인 경우, 공통 노드 방전 회로(710)는 상기 표 1에 나타낸 바와 같이 하이 레벨의 BLOWB 신호와 로우 레벨의 RD 신호를 입력받음으로써, 제3 NMOS 트랜지스터를 턴 온시킬 수 있다. 공통 노드 방전 회로(710)는 턴 온된 제3 NMOS 트랜지스터를 통해 공통 노드(CN)에 충전된 전압을 방전시킬 수 있다.
비휘발성 메모리 장치(10)의 동작 모드가 '1' 프로그램 모드인 경우, 공통 노드 방전 회로(710)는 상기 표 1에 나타낸 바와 같이, 로우 레벨의 BLOWB 신호를 입력받음으로써, 제3 NMOS 트랜지스터(715)를 오프 상태로 유지할 수 있다. 또한, 비휘발성 메모리 장치(10)의 동작 모드가 읽기 모드인 경우, 공통 노드 방전 회로(710)는 상기 표 1에 나타낸 바와 같이, 하이 레벨의표 1은 비휘발성 메모리 장치(10)의 동작 모드 별 WWLB, RWL, RD, 및 BLOWB 신호의 레벨을 나타낸다. 예를 들어, 비휘발성 메모리 장치(10)의 동작 모드가 '1' 프로그램 모드인 경우, WWLB, RWL, RD, 및 BLOWB 신호는 모두 로우 레벨일 수 있다. 비휘발성 메모리 장치(10)의 동작 모드가 '0' 프로그램 모드인 경우, WWLB, RWL, 및 RD 신호는 로우 레벨이고, BLOWB 신호는 하이 레벨일 수 있다. 비휘발성 메모리 장치(10)의 동작 모드가 읽기 모드인 경우, WWLB, RWL, RD, 및 BLOWB 신호는 모두 하이 레벨일 수 있다. 비휘발성 메모리 장치(10)의 동작 모드가 대기 모드인 경우, WWLB, 및 BLOWB 신호는 하이 레벨이고, RWL 및 RD 신호는 로우 레벨일 수 있다.
비휘발성 메모리 장치(10)의 동작 모드가 '0' 프로그램 모드이거나 대기 모드인 경우, 공통 노드 방전 회로(710)는 상기 표 1에 나타낸 바와 같이 하이 레벨의 BLOWB 신호와 로우 레벨의 RD 신호를 입력받음으로써, 제3 NMOS 트랜지스터를 턴 온(turn-on) 시킬 수 있다. 공통 노드 방전 회로(710)는 턴 온 (turn-on)된 제3 NMOS 트랜지스터를 통해 공통 노드(CN)에 충전된 전압을 방전 시킬 수 있다.
비휘발성 메모리 장치(10)의 동작 모드가 '1' 프로그램 모드인 경우, 공통 노드 방전 회로(710)는 상기 표 1에 나타낸 바와 같이, 로우 레벨의 BLOWB 신호를 입력 받음으로써, 제3 NMOS 트랜지스터(715)를 오프 상태로 유지할 수 있다. 또한, 비휘발성 메모리 장치(10)의 동작 모드가 읽기 모드인 경우, 공통 노드 방전 회로(710)는 상기 표 1에 나타낸 바와 같이, 하이 레벨의 RD 신호를 입력 받음으로써, 제3 NMOS 트랜지스터(715)를 오프 상태로 유지할 수 있다.
본 문서의 다양한 실시 예들에 따른 비휘발성 메모리 장치(10)는 도 9에 도시된 바와 같은 공통 노드 방전 회로(710)를 포함하고, 표 1에 나타낸 바와 같은 내부 제어 신호를 생성할 수 있다. 이에 따라, 본 문서의 다양한 실시 예들에 따른 비휘발성 메모리 장치(10)는 '1' 프로그램 모드 시에 공통 노드(CN)에 충전된 전압을 대기 모드 또는 '0' 프로그램 모드 시에 방전 시킴으로써, 공통 노드(CN)에 연결된 다른 단위 셀의 퓨즈가 손상되는 것을 방지할 수 있다.
도 10은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치에서 프로그램 동작 시 공통 노드의 전압 및 전류를 측정한 결과이다. 도 10에서 기존(801)은 공통 노드 방전 회로를 포함하지 않는 비휘발성 메모리 장치에서 공통 노드의 전압/전류를 측정한 결과이고, 제안(803)은 공통 노드 방전 회로를 포함하는 비휘발성 메모리 장치에서 공통 노드의 전압/전류 측정 결과를 나타낸다.
도 10에 도시된 일 실시 예에서, 비휘발성 메모리 장치(10)의 동작 모드는 '1'프로그램 모드, 대기 모드, 및 '0' 프로그램 모드로 순차적으로 변경될 수 있다. 비휘발성 메모리 장치(10)의 동작 모드가 '1' 프로그램 모드인 경우, 기존(801)과 제안(803) 모두 공통 노드(CN)에는 약 4V(810)의 전압이 충전되어 동작할 수 있다.
그러나, 비휘발성 메모리 장치(10)의 동작 모드가 '1'프로그램 모드에서 대기 모드로 변경되면, 기존(801)의 공통 노드(CN)에는 약 4.5V(830)의 전압이 충전된 상태이나, 제안(803)의 경우, 공통 노드(CN)에 충전된 전압이 방전되어 약 0V(820)의 전압이 측정됨을 알 수 있다.
또한, 비휘발성 메모리 장치(10)의 동작 모드가 대기 모드에서 '0' 프로그램 모드로 변경되면, 기존(801)의 공통 노드(CN)에 충전되어 유지되고 있던 전압에 의하여 약 7mA(822)의 높은 전류가 순간적으로 발생됨을 알 수 있다. 이 경우, '0' 프로그램 모드에 따라 '0'이 프로그램되어야 할 단위 셀의 퓨즈가 끊어져, 데이터 '1'이 프로그램 된 것과 같은 상황이 발생될 수 있다. 반면, 제안(803)의 경우에는, 공통 노드(CN)에 충전된 전압이 대기 모드에서 모두 방전되어 약 0V의 전압으로 유지되고 있었던 바, '0' 프로그램 모드에 따른 신호가 입력되더라도 0mA(832)의 전류가 공통 노드(CN)에서 측정됨을 알 수 있다. 따라서, '0' 프로그램 모드에 따라 '0'이 프로그램되어야 할 단위 셀의 퓨즈는 끊어지지 않은 상태를 유지할 수 있어, 데이터 '0'이 정상적으로 프로그램 될 수 있다.
도 11은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치의 쓰기 동작을 설명하는 회로 구성도이다.
도 11은 이퓨즈 셀 어레이(60)에 포함된 복수의 단위 셀들 중에서 0번째 행(column<0>)의 0번째 단위 셀(100a)에 데이터 '1'을 프로그램하는 경우의 전류 흐름을 나타내고 있다.
도 11을 참조하면, 워드 라인 드라이버(40)는 각 쓰기 워드 라인에 대한 제2 PMOS 트랜지스터(901), 및 제4 NMOS 트랜지스터(903)를 포함할 수 있다. 제2 PMOS 트랜지스터(901)의 게이트는 WWL 라인과 연결되고, 양단은 VDD와 제4 노드(N4)에 연결될 수 있다. 제4 NMOS 트랜지스터(903)의 게이트는 WWL 라인과 연결되고, 양단은 제4 노드(N4)와 접지에 연결될 수 있다. 여기서, 제4 노드(N4)는 단위 셀(100a)의 PN 다이오드(110a)와 연결될 수 있다.
비트 라인(BL0)으로부터 제1 NMOS 트랜지스터(120a, 120b, 120c, 120d)는 읽기 전압을 제공받는다. 그래서 읽기 전류를 퓨즈(130a, 130b, 130c, 130d)에 인가할 수 있다. 각각의 단위 셀(100a, 100b, 100c, 100d)의 구성, 연결 구조, 및 동작은 도 3 내지 도 10에서 설명한 바와 동일하다. 따라서, 도 11에서는 단위 셀(100a) 내부의 구성 요소들에 대한 자세한 설명은 생략할 것이다.
도 11을 참조하면, 앞서 설명한대로, 메모리 장치(10)는 서로 다른 타입의 단위 셀들, 예를 들어 제1 타입 단위 셀(100a, 100c)과 제2 타입 단위 셀(100b, 100d)이 교대로 배치된 이퓨즈 셀 어레이(60)를 포함한다. 서로 다른 타입의 단위 셀들(100a, 100b, 100c, 100d) 각각은, PN 다이오드(110a, 110b, 110c, 110d), 제1 NMOS 트랜지스터(120a, 120b, 120c, 120d), 및 퓨즈(130a, 130b, 130c, 130d)를 포함한다. 여기서 PN 다이오드(110a, 110b, 110c, 110d)는 각각 N형 웰 영역(150a, 150b, 150c, 150d)로 둘러싸여 형성될 수 있다.
제1 타입 단위 셀(100a, 100c)과 제2 타입 단위 셀(100b, 100d)은 공통 노드(CN0)를 통해 서로 연결된다. First row에 있는 제1 타입의 단위 셀(100a)과 제2 타입의 단위 셀(100b)은, 공통 노드(CN0)를 기준으로 서로 좌우 대칭 구조를 갖도록 배열된다. 마찬가지로, second row에 있는 제1 타입의 단위 셀(100c)과 상기 제2 타입의 단위 셀(100d)은, 상기 공통 노드(CN0)를 기준으로 서로 좌우 대칭 구조를 갖도록 배열된다. 서로 좌우 대칭 구조를 갖도록 배열되는 상기 제1 타입 단위 셀(100a, 100c)과 상기 제2 타입 단위 셀(100b, 100d)은, 동일한 비트 라인(BL0)에 연결된다. 한 쌍의 단위 셀(100a, 100b)은 P형 가드링(410)에 의해 둘러싸여 있다. 또한 다른 한 쌍의 단위 셀(100c, 100d)도 P형 가드링(410)에 의해 둘러싸여 있다.
일 실시 예에 따르면, 0번째 행(column<0>)의 0번째 단위 셀(100a)에 데이터 '1'을 프로그램하기 위해, WWL<0> 라인에는 하이 레벨의 신호가 인가되고, BLOWB<0>에는 로우 레벨의 신호가 인가될 수 있다. 이에 따라, 제2 PMOS 트랜지스터(901)는 오프(off) 되고, 제4 NMOS 트랜지스터(903)와 제1 PMOS 트랜지스터(210)는 온(on) 될 수 있다. 제1 PMOS 트랜지스터(210)와 제4 NMOS 트랜지스터(903)가 온(on) 됨으로써, PN 다이오드(110a)가 턴 온 (turn-on) 되고, 제1 PMOS 트랜지스터(210)에 연결된 공통 노드(CN)로 프로그램 전압이 인가될 수 있다. 공통 노드(CN)에 인가된 프로그램 전압에 의해, 공통 노드(CN)에 연결된 퓨즈(130)에는 프로그램 전류가 흐를 수 있으며, 프로그램 전류는 PN 다이오드(110)를 통해 제4 NMOS 트랜지스터(903)로 흐를 수 있다. 이때, 프로그램 전류에 의해 퓨즈(130)가 끊어짐으로써, 단위 셀(100a)에 데이터 '1'이 프로그램 될 수 있다.
상술한 바와 같이, 이퓨즈 셀 어레이(60)에 포함된 복수의 단위 셀들 중에서 0번째 행(column<0>)의 0번째 단위 셀(100a)에 데이터 '1'을 프로그램하는 동안, 0번째 행의 다른 단위 셀들에 포함된 PN 다이오드는 보호소자로서 기능할 수 있다. 예를 들어, 워드 라인 드라이버(40)는 0번째 단위 셀(100a)에 데이터 '1'을 프로그램하는 동안에 공통 노드(CNO)에 연결된 다른 단위 셀들(100b, 100c)의 PN 다이오드들(110b, 110c)을 오프 시켜 프로그램 전류가 흐르지 못하도록 함으로써, 다른 단위 셀들(100b, 100c)의 퓨즈들(130a, 130b)을 공통 노드(CN))에 인가된 프로그램 전압으로부터 보호할 수 있다. 워드 라인 드라이버(40)는 다른 단위 셀들(100b, 100c)에 연결된 쓰기 워드 라인(WWL<1>, WWL<127>)에 로우 레벨의 신호를 제공함으로써, 다른 단위 셀들(100b, 100c)의 PN 다이오드들(110b, 110c)이 오프(off) 되도록 제어할 수 있다.
상술한 도 11에서는, 이퓨즈 셀 어레이(60)에 포함된 복수의 단위 셀들 중에서 0번째 행(column<0>)의 0번째 단위 셀(100a)을 예로 들어 설명하였으나, 0번째 행의 다른 단위 셀들 및 다른 행의 단위 셀들에 대한 프로그램 동작 또한 상술한 바와 같은 방식으로 동작할 수 있다.
도 12는 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치의 쓰기 동작을 설명하는 회로 구성도이다.
도 12는 도 11과 유사하며, 단위 셀의 배치 모양이 약간 다를 뿐이다. 대부분의 내용은 도 11과 유사하여 자세한 내용은 생략한다. 도 12에서는 WWL<0>, WWL<1>, WWL<127>, RWL<0>, RWL<1>, RWL<127>, selected column<0>, unselected column<n>을 포함하고 있다. 도 12의 동작 원리는 도 11과 유사하다. 다만, WWL<0>, WWL<1>, RWL<0>, RWL<1> 등의 배치 또는 순서가 약간씩 다를 뿐이다.
도 13은 다양한 실시 예들에 따른 퓨즈 타입 셀 어레이를 갖는 비휘발성 메모리 장치의 읽기 동작을 설명하는 회로 구성도이다.
도 13은 이퓨즈 셀 어레이(60)에 포함된 복수의 단위 셀들 중에서 0번째 행(column<0>)의 0번째 단위 셀(100a)에 프로그램 된 데이터를 읽는 경우의 전류 흐름을 나타내고 있다. 읽기 동작 및 이에 대한 전류 흐름은 PN 다이오드와 관련이 없기 때문에, 도 13에서는 편의상 PN 다이오드를 생략하였다. 그러나, 도 13의 단위 셀(100a)의 구성, 연결 구조, 및 동작은 도 3 내지 도 10에서 설명한 바와 동일하다.
일 실시 예에 따르면, 도 13에 도시된 읽기 전류 제어부(1010), 기준 전압 생성부(1020), 및 센스 앰프(S/A, 71)는 비트 라인 센스 앰프(70)에 포함되는 구성 요소들일 수 있다. 읽기 전류 제어부(1010), 기준 전압 생성부(1020), 및 센스 앰프(S/A, 71)를 포함하는 비트 라인 센스 앰프(70)는 각 행별로 별도로 구비될 수 있다.
일 실시 예에 따르면, 비휘발성 메모리의 n번째 행의 읽기 전류 제어부(1010)는 직렬 연결된 제3 PMOS 트랜지스터(1011) 및 제1 기준 저항 소자(1012)를 포함할 수 있다. 제3 PMOS 트랜지스터(1011)의 게이트는 RDB 라인과 연결되고, 양단은 각각 전원 전압(VDD) 및 제1 기준 저항 소자(1012)와 연결될 수 있다. RDB 라인은 읽기 모드 여부를 나타내는 RD 신호에 대한 반전 신호를 제공하는 라인일 수 있다. 예를 들어, 읽기 모드 시, RDB 라인에는 로우 레벨의 신호가 제공되고, 읽기 모드가 아닐 시, RDB 라인에는 하이 레벨의 신호가 제공될 수 있다. 제1 기준 저항 소자(1012)는 제3 PMOS 트랜지스터(1011)와 n번째 행의 비트 라인 사이에 연결될 수 있다.
일 실시 예에 따르면, n번째 행의 기준 전압 생성부(1020)는 전원 전압(VDD)과 제1 기준 전압(voltage reference, 예: 0V) 사이에 순차적으로 직렬 연결된 제4 PMOS 트랜지스터(1021), 제2 기준 저항 소자(1022), 제5 NMOS 트랜지스터(1023), 제3 기준 저항 소자(1024), 및 제6 NMOS 트랜지스터(1025)를 포함할 수 있다. 제4 PMOS 트랜지스터(1021)의 게이트는 RDB 라인과 연결되고, 제5 NMOS 트랜지스터(1023) 및 제6 NMOS 트랜지스터(1025)의 게이트는 RD 라인에 연결될 수 있다. 비트 라인 센스 앰프(70)의 제2 입력 단은 제2 기준 저항 소자(1022)와 제5 NMOS 트랜지스터(1023) 사이에 연결될 수 있다.
센스 앰프(71)의 제1 입력 단은 각 컬럼의 비트 라인에 연결되고, 제2 입력 단은 해당 컬럼의 기준 전압 생성부(1020)와 연결될 수 있다.
센스 앰프(71)는 센스 앰프를 인에이블(enable)시키기 위한 신호인 SAEN 신호를 기반으로 구동될 수 있다. 센스 앰프(71)는 하이 레벨의 SAEN 신호가 입력될 시, 제1 입력 단과 제2 입력 단의 전압 차이를 센싱하고, 센싱된 전압 차이를 증폭함으로써, 지정된 단위 셀에 프로그래밍된 데이터를 읽을 수 있다. 여기서는, 설명의 편의를 위해, 지정된 단위 셀이 0번째 행(column<0>)의 0번째 단위 셀(100a)인 경우를 가정하여 설명할 것이다.
읽기 모드 시, 0번째 행(column<0>)의 0번째 단위 셀(100a)에 포함된 제1 NMOS 트랜지스터(120a)를 턴 온(turn on)시키기 위해, RWL<0> 라인에 하이 레벨의 신호가 인가될 수 있다. 또한, 읽기 모드 시, RD 라인에는 하이 레벨의 신호가 인가되고, RDB 라인에는 로우 레벨의 신호가 인가됨으로써, 제2 NMOS 트랜지스터(140), 및 제3 PMOS 트랜지스터(1011)가 온(on) 될 수 있다. 이 경우, 전원 전압(VDD)과 접지 전압(VSS) 사이에 제1 기준 저항 소자(1012)와 0번째 단위 셀(100a)의 퓨즈(130a)가 직렬로 연결되어, 센스 앰프(71)의 제1 입력 단에는 제1 기준 저항 소자(1012)와 퓨즈(130a)에 의하여 결정된 전압이 인가될 수 있다. 이때, 제1 입력 단에 인가되는 전압은 0번째 단위 셀(100a)의 퓨즈(130a)가 프로그램되어 프로그램 저항 값(programmed R)을 가지는지 아니면 프로그램되지 않아 초기 상태의 저항 값(initial R)을 가지는 지에 따라 달라질 수 있다.
읽기 모드 시, RD 라인에는 하이 레벨의 신호가 인가되고, RDB 라인에는 로우 레벨의 신호가 인가됨으로써, 제4 PMOS 트랜지스터(1021), 제5 NMOS 트랜지스터(1023), 및 제6 NMOS 트랜지스터(1025)가 모두 온(ON)이 된다. 이에 따라, 제2 입력 단에 인가되는 기준 전압은 (전원 전압(VDD) + 제1 기준 전압(Voltage Reference))의 1/2이 될 수 있다. 이에 따라, 제2 입력 단에 인가되는 전압은 전원 전압(VDD) 및 0V의 제1 기준 전압에 의해, 전원 전압의 절반에 해당하는 전압 값(half VDD)을 가질 수 있다.
센스 앰프(71)는 제1 입력 단에 인가되는 전압과 제2 입력 단에 인가되는 전압에 기초하여, 0번째 단위 셀(100a)이 프로그램 되었는지 여부를 나타내는 결과를 출력 단자(DOUT)를 통해 출력할 수 있다.
상술한 도 13에서는, 이퓨즈 셀 어레이(60)에 포함된 복수의 단위 셀들 중에서 0번째 행(column<0>)의 0번째 단위 셀(100a)을 예로 들어 설명하였으나, 0번째 행의 다른 단위 셀들 및 다른 행의 단위 셀들에 대한 읽기 동작 또한 상술한 바와 같은 방식으로 동작할 수 있다.
10: 비휘발성 메모리 장치 20: 제어 로직
40: 워드 라인 드라이버 50: 프로그래밍 드라이버
60: 이퓨즈 셀 어레이 70: 비트 라인 센스 앰프
100: 단위 셀 110: PN 다이오드
120: 제1 NMOS 트랜지스터 130: 퓨즈
140: 제2 NMOS 트랜지스터 210: 제1 PMOS 트랜지스터
710: 공통 노드 방전 회로 711: 제1 NAND 게이트
713: 제2 인버터 715: 제3 NMOS 트랜지스터
717: 제1 인버터 901: 제2 PMOS 트랜지스터
903: 제4 NMOS 트랜지스터

Claims (20)

  1. 메모리 장치에 있어서,
    서로 다른 타입의 단위 셀들이 교대로 배치된 이퓨즈 셀 어레이를 포함하며,
    상기 서로 다른 타입의 단위 셀들 각각은, PN 다이오드, 제1 NMOS 트랜지스터, 및 퓨즈를 포함하되,
    제1 타입의 단위 셀과 제2 타입의 단위 셀은 공통 노드를 통해 서로 연결되며,
    상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀은, 상기 공통 노드를 기준으로 서로 좌우 대칭 구조를 갖도록 배열되는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 서로 좌우 대칭 구조를 갖도록 배열되는 상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀은, 동일한 비트 라인에 연결되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀을 둘러싸도록 배치되는 P형 가드링을 더 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 퓨즈는, 상기 공통 노드와 제1 노드 사이에 연결되고,
    상기 제1 NMOS 트랜지스터는 게이트가 RWL에 연결되고, 양단은 비트 라인 및 상기 제1 노드와 연결되고,
    상기 PN 다이오드는, 애노드가 상기 제1 노드를 통해 상기 퓨즈에 연결되고, 캐소드가 WWLB에 연결되되,
    상기 RWL은, 읽기 워드 라인의 활성화 여부를 나타내는 RWL 신호가 입력되는 라인이고,
    상기 WWLB는, 쓰기 워드 라인 활성화 여부를 나타내는 WWL 신호를 반전시킨 WWLB 신호가 입력되는 라인인 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 단위 셀들 외부에 배치되어, 상기 공통 노드를 통해 상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀에 프로그램 전류를 공급하는 제1 PMOS 트랜지스터를 더 포함하며,
    상기 제1 PMOS 트랜지스터의 게이트는, 퓨즈 블로잉(fuse blowing) 신호를 반전시킨 BLOWB 신호가 입력되는 라인에 연결되고, 양단은 전원 전압과 상기 공통 노드에 연결되는 것을 특징으로 하는 메모리 장치.
  6. 제4항에 있어서,
    상기 단위 셀들 외부에 배치되어, 상기 공통 노드를 통해 상기 제1 타입의 단위 셀과 상기 제2 타입의 단위 셀을 접지에 연결하는 제2 NMOS 트랜지스터를 더 포함하며,
    상기 제2 NMOS 트랜지스터의 게이트는, 읽기 모드 여부를 나타내는 RD 신호가 입력되는 라인에 연결되고, 양단은 상기 공통 노드와 접지에 연결되는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 이퓨즈 셀 어레이의 행(column)들 중에서 선택된 행의 공통 노드로 프로그램 전류를 공급하는 프로그램 드라이버; 및
    상기 선택된 행의 비트 라인의 전압에 기초하여 상기 선택된 행의 단위 셀들 중 어느 하나의 단위 셀의 데이터를 읽는 센스 앰프를 더 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 메모리 장치의 동작 모드에 따른 제어 신호들에 기반하여, 상기 공통 노드에 충전된 전압을 방전시키는 공통 노드 방전 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제어 신호는, 읽기 모드 여부를 나타내는 RD 신호, 및 퓨즈 블로잉 신호를 반전시킨 BLOWB 신호를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서,
    상기 공통 노드 방전 회로는,
    상기 RD 신호를 반전시켜 출력하는 제1 인버터;
    상기 제1 인버터의 출력 신호와 상기 BLOWB 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트;
    상기 NAND 게이트의 출력 신호를 반전시켜 출력하는 제2 인버터; 및
    게이트가 상기 제2 인버터의 출력 단과 연결되고, 양단이 상기 공통 노드와 접지에 연결되어, 상기 제2 인버터의 출력 신호에 따라 온/오프 되는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 공통 노드 방전 회로는, 상기 메모리 장치의 동작 모드가 대기 모드 또는 '0'프로그램 모드인 경우, 상기 제3 NMOS 트랜지스터를 온 시켜 상기 공통 노드에 충전된 전압을 방전시키는 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서,
    상기 메모리 장치의 동작 모드가 대기 모드 또는 '0'프로그램 모드인 경우, 상기 RD 신호는 로우 레벨이고, 상기 BLOWB 신호는 하이 레벨인 것을 특징으로 하는 메모리 장치.
  13. 제10항에 있어서,
    상기 공통 노드 방전 회로는, 상기 단위 셀들 외부에 배치되는 것을 특징으로 하는 메모리 장치.
  14. 메모리 장치에 있어서,
    복수의 단위 셀들을 포함하는 이퓨즈 셀 어레이;
    상기 이퓨즈 셀 어레이의 행(column)들 중에서 선택된 행의 단위 셀들이 연결된 공통 노드로 프로그램 전압을 공급하는 프로그램 드라이버; 및
    상기 프로그램 전압에 의해 상기 공통 노드에 충전된 전압을 상기 메모리 장치의 동작 모드에 따른 제어 신호들에 기반하여 방전시키는 공통 노드 방전 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제14항에 있어서,
    상기 제어 신호는, 읽기 모드 여부를 나타내는 RD 신호, 및 퓨즈 블로잉(fuse blowing) 신호를 반전시킨 BLOWB 신호를 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서,
    상기 공통 노드 방전 회로는,
    상기 RD 신호를 반전시켜 출력하는 제1 인버터;
    상기 제1 인버터의 출력 신호와 상기 BLOWB 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트;
    상기 NAND 게이트의 출력 신호를 반전시켜 출력하는 제2 인버터; 및
    게이트가 상기 제2 인버터의 출력 단과 연결되고, 양단이 상기 공통 노드와 접지에 연결되어, 상기 제2 인버터의 출력 신호에 따라 온/오프 되는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서,
    상기 공통 노드 방전 회로는, 상기 메모리 장치의 동작 모드가 대기 모드 또는 '0'프로그램 모드인 경우, 상기 제3 NMOS 트랜지스터를 온 시켜 상기 공통 노드에 충전된 전압을 방전시키는 것을 특징으로 하는 메모리 장치.
  18. 제16항에 있어서,
    상기 메모리 장치의 동작 모드가 대기 모드 또는 '0'프로그램 모드인 경우, 상기 RD 신호는 로우 레벨이고, 상기 BLOWB 신호는 하이 레벨인 것을 특징으로 하는 메모리 장치.
  19. 제16항에 있어서,
    상기 공통 노드 방전 회로는, 상기 복수의 단위 셀들 외부에 배치되는 것을 특징으로 하는 메모리 장치.
  20. 제14항에 있어서,
    상기 복수의 단위 셀들 각각은,
    상기 공통 노드와 제1 노드 사이에 연결되는 퓨즈;
    게이트가 RWL에 연결되고, 양단은 비트 라인 및 상기 제1 노드와 연결되는 제1 NMOS 트랜지스터; 및
    애노드가 상기 제1 노드를 통해 상기 퓨즈에 연결되고, 캐소드가 WWLB에 연결되는 PN 다이오드를 포함하며,
    상기 RWL은, 읽기 워드 라인의 활성화 여부를 나타내는 RWL 신호가 입력되는 라인이고,
    상기 WWLB는, 쓰기 워드 라인 활성화 여부를 나타내는 WWL 신호를 반전시킨 WWLB 신호가 입력되는 라인인 것을 특징으로 하는 메모리 장치.










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