TW202349404A

TW202349404A - 具有熔絲型記憶單元陣列的非揮發性記憶體裝置

Info

Publication number: TW202349404A
Application number: TW112116284A
Authority: TW
Inventors: 朴星俊; 金昭延; 朴星範; 安基植
Original assignee: 南韓商啟方半導體有限公司
Priority date: 2022-06-13
Filing date: 2023-05-02
Publication date: 2023-12-16
Also published as: US20230402116A1; CN117238349A; KR20230171114A

Abstract

本揭示內容涉及具有熔絲型單元陣列的非揮發性記憶體裝置，其包括eFuse單元陣列，在該eFuse單元陣列中交替設置不同類型的單位單元，並且不同類型的單位單元中的每一個包括PN二極體、第一NMOS電晶體和熔絲，其中，第一類型單位單元和第二類型單位單元通過公共節點彼此連接，並且第一類型單位單元和第二類型單位單元以相對於公共節點兩側對稱的結構設置。

Description

具有熔絲型記憶單元陣列的非揮發性記憶體裝置

以下描述涉及具有熔絲型單元陣列的非揮發性記憶體裝置。

電源積體電路（IC），例如電源管理IC（PMIC）裝置可能需要小容量的非揮發性一次性可編程（OTP）記憶體來執行模擬微調功能。對於小容量的非揮發性OTP記憶體，提供了具有簡單驅動方法和小面積的電熔絲（在下文中被稱為eFuse）型一次性可編程記憶體。這種eFuse型OTP記憶體以使得通過在多晶矽熔絲或金屬熔絲中使用約10 mA至30 mA的過電流來熔斷eFuse的方式進行編程。

為了如上所述使用約10 mA至30 mA的編程電流來熔斷eFuse，需要在構成記憶單元陣列的每個單位單元中包括具有預定值或更大的溝道寬度的MOS電晶體。然而，由於MOS電晶體，每個單位單元的面積不利地增加，這可能導致OTP記憶體裝置的整體大小的增加。

提供了本發明內容以以簡化形式引入一些構思，這些構思下面在具體實施方式中進一步描述。本發明內容不旨在標識所要求保護的主題的關鍵特徵或必要特徵，也不旨在用作幫助確定所要求保護的主題的範圍。

因此，本揭示內容的各種實施方式公開了一種包括具有小面積的熔絲型單元陣列的非揮發性記憶體裝置。

本揭示內容的各種實施方式公開了一種包括用於熔絲型單元陣列的每一行的公共節點的放電電路的非揮發性記憶體裝置。

在一個總的方面中，一種記憶體裝置可以包括eFuse單元陣列，在該eFuse單元陣列中交替設置不同類型的單位單元，並且不同類型的單位單元中的每一個可以包括PN二極體、第一NMOS電晶體和熔絲，其中，第一類型單位單元和第二類型單位單元可以通過公共節點彼此連接，並且第一類型單位單元和第二類型單位單元可以以相對於公共節點兩側對稱的結構設置。

以相對於公共節點兩側對稱的結構設置的第一類型單位單元和第二類型單位單元可以連接至同一位元線。

還可以包括被設置成圍繞第一類型單位單元和第二類型單位單元的p型保護環。

熔絲可以連接在公共節點與第一節點之間。第一NMOS電晶體可以包括連接至讀取字線（read word line；RWL）的閘極端子、連接至位元線的汲極端子和連接至第一節點的源極端子。PN二極體可以包括通過第一節點連接至熔絲的陽極和連接至寫入字線條（write word line bar；WWLB）的陰極，其中，RWL可以是被配置成接收指示讀取字線是否被激活的RWL訊號的線，並且WWLB可以是被配置成接收WWLB訊號的線，該WWLB訊號是通過使指示寫入字線是否被激活的寫入字線（write word line；WWL）訊號反相而獲得。

還包括第一PMOS電晶體，該第一PMOS電晶體設置在單位單元外部，並且被配置成通過公共節點向第一類型單位單元和第二類型單位單元供應編程電流，其中，第一PMOS電晶體可以包括連接至被配置成接收通過使熔絲熔斷訊號反相而獲得的BLOWB訊號的線的閘極端子、連接至電源電壓的源極端子和連接至公共節點的汲極端子。

還包括第二NMOS電晶體，該第二NMOS電晶體設置在單位單元外部，並且被配置成通過公共節點將第一類型單位單元和第二類型單位單元在操作上連接至地，其中，第二NMOS電晶體可以包括連接至被配置成接收指示讀取模式是否存在的RD訊號的線的閘極端子、連接至公共節點的汲極端子和連接至地的源極端子。

還可以包括編程驅動器和感測放大器，該編程驅動器被配置成向eFuse單元陣列的行之中的選擇的行的公共節點供應編程電流，該感測放大器被配置成基於所選擇的行的位元線的電壓來讀取所選擇的行的單位單元之中的任何一個單位單元的數據。

還可以包括公共節點放電電路，該公共節點放電電路被配置成根據記憶體裝置的操作模式，基於控制訊號來使在公共節點中充電的電壓放電。

控制訊號可以包括從感測放大器提供的並且指示讀取模式是否存在的RD訊號、以及通過使熔絲熔斷訊號反相而獲得的BLOWB訊號。

公共節點放電電路可以包括：第一反相器，其被配置成使RD訊號反相並輸出RD訊號的反相訊號；以及反及閘（NAND gate），其被配置成對從第一反相器提供的RD訊號的反相訊號和BLOWB訊號執行反及操作；第二反相器，其被配置成使反及閘的輸出訊號反相；以及第三NMOS電晶體，其包括連接至第二反相器的輸出端子的閘極端子、連接至公共節點的汲極端子和連接至地的源極端子，並且被配置成根據第二反相器的輸出訊號導通/截止。

當記憶體裝置的操作模式是待機模式或‘0’編程模式時，公共節點放電電路可以被配置成通過使第三NMOS電晶體導通來使在公共節點中充電的電壓放電。

當記憶體裝置的操作模式是待機模式或‘0’編程模式時，RD訊號可以是低位準，而BLOWB訊號可以是高位準。

公共節點放電電路可以設置在單位單元外部。

在另一個總的方面中，記憶體裝置可以包括：包括單位單元的eFuse單元陣列；編程驅動器，其被配置成向公共節點供應編程電壓，該公共節點與eFuse單元陣列的行之中的選擇的行的單位單元具有連接；以及公共節點放電電路，其被配置成根據記憶體裝置的操作模式，基於控制訊號使通過編程電壓在公共節點中充電的電壓放電。

控制訊號可以包括指示讀取模式是否存在的RD訊號、以及通過使熔絲熔斷訊號反相而獲得的BLOWB訊號。

公共節點放電電路可以包括：第一反相器，其被配置成使RD訊號反相並輸出RD訊號的反相訊號；反及閘，其被配置成對從第一反相器提供的RD訊號的反相訊號和BLOWB訊號執行反及操作；以及第二反相器，其被配置成使反及閘的輸出訊號反相；以及第三NMOS電晶體，其包括連接至第二反相器的輸出端子的閘極端子、連接至公共節點的汲極端子和連接至地的源極端子，並且被配置成根據第二反相器的輸出訊號導通/截止。

公共節點放電電路可以設置在單位單元外部。

多個單位單元中的每一個可以包括：連接在公共節點與第一節點之間的熔絲；第一NMOS電晶體，其包括連接至讀取字線（RWL）的閘極端子、連接至位元線的汲極端子和連接至第一節點的源極端子；以及PN二極體，其包括通過第一節點連接至熔絲的陽極和連接至寫入字線條（WWLB）的陰極，其中，RWL可以是被配置成接收指示讀取字線是否被激活的RWL訊號的線，並且WWLB可以是被配置成接收WWLB訊號的線，該WWLB訊號是通過使指示寫入字線是否被激活的寫入字線（WWL）訊號反相而獲得。

根據以下詳細描述、附圖和申請專利範圍，其他特徵和方面將變得明顯。

提供以下詳細描述，以幫助讀者獲得對本文中所述的方法、設備和/或系統的全面理解。然而，在理解了本申請的公開內容之後，本文中描述的方法、設備和/或系統的各種改變、修改和等同物將是明顯的。例如，本文中描述的操作順序僅僅是示例，並且不限於本文中闡述的那些，而是可以改變，如在理解了本申請的公開內容之後將明顯的，除了必須以特定順序發生的操作之外。此外，為了更加清楚和簡明，可以省略對在本領域中已知的特徵的描述。

通過參考以下描述的詳細實施方式及附圖，用於實現本發明的特徵、優點和方法將更加明顯。然而，本發明不限於下面要公開的實施方式，而是以不同和各種形式實現。這些實施方式帶來了本發明的完整的公開內容，並且被提供以使本領域技術人員充分理解本發明的範圍。本發明僅由所附申請專利範圍的範疇限定。貫穿本揭示內容，相同或相似的附圖標記可以用於相同或相似的部件。

一個部件被稱為“連接至”或“耦接至”另一個部件的情況包括一個部件直接連接或耦接至另一個部件的情況以及其他另一個部件插入在它們之間的情況兩者。同時，一個部件被稱為“直接連接至”或“直接耦接至”另一個部件的情況指示其他另一個部件沒有插入在它們之間。術語“和/或”包括提到的項中的每一個以及所有其組合中的一個或更多個。

本說明書中使用的術語僅用於描述本發明的特定實施方式而提供，並且不旨在是限制性的。在本說明書中，如果沒有特別說明，單數形式的表達包括其複數形式的表達。說明書中使用的術語“包括”和/或“包含”旨在指定說明書中提到的特徵、數量、步驟、操作、部件、部分或其任意組合，並且不旨在排除至少一個其他特徵、數量、步驟、操作、部件、部分或其任意組合的存在或添加。

儘管諸如第一和第二等的術語可以用來描述各種部件，但是這些部件不受上面提到的術語的限制。這些術語僅用於區分一個部件和其他部件。

因此，下面要描述的第一部件可以是在本發明的精神內的第二部件。除非不同地定義，否則本文中使用的所有術語（包括技術術語和科學術語）都具有與本發明所屬領域的普通技術人員通常理解的含義相同的含義。此外，字典中定義的常用術語不應被理想地或過度地解釋，只要這些術語在本申請中沒有被清楚和具體地定義。

實施方式中使用的術語“部件”或“模組”可以指軟體組件或硬體部件，例如現場可編程閘陣列（field programmable gate array；FPGA）或特定應用積體電路（application specific integrated circuit；ASIC）。“部件”或“模組”執行某些功能。然而，“部件”或“模組”並不意味著限於軟體或硬體。“部件”或“模組”可以被配置成放置在可定址的存儲媒體中或者恢復一個或更多個處理器。因此，作為一個示例，“部件”或“模組”可以包括諸如軟體組件、面向對象的軟體組件、類組件和任務組件的組件，並且可以包括進程、函數、屬性、過程、子例程、程序代碼段、驅動程序、韌體、微代碼、電路、數據、數據庫、數據結構、表格、數組和變量。在“部件”或“模組”中提供的組件和功能可以與更少數量的組件和“部件”或“模組”相結合，或者可以進一步分成附加的組件和“部件”或“模組”。

相對於本發明的某些實施方式所述的方法或算法步驟可以通過由處理器執行的硬體和軟體模組直接實現，或者可以通過兩者的組合直接實現。軟體模組可以駐留在RAM、快閃記憶體、ROM、EPROM、EEPROM、電阻器、硬碟、可移動碟、CD-ROM或本領域技術人員已知的任何其他類型的記錄媒體上。記錄媒體被耦接至處理器，並且處理器可以從記錄媒體讀取訊息，並且可以將訊息記錄在存儲媒體中。以另一種方式，記錄媒體可以與處理器一體形成。處理器和記錄媒體可以駐留在特定應用積體電路（ASIC）中。

圖1是根據本揭示內容的一個或更多個實施方式的具有熔絲型單元陣列的示例性非揮發性記憶體裝置的方塊圖。在本揭示內容的各種實施方式中，“熔絲”可以指電熔絲（eFuse），並且“具有熔絲型單元陣列的非揮發性記憶體裝置”可以指eFuse型一次性可編程（one time programmable；OTP）記憶體。“eFuse型”可以指通過經由向每個單位單元的熔絲施加高電壓來熔斷熔絲或者保持熔絲而不熔斷它來編程二進制訊息的方法。圖1中所示的非揮發性記憶體裝置10的配置僅僅是用於描述本揭示內容的實施方式的示例，並且本揭示內容的非揮發性記憶體裝置10不限於此。例如，除了圖1中示出的部件之外，非揮發性記憶體裝置10還可以包括至少一個其他部件，或者圖1中示出的至少一個部件可以用其他部件替換。

參照圖1，非揮發性記憶體裝置10可以包括控制邏輯20、字線驅動器（WL Driver）40、編程驅動器（PD Driver）50以及eFuse單元陣列60和位元線感測放大器（BL S/A）70。在本文中，注意，關於示例或實施方式，例如關於示例或實施方式可以包括或實現的內容，術語“可以”的使用意味著存在其中包括或實現了這樣的特徵的至少一個示例或實施方式，然而所有示例和實施方式不限於此。

控制邏輯20可以基於通過輸入端子輸入的外部控制訊號生成適合於編程模式或讀取模式的內部控制訊號，並且將生成的控制訊號供應至字線驅動器40、編程驅動器50和位元線感測放大器70。輸入端子可以包括例如DIN [15:0]端子、ACCESS端子、PEB端子、WREN端子、RE端子、RESETB端子、RD端子和TE端子。

字線驅動器40可以包括字線選擇器，並激活用於編程操作的寫入字線WWL或用於讀取操作的讀取字線RWL。例如，字線驅動器40可以基於通過ADD端子輸入的訊號選擇並激活特定的寫入字線WWL或讀取字線RWL。

編程驅動器50可以包括位元線選擇器，並且基於通過WSEL端子輸入的訊號向與特定位元線相對應的行的公共節點供應編程電流。

eFuse單元陣列60可以包括多個單位單元。多個單位單元可以連接至多條字線和多條位元線。多個單位單元中的每一個可以基於從編程驅動器50提供的編程電流來執行數據寫入操作。在構成eFuse單元陣列60的多個單位單元之中，連接至相同位元線的單位單元和/或具有相同公共節點的單位單元可以被稱為“行”。此外，在eFuse單元陣列60的多個單位單元之中，連接至相同字線的單位單元可以是連接至一個列的單位單元。

位元線感測放大器70可以檢測從連接至eFuse單元陣列60的位元線輸出的數位數據，並通過輸出端子DOUT輸出檢測到的數位數據。

在圖1中，VDD端子和VSS端子可以是用於供應外部供應的電力和接地電壓的端子。

在下面要描述的本揭示內容的一個或更多個實施方式中，eFuse單元陣列60的形狀或容量不受特別限制。然而，在本揭示內容中，為了便於描述，eFuse單元陣列60的容量為“128列×16行”的情況將被描述為示例。例如，在本揭示內容中描述的eFuse單元陣列60可以包括128條字線和16條位元線。因此，eFuse單元陣列60可以包括總共2048個單位單元。

圖2示出了根據本揭示內容的一個或更多個實施方式的其中形成了具有熔絲型單元陣列的非揮發性記憶體裝置的晶片的示例性佈局。

參照圖2，eFuse單元陣列60被設置在其上形成有非揮發性記憶體裝置10的晶片上，並且字線驅動器40、編程驅動器50、位元線感測放大器70和控制邏輯20可以被設置在eFuse單元陣列60周圍。例如，字線驅動器40可以設置在eFuse單元陣列60的右側上，並且編程驅動器50可以設置在eFuse單元陣列60的下側上。位元線感測放大器70可以設置在編程驅動器50的下側上，並且控制邏輯20可以設置在與字線驅動器40的下側和編程驅動器50的右側相對應的晶片的右角處。

根據本揭示內容的一個或更多個實施方式，通過以圖2中所示的結構佈置非揮發性記憶體裝置10的每個部件，可以減小非揮發性記憶體裝置10的晶片大小。然而，非揮發性記憶體裝置10的每個部件的佈置結構不限於圖2中所示的結構。

如上所述，eFuse單元陣列60可以包括多個單位單元100。例如，當存在128條字線和16條位元線時，eFuse單元陣列60可以包括2048個單位單元100。

圖3示出了根據本揭示內容的一個或更多個實施方式的單位單元的示例性結構。

如圖3中所示，單位單元100可以包括PN二極體110、第一n型金屬氧化物半導體（NMOS）電晶體120和熔絲130。

PN二極體110可以連接在寫入字線條（WWLB）與第一節點N1之間。WWLB可以是被配置成接收指示寫入字線是否被激活的寫入字線（WWL）訊號的反相訊號WWLB的線。例如，PN二極體110的陽極可以通過第一節點N1連接至熔絲130，並且PN二極體110的陰極可以連接至WWLB。

第一NMOS電晶體120的閘極可以連接至RWL，並且第一NMOS電晶體的兩端可以連接至位元線BL和第一節點N1。第一NMOS電晶體120的兩端意味著源極端子和汲極端子。例如，第一NMOS電晶體120的汲極端子可以連接至位元線BL，並且源極端子可以通過第一節點N1連接至熔絲130。RWL可以是被配置成接收指示讀取字線是否被激活的讀取字線RWL訊號的線。

熔絲130可以連接在第一節點N1與公共節點CN之間。對於eFuse單元陣列60的每一行都存在公共節點CN，並且設置在每一行中的單位單元可以連接至一個公共節點CN。熔絲130可以具有其中在多晶Si層上形成諸如CoSi2的矽化物層的結構。熔絲130可以通過公共節點CN接收編程電流。在此，公共節點CN可以被稱為公共線CL。公共線CL或公共節點CN可以在讀取操作以及編程操作時使用。在它通常用於編程操作和讀取操作的含義的情況下，它可以被稱為“公共節點CN”或“公共線CL”。

根據一個或更多個實施方式，在一個單位單元中，PN二極體110可以設置在第一NMOS電晶體120的下側上，並且熔絲130可以設置在PN二極體110和第一NMOS電晶體120的左側或右側上。PN二極體110、第一NMOS電晶體120和熔絲130的佈置位置可以根據每個單位單元在相應行中是偶數單位單元還是奇數單位單元而變化。例如，在偶數單位單元的情況下，熔絲130可以設置在PN二極體110和第一NMOS電晶體120的右側上，而在奇數單位單元的情況下，熔絲130可以設置在PN二極體110和第一NMOS電晶體120的左側上。如下將參照圖4更詳細地描述每個單位單元中包括的部件（例如，PN二極體110、第一NMOS電晶體120和熔絲130）的佈置位置。

圖4示出了根據本揭示內容的一個或更多個實施方式的包括一對單位單元的熔絲型單元陣列60的示例性結構。

參照圖4，熔絲型單元陣列60包括至少一對單位單元。至少一對單位單元可以包括第一單位單元100a和第二單位單元100b。第一單位單元100a和第二單位單元100b可以分別被稱為偶數單位單元100a和奇數單位單元100b。替選地，第一單位單元100a和第二單位單元100b可以分別被稱為第一類型單位單元100a和第二類型單位單元100b。

第一單位單元100a和第二單位單元100b可以具有相對於公共節點CN彼此對稱的結構。例如，第一單位單元100a可以具有其中熔絲130a被設置在PN二極體110a和第一NMOS電晶體120a的右側上的結構。第二單位單元100b可以具有其中熔絲130b被設置在PN二極體110b和第一NMOS電晶體120b的左側上的結構。另外，第一單位單元100a和第二單位單元100b可以基於公共節點CN在水平方向上並排設置。例如，相對於公共節點CN位於左側上的第一單位單元100a和位於右側上的第二單位單元100b可以水平地並排設置，以形成兩側對稱的結構。在本揭示內容的實施方式中，通過如上所述配置熔絲型單元陣列60的每個單位單元，熔絲型單元陣列60所佔據的面積可以被最小化。另外，可以設置圍繞第一單位單元和第二單位單元的p型保護環（P+保護環，410）。P型保護環（P+保護環，410）指的是高摻雜的p型摻雜區。

總之，一對單位單元可以具有相對於公共節點CN彼此對稱的結構。在此，該對單位單元可以包括一個偶數單位單元和一個奇數單位單元。因此，基於公共節點CN，偶數單位單元和奇數單位單元可以具有彼此對稱的結構。替選地，該對單位單元可以包括一個第一類型單位單元和一個第二類型單位單元。因此，基於公共節點CN，第一類型單位單元和第二類型單位單元可以具有彼此對稱的結構。

如以上所闡述的，公共節點CN可以被稱為公共線CL。公共線CL或公共節點CN可以在讀取操作以及編程操作時使用。在它通常用於編程操作和讀取操作的意義上，它可以被稱為“公共節點CN”或“公共線CL”。

圖5示出了根據本揭示內容的一個或更多個實施方式的包括兩對單位單元的熔絲型單元陣列60的示例性結構。

參照圖5，熔絲型單元陣列60可以包括兩對單位單元。在兩對單位單元之中，一對可以包括第一單位單元100a和第二單位單元100b，並且另一對可以包括第三單位單元100a-1和第四單位單元100b-1。例如，包括第一單位單元100a和第二單位單元100b的一對單位單元可以設置在熔絲型單元陣列60的第n行401中。另外，包括第三單位單元100a-1和第四單位單元100b-1的另一對單位單元可以設置在熔絲型單元陣列60的第n+1行402中。在此，第一單位單元100a和第四單位單元100b-1相對於彼此具有鏡像形狀。類似地，第二單位單元100b和第三單位單元100a-1也相對於彼此具有鏡像形狀。因此，設置在第n行401中的一對單位單元的結構和設置在第n+1行402中的另一對單位單元的結構具有相對於第一假想線450彼此對稱的結構。第一假想線450是與p型保護環410堆疊的線。因此，可以說設置在第n行401中的一對單位單元的結構和設置在第n+1行402中的另一對單位單元的結構具有相對於p型保護環410彼此對稱的結構。

第一PN二極體至第四PN二極體110a、110b、110a-1和110b-1分別形成在第一n型井（NW）區至第四n型井（NW）區150a、150b、150a-1和150b-1中，這些區用n型摻雜劑進行離子注入。第二NW區150b和第三NW區150a-1彼此相鄰設置。在此，當如上所述配置各個單位單元時，在相鄰行之間可能會生成洩漏電流（虛線箭頭）。例如，當其中形成PN二極體110b和110a-1的n型井（NW）區150b和150a-1彼此相鄰設置時，寄生雙極性接面電晶體（BJT）160形成在相鄰的PN二極體之間，從而可能會生成洩漏電流。例如，第n行401的第二單位單元100b中的PN二極體110b和第n+1行402的第三單位單元100a-1中的PN二極體110a-1彼此相鄰設置，並在兩個PN二極體110b與110a-1之間形成寄生BJT 160，並且因此可能會生成洩漏電流（虛線箭頭）。由於在PN二極體110b與110a-1之間生成的洩漏電流（虛線箭頭）可能損壞電連接至PN二極體的熔絲，並且因此使洩漏電流（虛線箭頭）最小化以防止損壞熔絲是非常重要的。

因此，在本揭示內容的一個或更多個實施方式中，為了防止在相鄰行之間出現洩漏電流，p型保護環（P+保護環，410）可以設置在具有彼此對稱的結構的偶數單位單元和奇數單位單元周圍。例如，設置圍繞第n行401的第一單位單元100a和第二單位單元100b的一個p型保護環410，並且可以設置圍繞第n+1行402的第三單位單元100a-1和第四單位單元100b-1的一個p型保護環410。例如，通過在第n行401中的第二單位單元100b中的PN二極體110b與第n+1行402中的第三單位單元100a-1中的PN二極體110a-1之間設置p型保護環410，可以防止在兩個PN二極體110b與110a-1之間形成寄生BJT 160，從而可以防止生成洩漏電流（虛線箭頭）。換言之，為了減小在兩個PN二極體110b與110a-1之間出現的洩漏電流（虛線箭頭），p型保護環（P+保護環，410）可以設置在第二NW區150b與第三NW區150a-1之間。p型保護環（P+保護環，410）的摻雜濃度高於第二NW區150b和第三NW區150a-1中的每一個的摻雜濃度。

圖6A示出了根據本揭示內容的一個或更多個實施方式的包括四對單位單元的熔絲型單元陣列60的示例性結構。

參照圖6A，熔絲型單元陣列60的第一列包括至少四個單位單元100a、100b、100a-1和100b-1。此外，熔絲型單元陣列60的第二列包括至少四個單位單元100c、100d、100c-1和100d-1。

熔絲型單元陣列60中的一對單位單元的結構與參照圖4所述的結構相同。也就是說，一對單位單元可以具有相對於公共節點CN彼此對稱的結構。在此，一對單位單元可以包括一個偶數單位單元和一個奇數單位單元。因此，基於公共節點CN，偶數單位單元和奇數單位單元可以具有彼此對稱的結構。替選地，一對單位單元可以包括一個第一類型單位單元和一個第二類型單位單元。因此，基於公共節點CN，第一類型單位單元和第二類型單位單元可以具有彼此對稱的結構。

例如，行401的偶數單位單元100a和100c（或第一類型單位單元）和奇數單位單元100b和100d（或第二類型單位單元）可以具有相對於公共節點CN彼此對稱的結構。例如，第一單位單元100a可以具有熔絲130a設置在PN二極體110a和第一NMOS電晶體120a的右側上的結構，並且第二單位單元100b可以具有熔絲130b設置在PN二極體110b和第一NMOS電晶體120b的左側上的結構。此外，偶數單位單元100a和100c以及奇數單位單元100b和100d可以相對於公共節點CN水平地並排設置。例如，相對於公共節點CN位於左側上的第一單位單元100a和位於右側上的第二單位單元100b可以水平地並排設置，以形成兩側對稱的結構。在本揭示內容的實施方式中，通過如上所述配置熔絲型單元陣列60的每個單位單元，熔絲型單元陣列60所佔據的面積可以被最小化。

再次參照圖6A，熔絲型單元陣列60中的第一列中的單位單元100a、100b、100a-1和100b-1中的每一個的結構與如上參照圖5所述的結構相同。也就是說，可以說設置在第n行401中的一對單位單元100a和100b的結構和設置在第n+1行402中的另一對單位單元100a-1和100b-1的結構具有相對於p型保護環410彼此對稱的結構。

另外，基於假想線450，設置在第n行401中的單位單元100a、100b、100c、100d的結構可以與設置在第n+1行402中的單位單元100a-1、100b-1、100c-1、100d-1的結構對稱（鏡像形狀）。在此，假想線450是與p型保護環410堆疊的線。換言之，基於p型保護環410，設置在第n行401中的單位單元100a、100b、100c、100d的結構可以與設置在第n+1行402中的單位單元100a-1、100b-1、100c-1、100d-1的結構對稱（鏡像形狀）。

仍參照圖6A，第二列中的單位單元100c、100d、100c-1和100d-1具有如下結構，其中它們以與第一列中的單位單元100a、100b、100a-1、100b-1相同的形狀重複。另外，PN二極體的位置盡可能彼此遠離。設置在第一列中的PN二極體和在第二列中的PN二極體被設置為盡可能遠離。形成p型保護環410結構以減小第一列中的單位單元100a、100b、100a-1、100b-1與第二列中的單位單元100c、100d、100c-1、100d-1之間的洩漏電流。

圖6B示出了根據本揭示內容的一個或更多個實施方式的包括四對單位單元的熔絲型單元陣列60的示例性結構。

參照圖6B，熔絲型單元陣列60的第一列中的單位單元100a、100b、100a-1和100b-1的結構與參照圖5所述的結構相同。然而，第n行401且第二列中的單位單元100c和100d具有相對於第二假想線470與第一列中的單位單元100a和100b的鏡像形狀。類似地，第n+1行402且第二列中的單位單元100c-1和100d-1也具有相對於第二假想線470與第一列中的單位單元100a-1和100b-1的鏡像形狀。因此，四個PN二極體110b、110a-1、110d和110c-1彼此靠近地設置在第一假想線450和第二假想線470交叉的中央部分處。即使當四個PN二極體110b、110a-1、110d和110c-1彼此靠近設置時，高濃度的p型保護環410也被設置在PN二極體110b、110a-1、110d和110c-1之間，並且因此可以防止洩漏電流。

根據本揭示內容的實施方式，通過如圖4、圖5、圖6A和圖6B中所示配置eFuse單元陣列，可以防止洩漏電流，同時使eFuse單元陣列的面積最小化。

圖7示出了根據本揭示內容的一個或更多個實施方式的具有熔絲型單元陣列的非揮發性記憶體裝置中的單位單元的示例性連接結構。

參照圖7，單位單元100可以包括PN二極體110、第一NMOS電晶體（或第一開關元件）120和熔絲130。由於單位單元100中的二極體110、第一NMOS電晶體120和熔絲130的連接結構與圖3中描述的連接結構相同，因此將省略其描述。

根據一個或更多個實施方式，單位單元100的熔絲130可以通過公共節點CN連接至設置在單位單元外部的第二NMOS電晶體（或第二開關元件）140和第一PMOS電晶體（或第三開關元件）210。在此，第二開關元件140和第三開關元件210可以設置在單位單元100外部。這是因為第二開關元件140和第三開關元件210共同連接至包括在同一行中的多個單位單元。例如，第二NMOS電晶體140和第一PMOS電晶體210可以通過公共節點CN連接至包括在第n行中的多個單位單元。

如上所述，通過將第二開關元件140和第三開關元件210設置在單位單元100外部，每個單位單元100的大小可以被最小化，並且相應地包括多個單位單元的整個eFuse單元陣列60的大小可以減小。也就是說，通過減小佔據非揮發性記憶體裝置10的晶片的最大面積的eFuse單元陣列60的大小，可以有效地減小晶片的大小。

第二NMOS電晶體140的閘極端子可以連接至RD，並且第二NMOS電晶體140的兩端可以連接至公共節點CN和接地。例如，第二NMOS電晶體140可以通過公共節點CN連接至多個單位單元的熔絲。

第一PMOS電晶體210的閘極端子可以連接至BLOWB線，並且第一PMOS電晶體210的兩端可以連接至電源電壓和公共節點CN。例如，第一PMOS電晶體210可以通過公共節點CN連接至多個單位單元的熔絲。BLOWB線可以是向其提供了指示熔絲是否被熔斷的訊號的反相訊號的線。

圖8示出了根據本揭示內容的一個或更多個實施方式的單位單元的讀取電流和寫入電流的示例性流動。

參照圖8，虛線箭頭①指示在編程操作期間單位單元100的電流流動路徑。

根據一個或更多個實施方式，當通過BLOWB線提供高位準訊號時，可以使第一PMOS電晶體210截止。在此，高位準的BLOWB可以指示不需要熔絲熔斷。

根據一個或更多個實施方式，當通過BLOWB線提供低位準訊號時，可以使第一PMOS電晶體210導通，以根據編程電壓向公共節點CN提供編程電流。在此，低位準的BLOWB可以指示數據‘1’的編程需要熔絲熔斷。編程電流通過公共節點CN被傳輸至熔絲130，並且熔絲130可以通過編程電流進行編程或熔斷。編程或熔斷是指提高熔絲的電阻。編程電流可以在從熔絲130的陽極到陰極的方向上流動，並且可以通過PN二極體110流出到WWLB。在此，應預先選擇WWLB。

參照圖8，虛線箭頭②指示在讀取操作期間單位單元100的電流流動路徑。

根據一個或更多個實施方式，當通過RWL線向閘極提供低位準訊號時，可以使第一NMOS電晶體120截止，而當通過RWL線向閘極提供高位準訊號時，可以使第一NMOS電晶體120導通。在此，低位準的RWL訊號可以指示相應的讀取字線沒有被選擇，而高位準的RWL訊號可以指示相應的讀取字線被選擇。

根據一個或更多個實施方式，在通過RD線向閘極提供低位準訊號時，可以使第二NMOS電晶體140截止，而在通過RD線向閘極提供高位準訊號時，可以使第二NMOS電晶體140導通。在此，高位準的RD可以指示讀取模式，而低位準的RD可以指示非讀取模式。

根據一個或更多個實施方式，當第一NMOS電晶體120和第二NMOS電晶體140兩者都導通時，第一NMOS電晶體120可以根據從位元線BL提供的讀取電壓向熔絲130施加讀取電流。讀取電流可以通過熔絲130，並且讀取電流的值可以根據熔絲130的電阻而變化。例如，當熔絲130被熔斷時的讀取電流的值可能小於當熔絲130未被熔斷時的讀取電流的值。通過熔絲130的讀取電流可以通過公共節點CN流向第二NMOS電晶體140。在此，讀取電流在從熔絲130的陰極到陽極的方向上流動，可以說讀取電流在與編程電流相反的方向上流動。另外，由於讀取電流不通過PN二極體110，因此讀取操作不需要使用高驅動電壓。因此，讀取電流可以使用低驅動電流。讀取電流的值可以用來檢查熔絲130是否被編程。

根據本揭示內容的各種實施方式的具有熔絲型單元陣列的非揮發性記憶體裝置10可以通過經過向第一單位單元施加高電壓來熔斷熔絲而在第一單位單元中編程數據‘1’，可以通過不向第一單位單元施加高電壓並將熔絲保持在未熔斷狀態來在第一單位單元中編程數據‘0’。當數據‘1’被編程在非揮發性記憶體裝置10中的第一單位單元中時，可以通過施加至第一單位單元的高電壓而在公共節點CN中充電電壓。由於多個單位單元連接至公共節點CN，因此當第一單位單元被編程時在公共節點CN中充電的電壓可能損壞其他單位單元的熔絲。例如，在需要將數據‘0’編程在第二單位單元中的情況下，第二單位單元的熔絲被在公共節點中充電的電壓熔斷，並且因此可能出現好像數據‘1’被編程在第二單位單元中的情況。

因此，本揭示內容的一個或更多個實施方式公開了一種用於使通過編程操作在公共節點中充電的電壓放電的電路結構。

圖9示出了根據本揭示內容的一個或更多個實施方式的具有熔絲型單元陣列的非揮發性記憶體裝置中的公共節點的示例性放電電路。

參照圖9，非揮發性記憶體裝置10還可以包括公共節點放電電路710。根據一個或更多個實施方式，除了參照圖1至圖8描述的部件（例如，控制邏輯20、字線驅動器40、編程驅動器50、eFuse單元陣列60和位元線感測放大器70）之外，非揮發性記憶體裝置10還可以包括連接至每一行的公共節點放電電路710。

根據一個或更多個實施方式，公共節點放電電路710可以設置在單位單元100的周邊區域中。例如，公共節點放電電路710可以設置在單位單元100外部，如同第二NMOS電晶體140和第一PMOS電晶體210一樣。這是因為公共節點放電電路710通過公共節點CN連接至多個單位單元。也就是說，儘管為了便於說明在圖9中示出了僅一個單位單元100，但是公共節點放電電路710可以通過一個公共節點CN公共地連接至包括在第n行中的多個單位單元。因此，在本揭示內容的實施方式中，通過將公共節點放電電路710設置在單位單元100的周邊區域中，可以使單位單元100和eFuse單元陣列60的大小最小化。

公共節點放電電路710是如下一種電路，該電路被配置成防止連接至公共節點的單位單元的熔絲被在公共節點中充電的電壓損壞，並且因此可以根據RD訊號和BLOWB訊號使在公共節點中充電的電壓放電。

公共節點放電電路710可以包括第一反相器（或第一反閘，717）、第一反及閘711、第二反相器（或第二反閘，713）和第三NMOS電晶體715。

第一反相器717可以連接至第二NMOS電晶體140與位元線感測放大器70之間的第二節點N2和第一反及閘711。第一反相器717可以使從位元線感測放大器70提供的RD訊號反相，並將反相訊號輸出至第一反及閘711。RD訊號可以是指示讀取模式是否存在的訊號。例如，高位準的RD訊號可以指示讀取模式，而低位準的RD訊號可以指示非讀取模式。

第一反及閘711的輸入端子可以連接至編程驅動器50的BLOWB線和第一反相器717，並且第一反及閘711的輸出端子可以連接至第二反相器713。第一反及閘711可以對從編程驅動器50提供的BLOWB訊號和從第一反相器717提供的訊號執行反及操作，並輸出結果。BLOWB訊號可以是指指示熔絲是否被熔斷的訊號的反相訊號。例如，低位準的BLOWB訊號可以指示需要熔絲熔斷，而高位準的BLOWB訊號可以指示不需要熔絲熔斷。

第二反相器713可以連接至第一反及閘711的輸出端子和第三NMOS電晶體715的閘極。第二反相器713可以使從第一反及閘711提供的訊號反相，並將反相的訊號提供至第三NMOS電晶體715的閘極。

第三NMOS電晶體715可以連接至公共節點CN與編程驅動器50之間的第三節點N3和地。當高位準的訊號被輸入至第三NMOS電晶體715的閘極時，可以使第三NMOS電晶體715導通，並且通過第三節點N3使在公共節點CN中充電的電壓放電。

單位單元100的配置和與其他部件的連接結構與參照圖3至圖7所述的那些相同，並且單位單元100的操作與參照圖8所述的操作相同。因此，將省略對單位單元100的配置、連接結構和操作的描述。

編程驅動器50可以根據控制邏輯20的控制訊號生成編程電壓，並選擇eFuse單元陣列60的特定行。編程驅動器50可以將生成的編程電壓提供至所選行的公共節點CN。根據實施方式，編程驅動器50可以包括如圖7中所示的第一PMOS電晶體210。例如，編程驅動器50可以包括連接至eFuse單元陣列60的每一行的公共節點CN的多個第一PMOS電晶體。

根據一個或更多個實施方式，編程驅動器50可以根據控制邏輯20的控制訊號向公共節點放電電路710的第一反及閘711提供BLOWB訊號。僅當特定單位單元100需要熔絲熔斷時，BLOWB訊號才可以以低位準輸出，而否則BLOWB訊號可以以高位準輸出。例如，在用於在特定單位單元100中編程數據‘1’的模式下，由於需要熔絲熔斷，因此編程驅動器50可以根據控制邏輯20的控制輸出低位準的BLOWB訊號。作為另一示例，在用於在特定單位單元100中編程數據‘0’的模式的情況下，由於不需要熔絲熔斷，因此編程驅動器50可以根據控制邏輯20的控制輸出高位準的BLOWB訊號。作為另一示例，在用於讀取特定單位單元100的數據的讀取模式下或者在待機模式下，不需要熔絲熔斷，並且因此編程驅動器50可以根據控制邏輯20的控制輸出高位準的BLOWB訊號。

根據一個或更多個實施方式，位元線感測放大器70可以根據控制邏輯20的控制訊號向公共節點放電電路710的第一反相器717和第二NMOS電晶體140的閘極提供RD訊號。RD訊號可以僅在用於讀取特定單位單元100的數據的讀取模式下以高位準輸出，而否則可以以低位準輸出。例如，在用於讀取特定單位單元100的數據的讀取模式下，位元線感測放大器70可以將高位準的RD訊號傳送至第一反相器717和第二NMOS電晶體140的閘極。作為另一示例，在用於在特定單位單元100中編程數據‘1’的模式、用於在特定單位單元100中編程數據‘0’的模式或者待機模式的情況下，位元線感測放大器70可以向第一反相器717和第二NMOS電晶體140的閘極提供低位準的RD訊號。

根據如上所述的結構，當公共節點放電電路710接收來自編程驅動器50的高位準的BLOWB訊號和來自位元線感測放大器70的低位準的RD訊號時，其可以通過使第三NMOS電晶體715導通而使在公共節點CN中充電的電壓放電。例如，如下面在表1中所示，當非揮發性記憶體裝置的操作模式（OP模式）處於用於編程數據‘0’的‘0’編程模式或待機模式時，公共節點放電電路710可以操作以使在公共節點CN中充電的電壓放電。

下面的表1是根據非揮發性記憶體裝置10的操作模式（OP模式）的訊號的真值表。【表1】

WWLB	RWL	RD	BLOWB	OP模式
L	L	L	L	編程‘1’
L	L	L	H	編程‘0’
H	H	H	H	讀取
H	L	L	H	等待

表1示出了非揮發性記憶體裝置10的每種操作模式的WWLB、RWL、RD和BLOWB訊號的位準。例如，當非揮發性記憶體裝置10的操作模式是‘1’編程模式時，WWLB、RWL、RD和BLOWB訊號中的全部都可以是低位準。當非揮發性記憶體裝置10的操作模式是‘0’編程模式時，WWLB、RWL和RD訊號可以是低位準，而BLOWB訊號可以是高位準。當非揮發性記憶體裝置10的操作模式是讀取模式時，WWLB、RWL、RD和BLOWB訊號中的全部都可以是高位準。當非揮發性記憶體裝置10的操作模式是待機模式時，WWLB和BLOWB訊號可以是高位準，而RWL和RD訊號可以是低位準。

當非揮發性記憶體裝置10的操作模式是‘0’編程模式或待機模式時，公共節點放電電路710可以接收如上面的表1中所示的高位準的BLOWB訊號和低位準的RD訊號，從而使第三NMOS電晶體導通。公共節點放電電路710可以通過導通的第三NMOS電晶體使在公共節點CN中充電的電壓放電。

當非揮發性記憶體裝置10的操作模式是‘1’編程模式時，公共節點放電電路710接收如上面的表1中所示的低位準的BLOWB訊號，從而將第三NMOS電晶體715保持在截止狀態。另外，當非揮發性記憶體裝置10的操作模式是讀取模式時，公共節點放電電路710可以接收如上面的表1中所示的高位準的RD訊號，並且因此將第三NMOS電晶體715保持在截止狀態。

根據本揭示內容的各種實施方式的非揮發性記憶體裝置10可以包括如圖9中所示的公共節點放電電路710，並生成如表1中所示的內部控制訊號。因此，根據本揭示內容的各種實施方式的非揮發性記憶體裝置10可以在待機模式或‘0’編程模式時使在‘1’編程模式期間在公共節點CN中充電的電壓放電，從而防止連接至節點CN的其他單位單元的熔絲的損壞。

圖10示出了根據本揭示內容的一個或更多個實施方式的測量在具有熔絲型單元陣列的非揮發性記憶體裝置中的在編程操作期間的公共節點的電流的結果。在圖10中，“常規的”（801）是測量不包括公共節點放電電路的非揮發性記憶體裝置中的公共節點的電壓/電流的結果，以及“提出的”（803）是測量包括公共節點放電電路的非揮發性記憶體裝置中的公共節點的電壓/電流的結果。

在圖10中所示的實施方式中，非揮發性記憶體裝置10的操作模式可以依次改變為‘1’編程模式、待機模式和‘0’編程模式。當非揮發性記憶體裝置10的操作模式是‘1’編程模式時，“常規的”（801）和“提出的”（803）兩者都可以在在公共節點CN中充電的大約4 V（810）的電壓下操作。

然而，當非揮發性記憶體裝置10的操作模式從‘1’編程模式改變為待機模式時，可以看出“常規的”（801）的公共節點CN被充電有大約4.5 V（820）的電壓，然而，對於“提出的”（803），在公共節點CN中充電的電壓被放電，並測量到大約0 V（830）的電壓。

另外，當非揮發性記憶體裝置10的操作模式從待機模式改變為‘0’編程模式時，可以看出，通過在“常規的”（801）的公共節點（CN）中充電和保持的電壓，瞬間生成大約7 mA（822）的高電流。在這種情況下，要通過‘0’編程模式編程為‘0’的單位單元的熔絲被熔斷，並且因此可能出現好像數據‘1’被編程在其中的情況。

另一方面，在“提出的”（803）的情況下，由於在待機模式期間在公共節點CN中充電的電壓全部放電並且因此保持大約0 V的電壓，因此即使當輸入根據‘0’編程模式的訊號時，在公共節點CN處也測量到0 mA（832）的電流。因此，要通過‘0’編程模式編程為‘0’的單位單元的熔絲保持在未熔斷狀態，使得數據‘0’可以被正常編程。

圖11示出了根據本揭示內容的一個或更多個實施方式的示出了具有熔絲型單元陣列的非揮發性記憶體裝置的寫入操作的示例性電路配置圖。

圖11示出了當數據‘1’被編程至包括在eFuse單元陣列60中的多個單位單元之中的第0行（行＜0＞）中的第0單位單元100a中時的電流流動。

參照圖11，字線驅動器40可以包括用於每條寫入字線的第二PMOS電晶體901和第四NMOS電晶體903。第二PMOS電晶體901的閘極可以連接至WWL線，並且第二PMOS電晶體901的兩端可以連接至VDD和第四節點N4。第四NMOS電晶體903的閘極可以連接至WWL線，並且第四NMOS電晶體903的兩端可以連接至第四節點N4和地。在此，第四節點N4可以連接至單位單元100a的PN二極體110a。

第一NMOS電晶體120a、120b、120c和120d接收來自位元線BL0的讀取電壓。因此，它們可以向熔絲130a、130b、130c和130d施加讀取電流。單位單元100a、100b、100c和100d中的每一個的配置、連接結構和操作與參照圖3至圖10描述的那些相同。因此，在圖11中，將省略對單位單元100a內部的部件的詳細描述。

參照圖11，如上所述，記憶體裝置10包括eFuse單元陣列60，其中交替設置不同類型的單位單元，例如第一類型單位單元100a和100c以及第二類型單位單元100b和100d。不同類型的單位單元100a、100b、100c和100d分別包括：PN二極體110a、110b、110c和110d；第一NMOS電晶體120a、120b、120c和120d；以及熔絲130a、130b、130c和130d。在此，PN二極體110a、110b、110c和110d可以分別被n型井區150a、150b、150c和150d圍繞。

第一類型單位單元100a和100c以及第二類型單位單元100b和100d通過公共節點CN0彼此連接。第一列中的第一類型單位單元100a和第二類型單位單元100b被設置成具有相對於公共節點CN0彼此兩側對稱的結構。類似地，第二列中的第一類型單位單元100c和第二類型單位單元100d被設置成具有相對於公共節點CN0兩側對稱的結構。被設置成具有彼此兩側對稱的結構的第一類型單位單元100a和100c以及第二類型單位單元100b和100d連接至同一位元線BL0。一對單位單元100a和100b被p型保護環410圍繞。另外，另一對單位單元100c和100d也被p型保護環410圍繞。

根據實施方式，為了在第0列（行＜0＞）的第0單位單元100a中編程數據‘1’，高位準的訊號被施加至WWL＜0＞線，並且低位準的訊號可以被施加至BLOWB＜0＞。因此，可以使第二PMOS電晶體901截止，並且可以使第四NMOS電晶體903和第一PMOS電晶體210導通。當第一PMOS電晶體210和第四NMOS電晶體903導通時，PN二極體110a導通，並且編程電壓可以施加至連接至第一PMOS電晶體210的公共節點CN。由於施加至公共節點CN的編程電壓，編程電流可以在連接至公共節點CN的熔絲130中流動，並且編程電流可以通過PN二極體110a流向第四NMOS電晶體903。在此，當熔絲130被編程電流熔斷時，數據‘1’可以被編程至單位單元100a中。

如上所述，當數據‘1’被編程至包括在eFuse單元陣列60中的多個單位單元之中的第0行（行＜0＞）的第0單位單元100a中時，包括在第0行的其他單位單元中的PN二極體可以用作保護裝置。例如，由於字線驅動器40通過在第0單位單元100a中編程數據‘1’時使連接至公共節點CN0的其他單位單元100b和100c的PN二極體110b和110c截止來防止編程電流的流動，因此可以保護其他單位單元100b和100c的熔絲130b和130c免受施加至公共節點CN的編程電壓的影響。字線驅動器40可以通過向連接至其他單位單元100b和100c的寫入字線WWL＜1＞和WWL＜127＞提供低位準的訊號來控制使其他單位單元100b和100c的PN二極體110b和110c截止。

在上面的圖11中，已作為示例描述了包括在eFuse單元陣列中的多個單位單元之中的第0行（行＜0＞）的第0單位單元100a，但是對第0行的其他單位單元和其他行的單位單元的編程操作也可以以與上述的方式相同的方式操作。

圖12示出了根據本揭示內容的一個或更多個實施方式的示出了具有熔絲型單元陣列的非揮發性記憶體裝置的寫入操作的示例性電路配置圖。

除了單位單元的佈置形狀略有不同以外，圖12與圖11相似。這幾乎類似於圖11，並且因此將省略其詳細描述。在圖12中，包括WWL＜0＞、WWL＜1＞、WWL＜127＞、RWL＜0＞、RWL＜1＞、RWL＜127＞、選擇的行＜0＞和未選擇的行＜n＞。圖12的操作原理類似於圖11的操作原理。然而，它在WWL＜0＞、WWL＜1＞、RWL＜0＞、RWL＜1＞等的佈置或順序上略有不同。

圖13示出了根據本揭示內容的一個或更多個實施方式的示出了具有熔絲型單元陣列的非揮發性記憶體裝置的讀取操作的示例性電路配置圖。

圖13示出了讀取被編程至包括在eFuse單元陣列60中的多個單位單元之中的第0行（行＜0＞）的第0單位單元100a中的數據的情況下的電流流動。由於讀取操作及其電流流動與PN二極體無關，因此為了便於說明，在圖13中省略了PN二極體。然而，圖13的單位單元100a的配置、連接結構和操作與參照圖3至圖10描述的那些相同。

根據實施方式，圖13中所示的讀取電流控制器1010、參考電壓產生器1020和感測放大器（S/A）71可以是位元線感測放大器70中包含的部件。包括讀取電流控制器1010、參考電壓產生器1020和感測放大器（S/A）71的位元線感測放大器70可以為每一行單獨提供。

根據一個或更多個實施方式，非揮發性記憶體的第n行的讀取電流控制器1010可以包括串聯連接的第三PMOS電晶體1011和第一參考電阻元件1012。第三PMOS電晶體1011的閘極可以連接至RDB線，並且第三PMOS電晶體1011的兩端可以分別連接至電源電壓VDD和第一參考電阻元件1012。RDB線可以是被配置成提供指示讀取模式是否存在的RD訊號的反相訊號的線。例如，在讀取模式下，低位準的訊號可以被提供給RDB線，而不在讀取模式下，高位準的訊號可以被提供給RDB線。第一參考電阻元件1012可以連接在第三PMOS電晶體1011與第n行的位元線之間。

根據一個或更多個實施方式，第n行的參考電壓產生器1020可以包括第四PMOS電晶體1021、第二參考電阻元件1022、第五NMOS電晶體1023、第三參考電阻元件1024和第六NMOS電晶體1025，它們依次串聯連接在電源電壓VDD與第一參考電壓（參考電壓，例如，0 V）之間。第四PMOS電晶體1021的閘極可以連接至RDB線，並且第五NMOS電晶體1023和第六NMOS電晶體1025的閘極可以連接至RD線。位元線感測放大器71的第二輸入端子可以連接在第二參考電阻元件1022與第五NMOS電晶體1023之間。

感測放大器71的第一輸入端子可以連接至每一行的位元線，並且感測放大器71的第二輸入端子可以連接至相應行的參考電壓產生器1020。

可以基於SAEN訊號驅動感測放大器71，該SAEN訊號是用於啟用感測放大器的訊號。當輸入高位準SAEN訊號時，感測放大器71可以感測第一輸入端子與第二輸入端子之間的電壓差，並對感測到的電壓差進行放大，從而讀取被編程至指定的單位單元中的數據。在此，為了描述方便，假設指定的單位單元是第0行（行＜0＞）的第0單位單元100a。

在讀取模式下，為了使第0行（行＜0＞）的第0單位單元100a中包括的第一NMOS電晶體120a導通，可以將高位準的訊號施加至RWL＜0＞線。此外，在讀取模式下，高位準的訊號被施加至RD線，並且低位準的訊號被施加至RDB線，使得第二NMOS電晶體140和第三PMOS電晶體1011可以導通。在這種情況下，第0單位單元100a的熔絲130a和第一參考電阻元件1012串聯連接在電源電壓VDD與接地電壓VSS之間，使得由第一參考電阻元件1012和熔絲130a確定的電壓可以施加至感測放大器71的第一輸入端子。此時，施加至第一輸入端子的電壓可以根據第0單位單元100a的熔絲130a是被編程為具有編程電阻值（編程R）還是未被編程並具有初始電阻值（初始R）而變化。

在讀取模式下，高位準的訊號被施加至RD線，並且低位準的訊號被施加至RDB線，使得第四PMOS電晶體1021、第五NMOS電晶體1023和第六NMOS電晶體1025全部導通。因此，施加至第二輸入端子的參考電壓可以是（電源電壓（VDD）+第一參考電壓（電壓參考））的一半。因此，施加至第二輸入端子的參考電壓可以具有與由電源電壓VDD提供的電源電壓和0 V的第一參考電壓的一半相對應的電壓值（一半VDD）。

基於施加至第一輸入端子的電壓和施加至第二輸入端子的電壓，感測放大器71可以通過輸出端子DOUT輸出指示第0單位單元100a是否被編程的結果。

在圖13中，已作為示例描述了包括在eFuse單元陣列60中的多個單位單元之中的第0行（行＜0＞）的第0單位單元100a，但是對第0行的其他單位單元和其他行的單位單元的讀取操作也可以以與上述的方式相同的方式操作。

根據本揭示內容的各種實施方式，可以通過將偶數單位單元和奇數單位單元設置為具有基於每一行的公共節點的對稱結構來使熔絲型單元陣列的面積最小化。另外，通過設置圍繞具有對稱結構的偶數單位單元和奇數單位單元的P+型保護環，可以防止相鄰行之間的洩漏電流。

根據本揭示內容的各種實施方式，通過包括熔絲型單元陣列的每一行的公共節點的放電電路，可以防止在特定單位單元的編程操作期間由於公共節點中充電的電流對其他單位單元的熔絲的損壞。

雖然本揭示內容包括具體示例，但是在理解本申請案的公開內容之後，將明顯的是，在不偏離申請專利範圍及其等同物的精神和範疇的情況下，可以在這些示例中進行各種形式和細節上的改變。本文中描述的示例應被認為僅是在描述性的意義上，而不是出於限制的目的。每個示例中的特徵或方面的描述應被視為適用於其他示例中的類似特徵或方面。如果所描述的技術以不同的順序執行，和/或如果所描述的系統、架構、裝置或電路中的部件以不同的方式組合和/或由其他部件或其等同物替換或補充，則可以實現合適的結果。因此，本揭示內容的範圍不由詳細描述限定，而是由申請專利範圍及其等同物限定，並且申請專利範圍及其等同物範圍內的所有變化都應被解釋為包括在本揭示內容中。

10:非揮發性記憶體裝置 20:控制邏輯 40:字線驅動器 50:編程驅動器 60:eFuse單元陣列/熔絲型單元陣列 70:位元線感測放大器 71:感測放大器 100:單位單元 100a:第一單位單元/第一類型單位單元/單位單元 100a-1:第三單位單元/單位單元 100b:第二單位單元/第二類型單位單元/單位單元 100b-1:第四單位單元/單位單元 100c:單位單元 100c-1:單位單元 100d:單位單元 100d-1:單位單元 110:PN二極體 110a:PN二極體/第一PN二極體 110a-1:第三PN二極體/PN二極體 110b:第二PN二極體/PN二極體 110b-1:第四PN二極體 110c:PN二極體 110c-1:PN二極體 110d:PN二極體 120:第一n型金屬氧化物半導體（NMOS）電晶體 120a:第一NMOS電晶體 120b:第一NMOS電晶體 120c:第一NMOS電晶體 120d:第一NMOS電晶體 130:熔絲 130a:熔絲 130b:熔絲 130c:熔絲 130d:熔絲 140:第二NMOS電晶體/第二開關元件 150a:第一n型井（NW）區/n型井區 150a-1:第三n型井（NW）區/n型井（NW）區 150b:第二n型井（NW）區/n型井（NW）區 150b-1:第四n型井（NW）區 150c:n型井區 150d:n型井區 160:寄生雙極性接面電晶體（BJT） 210:第一PMOS電晶體/第三開關元件 401:第n行 402:第n+1行 410:P+保護環/p型保護環 450:第一假想線 470:第二假想線PN二極體 710:公共節點放電電路 711:第一反及閘 713:第二反相器/第二反閘 715:第三NMOS電晶體 717:第一反相器/第一反閘 801:常規的 803:提出的 810:大約4 V 820:大約4.5 V 822:大約7 mA 830:大約0 V 832:0 mA 901:第二PMOS電晶體 903:第四NMOS電晶體 1010:讀取電流控制器 1011:第三PMOS電晶體 1012:第一參考電阻元件 1020:參考電壓產生器 1021:第四PMOS電晶體 1022:第二參考電阻元件 1023:第五NMOS電晶體 1024:第三參考電阻元件 1025:第六NMOS電晶體 BL:位元線 BL0、BLn:位元線 CL:公共線 CN:公共節點 CN0、CNn:公共節點 N1:第一節點 N2:第二節點 N3:第三節點 N4:第四節點 RWL:讀取字線 WWL:寫入字線 WWLB:寫入字線條

[圖1]示出了根據本揭示內容的一個或更多個實施方式的具有熔絲型單元陣列的示例性非揮發性記憶體裝置的方塊圖。

[圖2]示出了根據本揭示內容的一個或更多個實施方式的其中形成了具有熔絲型單元陣列的非揮發性記憶體裝置的晶片的示例性佈局。

[圖3]示出了根據本揭示內容的一個或更多個實施方式的單位單元的示例性結構。

[圖4]示出了根據本揭示內容的一個或更多個實施方式的包括一對單位單元的熔絲型單元陣列60的示例性結構。

[圖5]示出了根據本揭示內容的一個或更多個實施方式的包括兩對單位單元的熔絲型單元陣列60的示例性結構。

[圖6A]和[圖6B]示出了根據本揭示內容的一個或更多個實施方式的包括四對單位單元的熔絲型單元陣列60的示例性結構。

[圖7]示出了根據本揭示內容的一個或更多個實施方式的具有熔絲型單元陣列的非揮發性記憶體裝置中的單位單元的示例性連接結構。

[圖8]示出了根據本揭示內容的一個或更多個實施方式的單位單元的讀取電流和寫入電流的示例性流動。

[圖9]示出了根據本揭示內容的一個或更多個實施方式的具有熔絲型單元陣列的非揮發性記憶體裝置中的公共節點的示例性放電電路。

[圖10]示出了根據本揭示內容的一個或更多個實施方式的測量在具有熔絲型單元陣列的非揮發性記憶體裝置中的在編程操作期間的公共節點的電流的結果。

[圖11]示出了根據本揭示內容的一個或更多個實施方式的示出了具有熔絲型單元陣列的非揮發性記憶體裝置的寫入操作的示例性電路配置圖。

[圖12]示出了根據本揭示內容的一個或更多個實施方式的示出了具有熔絲型單元陣列的非揮發性記憶體裝置的寫入操作的示例性電路配置圖。

[圖13]示出了根據本揭示內容的一個或更多個實施方式的示出了具有熔絲型單元陣列的非揮發性記憶體裝置的讀取操作的示例性電路配置圖。

貫穿附圖和詳細描述，相同的附圖標記指代相同的元件。附圖可能不是按比例繪製的，並且為了清楚、說明和方便，附圖中的元件的相對尺寸、比例和描繪可能被誇大。

10:非揮發性記憶體裝置

20:控制邏輯

40:字線驅動器

50:編程驅動器

60:eFuse單元陣列/熔絲型單元陣列

70:位元線感測放大器

Claims

一種記憶體裝置，包括： eFuse單元陣列，在所述eFuse單元陣列中交替設置不同類型的單位單元，其中，所述不同類型的單位單元中的每一個包括PN二極體、第一NMOS電晶體和熔絲，其中，第一類型單位單元和第二類型單位單元通過公共節點彼此連接，並且其中，所述第一類型單位單元和所述第二類型單位單元以相對於所述公共節點兩側對稱的結構設置。
根據請求項1所述的記憶體裝置，其中，以相對於所述公共節點兩側對稱的結構設置的所述第一類型單位單元和所述第二類型單位單元連接至同一位元線。
根據請求項1所述的記憶體裝置，還包括：被設置成圍繞所述第一類型單位單元和所述第二類型單位單元的p型保護環。
根據請求項1所述的記憶體裝置，其中，所述熔絲連接在所述公共節點與第一節點之間，其中，所述第一NMOS電晶體包括連接至讀取字線（RWL）的閘極端子、連接至位元線的汲極端子和連接至所述第一節點的源極端子，以及其中，所述PN二極體包括通過所述第一節點連接至所述熔絲的陽極和連接至寫入字線條（WWLB）的陰極，其中，所述讀取字線是被配置成接收指示讀取字線是否被激活的讀取字線訊號的線，以及其中，所述寫入字線條是被配置成接收寫入字線條訊號的線，所述寫入字線條訊號是通過使指示寫入字線是否被激活的寫入字線（WWL）訊號反相而獲得。
根據請求項4所述的記憶體裝置，還包括：第一PMOS電晶體，其設置在所述單位單元外部，並且被配置成通過所述公共節點向所述第一類型單位單元和所述第二類型單位單元供應編程電流，其中，所述第一PMOS電晶體包括連接至被配置成接收通過使熔絲熔斷訊號反相而獲得的BLOWB訊號的線的閘極端子、連接至電源電壓的源極端子和連接至所述公共節點的汲極端子。
根據請求項4所述的記憶體裝置，還包括：第二NMOS電晶體，其設置在所述單位單元外部，並且被配置成通過所述公共節點將所述第一類型單位單元和所述第二類型單位單元在操作上連接至地，其中，所述第二NMOS電晶體包括連接至被配置成接收指示讀取模式是否存在的RD訊號的線的閘極端子、連接至所述公共節點的汲極端子和連接至所述地的源極端子。
根據請求項1所述的記憶體裝置，還包括：編程驅動器，其被配置成向所述eFuse單元陣列的行之中的選擇的行的公共節點供應編程電流；以及感測放大器，其被配置成基於所選擇的行的位元線的電壓來讀取所選擇的行的單位單元之中的任何一個單位單元的數據。
根據請求項7所述的記憶體裝置，還包括：公共節點放電電路，其被配置成根據所述記憶體裝置的操作模式，基於控制訊號來使在所述公共節點中充電的電壓放電。
根據請求項8所述的記憶體裝置，其中，所述控制訊號包括從所述感測放大器提供的並且指示讀取模式是否存在的RD訊號、以及通過使熔絲熔斷訊號反相而獲得的BLOWB訊號。
根據請求項9所述的記憶體裝置，其中，所述公共節點放電電路包括：第一反相器，其被配置成使所述RD訊號反相並輸出所述RD訊號的反相訊號；反及閘，其被配置成對從所述第一反相器提供的所述RD訊號的反相訊號和所述BLOWB訊號執行反及操作；第二反相器，其被配置成使所述反及閘的輸出訊號反相；以及第三NMOS電晶體，其包括連接至所述第二反相器的輸出端子的閘極端子、連接至所述公共節點的汲極端子和連接至地的源極端子，並且被配置成根據所述第二反相器的輸出訊號導通/截止。
根據請求項10所述的記憶體裝置，其中，當所述記憶體裝置的操作模式是待機模式或‘0’編程模式時，所述公共節點放電電路被配置成通過使所述第三NMOS電晶體導通來使在所述公共節點中充電的電壓放電。
根據請求項10所述的記憶體裝置，其中，當所述記憶體裝置的操作模式是待機模式或‘0’編程模式時，所述RD訊號是低位準，而所述BLOWB訊號是高位準。
根據請求項10所述的記憶體裝置，其中，所述公共節點放電電路被設置在所述單位單元外部。
一種記憶體裝置，包括：包括單位單元的eFuse單元陣列；編程驅動器，其被配置成向公共節點供應編程電壓，所述公共節點與所述eFuse單元陣列的行之中的選擇的行的單位單元具有連接；以及公共節點放電電路，其被配置成根據所述記憶體裝置的操作模式，基於控制訊號使通過所述編程電壓在所述公共節點中充電的電壓放電。
根據請求項14所述的記憶體裝置，其中，所述控制訊號包括指示讀取模式是否存在的RD訊號、以及通過使熔絲熔斷訊號反相而獲得的BLOWB訊號。
根據請求項15所述的記憶體裝置，其中，所述公共節點放電電路包括：第一反相器，其被配置成使所述RD訊號反相並輸出所述RD訊號的反相訊號；反及閘，其被配置成對從所述第一反相器提供的所述RD訊號的反相訊號和所述BLOWB訊號執行反及操作；第二反相器，其被配置成使所述反及閘的輸出訊號反相；以及第三NMOS電晶體，其包括連接至所述第二反相器的輸出端子的閘極端子、連接至所述公共節點的汲極端子和連接至地的源極端子，並且被配置成根據所述第二反相器的輸出訊號導通/截止。
根據請求項16所述的記憶體裝置，其中，當所述記憶體裝置的操作模式是待機模式或‘0’編程模式時，所述公共節點放電電路被配置成通過使所述第三NMOS電晶體導通來使在所述公共節點中充電的電壓放電。
根據請求項16所述的記憶體裝置，其中，當所述記憶體裝置的操作模式是待機模式或‘0’編程模式時，所述RD訊號是低位準，而所述BLOWB訊號是高位準。
根據請求項16所述的記憶體裝置，其中，所述公共節點放電電路被設置在所述單位單元外部。
根據請求項14所述的記憶體裝置，其中，所述單位單元中的每一個包括：連接在所述公共節點與第一節點之間的熔絲；第一NMOS電晶體，其包括連接至讀取字線（RWL）的閘極端子、連接至位元線的汲極端子和連接至所述第一節點的源極端子；以及 PN二極體，其包括通過所述第一節點連接至所述熔絲的陽極和連接至寫入字線條（WWLB）的陰極，其中，所述讀取字線是被配置成接收指示讀取字線是否被激活的讀取字線訊號的線，以及其中，所述寫入字線條是被配置成接收寫入字線條訊號的線，所述寫入字線條訊號是通過使指示寫入字線是否被激活的寫入字線（WWL）訊號反相而獲得。