JPH0376099A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路さらにはそれに含まれるヒユ
ーズ型記憶回路に関し、例えばアナログ・ディジタル混
載型の半導体集積回路に含まれる増幅回路のゲイン調整
や半導体集積回路の冗長選択などに適用して有効な技術
に関するものである。

〔従来技術〕

半導体集積回路に用いられている従来のヒユーズ型記憶
回路の一単位回路は、例えば第６図に示されように、一
対の電源端子Ｖｄｄ、Ｖｓｓの間に、比較的大きな抵抗
を構成するためのＰチャンネル型ＭＯ８ＦＥＴＱＩ、一
つのヒユーズ１、そして抵抗素子２が直列接続され、そ
のヒユーズ１の溶断、非溶断何れかの状態に応じて情報
を記憶するようになっている。このヒユーズ型記憶回路
にローレベルの情報を記憶させる場合にはヒユーズ１を
接続状態に保てばよく、また、ハイレベルの情報を記憶
させるには電極バッド３，４に電圧を印加してヒユーズ
ｌを溶断すればよい。

尚、ヒユーズ型記憶回路について記載された文献の例と
しては特開昭５９−１４４１００号公報がある。

〔発明が解決しようとする課題〕

ところで半導体集積回路に含まれる電気ヒユーズは抵抗
体もしくは配線材料としてのポリシリコンのような半導
体材料又はニクロムなどの金属材料などが利用されてい
るが、これを電気的に溶断するとき、その表面がプラズ
マナイトライドのような表面保護膜で被覆されていると
、発熱による熱の拡散が阻まれ、また、発熱によって溶
解もしくは蒸散したポリシリコンの逃げ場が無くなり、
充分広い範囲に亘ってヒユーズを溶断することができず
、後から溶断したヒユーズが再成長じて再結合する虞れ
があった。このように−旦溶断したヒユーズが後から再
結合すると、ヒユーズの溶断、非熔断状態によってプロ
グラムされている内部回路の特性や論理が狂い、半導体
集積回路に誤動作を招く。

このためヒユーズ直上の表面保護膜を開口し、ヒユーズ
を露出させた状態でヒユーズをプログラムすることが検
討された。

しかしながら、ウェーハの表面保護膜の一部を開口した
ままウェーハプローブテスタなどを介してヒユーズをプ
ログラムしたりすると、ヒユーズに対する耐湿性やアク
ティブ領域への汚染物侵入という点で望ましくない、ま
た、プログラムした後に電気ヒユーズを含む全体を表面
保護膜で被覆しようとすると、ヒユーズに対するプログ
ラム工程をはさんでパッシベーション膜形成工程が２工
程にまたがり、その後にまたチップの良否判定のための
ウェーハプローブテストを行わなければならなくなり、
製造工程が著しく煩雑になってしまう。

本発明の目的は、ヒユーズの溶断によって一旦記憶され
た内容が変化されてしまうことを防止することができる
半導体集積回路を提供することにある。

さらに、本発明の別の目的は、製造工程数を複雑化する
ことなくヒユーズ型記憶回路の情報記憶性能の信頼性を
向上させることができる半導体集積回路を提供すること
にある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ヒユーズの溶断状態に応じて設定される情報
を利用する必要のある半導体集積回路に、第１電源端子
と第２電源端子の間に第１ヒユーズと第２ヒユーズが直
列的に配置されると共に両ヒユーズの結合点を出力ノー
ドとする記憶回路と、その出力ノードの電圧レベルを所
定のしきい値をもって判定するレベル判定回路とを含め
るものである。

作用の項目で説明するように一対のヒユーズは記憶回路
が保持すべき情報に従って何れか一方が溶断されるが、
所要の一方のヒユーズを溶断するための電圧を印加した
り、さらには判定回路の出力を利用する回路の特性や動
作などを設定するために両ヒユーズの非熔断状態におい
て何れのヒユーズを切断するかを判定することが必要な
とき擬似的に一方のヒユーズの切断状態と同じ状態を作
り出したりするために、上記第１ヒユーズと第２ヒユー
ズの結合点に共通電極パッドを接続し、さらに第１ヒユ
ーズの他端に第１電極パッドを、そして、第２ヒユーズ
の他端に第２電極パッドを結合するとよい。

〔作　用〕

上記した手段によれば、記憶回路が保持すべき情報に従
って何れか一方のヒユーズが溶断され、これにより、何
れのヒユーズが溶断されていても、出力ノードのレベル
は、基本的に非熔断ヒユーズ側の電源端子レベルに到達
しようとする。このとき熔断されているヒユーズが電気
的に再結合すると、出力ノードのレベルは一対の電源端
子間の抵抗分圧比によって決まるレベルになるが、−旦
熔断されたヒユーズは再結合しても溶断前の抵抗値に復
帰し難く、比較的高い抵抗値を採る。これにより、出力
ノードをはさんで溶断側とは反対側の電流経路の抵抗値
が相対的に小さくなって、出力ノードのレベルは１両方
のヒユーズが共に熔断されていないときのレベルに対し
てやはり非熔断ヒユーズ側の電源端子レベル寄りになり
、決して逆にはならない。したがって、両ヒユーズの非
熔断時における出力ノードレベル近傍のしきい値を持つ
判定回路の出力は、−旦熔断されたヒユーズが再結合し
ても変化されない。

このように判定回路のしきい値は、記憶回路の出力ノー
ドを中心とした上流側の抵抗値と下流側の抵抗値との関
係によって決定される。これにより、記憶回路の抵抗分
圧特性と判定回路のしきい値特性とのマツチングを簡単
に採るには、上記両ヒユーズの非熔断時における上流下
流両側の抵抗値を相互に等しくしておくとよい。

また、ヒユーズが再結合したときに出力ノードの電圧レ
ベルが両ヒユーズの非熔断時におけるレベルに限りなく
近づこうとすることが予想される場合には、上記出力ノ
ードにスタティックラッチ回路を結合したり、あるいは
レベル判定回路自身をスタティックラッチ回路構成にす
るとよい。このスタテックラッチ回路は、再結合したヒ
ユーズに流れる電流を増してジュール熱による切断作用
を増大すように作用する。

ヒユーズの再結合が許容されることにより、パッシベー
ション膜形成工程でヒユーズも覆った後にヒユーズの熔
断プログラムを行うことが許容される。

〔実施例〕

第５図に示される本発明の一実施例に係る半導体集積回
路は、特に制限されないが、アナログ・ディジタル混載
型の半導体集積回路であって、シリコン基板のような１
個の半導体基板１４に形成されている。同図にはその半
導体集積回路に含まれる増幅回路１０のゲイン調整設定
用の回路部分が代表的に示されている。第５図に示され
る増幅回路１０の出力電圧Ｖｏｕｔは、特に制限されな
いが、アナログ回路のバイアス電圧や、アナログ・ディ
ジタル変換回路の参照電位などとして利用される。

上記増幅回路１０は演算増幅器を利用した非反転増幅回
路であって、その非反転入力端子（＋）には基準電圧発
生回路１１から出力される基準電圧Ｖｒｅｆが与えられ
、その出力電圧Ｖｏｕｔは抵抗ストリング回路１２を介
して反転入力端子（−）に負帰還接続されている。

上記抵抗ストリング回路１２は、特に制限されないが、
相互に等しい抵抗値が設定された複数個の抵抗素子Ｒ０
〜Ｒｎを、増幅回路１０の出力端子と回路の接地端子の
ような電源端子Ｖｓｓとの間に直列に含み、それら抵抗
素子Ｒ０〜Ｒｎ毎に設けられた選択スイッチＳＷ６〜Ｓ
Ｗｎを介して増幅回路１０の反転入力端子（−）に接続
されている。上記選択スイッチＳＷ、〜ＳＷｎは相補型
ＭＯＳトランスファゲートなどによって構成され、それ
らの選択端子には選択制御回路１３から出力される選択
信号ＳＥＬ、〜５ＥＬｎが与えられる。

この選択制御回路１３は、内蔵ヒユーズの熔断プログラ
ム状態に従って上記選択信号Ｓ　Ｅ　Ｌ、〜５ＥＬｎの
うちの所要の信号を選択レベルにする。

第５図に示される半導体集積回路において上記増幅回路
１０は、その出力電圧Ｖ　ｏ　ｕ　ｔを利用する図示し
ない後段回路のプロセスばらつきなどに応じて、その回
路に所定の特性を得るためのゲイン調整が行われる。こ
のゲイン調整は、上記後段回路に最適な特性を得るに必
要な帰還電圧を得られるような抵抗分圧比を上記抵抗ス
トリング回路１２に設定するように行われ、その状態は
上記選択制御回路１３のプログラム状態によって決定さ
れる。

選択制御回路１３は、特に制限されないが、選択信号Ｓ
ＥＬ、〜５ＥＬｎにｌ対ｌ対応するビットデータをヒユ
ーズの溶断状態に従って固定的に記憶する記憶回路ＭＲ
Ｙ、〜ＭＲＹｉと、記憶回路ＭＲＹ、〜ＭＲＹｉの出力
電圧レベルを判定するレベル判定回路ＤＥＣ，〜ＤＥＣ
ｎを有する。

第１図には記憶回路ＭＲＹｉ及びレベル判定回路ＤＥＣ
ｉの一例が示されている。尚、第１図に示される状態は
ヒユーズに対するプログラム前の状態である。

記憶回路ＭＲＹｉは、電源端子ＶｄｄとＶｓｓとの間に
直列的に配置された第１ヒユーズ２０及び第２ヒユーズ
２１を含み、第１ヒユーズ２０と第２ヒユーズ２１の結
合点を出力ノードＮｉとする。特に制限されないが、第
１スユーズ２０と電源端子Ｖｄｄとの間には抵抗素子２
２が配置され、また、第２スユーズ２１と電源端子Ｖｓ
ｓとの間には抵抗素子２３が配置されている。

レベル判定回路ＤＥＣｉは、記憶回路ＭＲＹｉの出力ノ
ードＮｉの電圧レベルを所定のしきい値をもって２値判
定するものであり、波形整形もしくは増幅回路回路とし
ての意味も持つ。同図に示されるレベル判定回路ＤＥＣ
ｉは、特に制限されないが、スタティックラッチ回路構
成とされ、Ｐチャンネル型ＭＯ８ＦＥＴＱＩＯとＮチャ
ンネル型ＭＯ８ＦＥＴＱＩＩを直列接続した相補型ＭＯ
Ｓインバータ回路２８と、Ｐチャンネル型ＭＯ８ＦＥＴ
Ｑ１２とＮチャンネル型ＭＯ５ＦＥＴＱＩ３を直列接続
した相補型ＭＯＳインバータ回路２９を含み、相互に一
方の入力端子が他方の出力端子に結合されると共に、一
方の相補型ＭＯＳインバータ回路２８の入力端子が出力
ノードＮｉに結合され成る。このレベル判定回路ＤＥＣ
ｉにおいて、特に一方の相補型ＭＯＳインバータ回路２
８がレベル判定手段としての意義を持つ。ここで。

両方の相補型ＭＯＳインバータ回路２８．２９ののしき
い値電圧は、双方のヒユーズ２０．２１の非熔断状態に
おける出力ノードＮｉの電圧レベルに概ね等しく設定さ
れている。

特に制限されないが、上記第エヒューズ２０及び第２ヒ
ユーズ２１の非熔断状態において、出力ノードＮｉから
一方の電源端子Ｖｄｄに至る上流側の抵抗値と、出力ノ
ードＮｉから他方の電源端子Ｖｓｓに至る下流側の抵抗
値とは概ね等しくされている。さらに詳しく言えば、抵
抗素子２２゜２３がウェル抵抗やポリシリコン抵抗など
によって構成されているときにはその領域の不純物濃度
や大きさが等しくされ、また、ヒユーズ２０，２１がポ
リシリコンなどによって構成されているときにはその不
純物濃度さらには大きさや形状も等しく設定されている
。したがって、双方のヒユーズ２０．２１の非熔断状態
において、出力ノードＮｉの電圧レベルは電源端子Ｖｄ
ｄとＶｓｓとの中間レベルにされ、これに呼応して、上
記判定回路ＤＥＣｉに含まれる夫々の相補型ＭＯＳイン
バータ回路２８．２９の論理しきい値電圧は概ね上記中
間レベルになっている。

この記憶回路ＭＲＹｉは、何れか一方のヒユーズ２０．
２１が熔断されることによって所定の情報を記憶する０
例えば第１ヒユーズ２０を熔断した場合には出カードＮ
ｉが電源端子Ｖｓｓのレベル即ちローレベルを保持し、
これによってレベル判定回路ＤＥＣｉに含まれる相補型
ＭＯＳインバータ回路２８のＭＯ８ＦＥＴＱＩＩがオフ
状態にされると共にＭＯ３ＦＥＴＱＩＯがオン状態にさ
れ、判定回路ＤＥＣｉはハイレベルの選択信号５ＥＬｉ
を出力する。このときレベル判定回路ＤＥＣｉは他方の
相補型ＭＯＳインバータ回路２９の作用によりその出力
ノードＮｉのローレベルをラッチする。また、第２ヒユ
ーズ２工を熔断した場合には出カードＮｉが電源端子Ｖ
ｄｄのレベル即ちハイレベルを保持し、これによってレ
ベル判定回路ＤＥＣｉに含まれる相補型ＭＯＳインバー
タ回路２８のＭＯ８ＦＥＴＱＩＩがオン状態にされると
共にＭＯ８ＦＥＴＱＩＯがオフ状態にされ、判定回路Ｄ
ＥＣｉはローレベルの選択信号５ＥＬｉを出力する。こ
のときレベル判定回路ＤＥＣｉは他方の相補型ＭＯＳイ
ンバータ回路２９の作用によりその出力ノードＮｉのハ
イレベルをラッチする。

このように一対のヒユーズ２０．２１は記憶回路ＭＲＹ
ｉが保持すべき情報に従って何れか一方が溶断されるが
、所要の一方のヒユーズを溶断するための電圧を印加し
たり、さらには判定回路ＤＥＣｉの出力を利用する回路
の特性や動作を設定するため両ヒユーズの非熔断状態に
おいて何れのヒユーズを切断するかを判定することが必
要なとき擬似的に一方のヒユーズの切断状態と同じ状態
を作り出したりするために、上記第１ヒユーズ２０と第
２ヒユーズ２１の結合点に共通電極パッド２５が接続さ
れ、さらに第１ヒユーズ２０の他端に第１電極パッド２
６が、そして、第２ヒユーズ２１の他端に第２電極パッ
ド２７が結合されている０例えば第１ヒユーズ２０を溶
断するときは共通電極パッド２５と第１電極パッド２６
との間に電圧を印加する。第２ヒユーズ２１を溶断する
ときは共通電極パッド２５と第２電極パッド２７との間
に電圧を印加する。擬似的に第２ヒユーズ２１の溶断状
態を作り出すには、共通電極パッド２５と第１電極パッ
ド２６との間に抵抗を接続し、出力ノードＮｉの電圧レ
ベルを相補型ＭＯＳインバータ回路２８の論理しきい値
電圧よりも高くすればよく、これにより選択信号５ＥＬ
ｉはローレベルにされる。また、擬似的に第１ヒユーズ
２０の溶断状態を作り出すには、共通電極パッド２５と
第２電極パッド２７との間に抵抗を接続し、出力ノード
Ｎｉの電圧レベルを相補型ＭＯＳインバータ回路２８の
論理しきい値電圧よりも低くすればよく、これにより選
択信号５ＥＬｉはハイレベルにされる。

第２図にはウェーハ状態における記憶回路ＭＲＹｉの部
分断面図が示される。第１ヒユーズ２０は３０で示され
る半導体基板又は層間絶縁膜の上にポリシリコンなどに
より所定の形状で形成されている。この第１ヒユーズ２
０の両側はリン・シリコン・ガラスなどの絶縁層３１に
形成されたコンタクトホール３２，３３を介してアルミ
ニウム配線層３４．３５に接続され、また、第１ヒユー
ズ２０の中央部直上の絶縁層３１には開口３６が形成さ
れている。そして、最上層は、図示しないポンディング
パッドのような外部接続電極や電極パッド２６に代表さ
れるような各種電極パッドなどを除いてプラズマナイト
ライドのような表面保護膜３７で全体的に被覆されてい
る。

次に上記実施例の全体的な作用を説明する。

本実施例の半導体集積回路は、ウェーハプロセスを完了
した時点において、記憶回路ＭＲＹ、〜ＭＲＹｎのヒー
ス２０，２１は全て非熔断状態にされ、ウェーハプロー
ブテストの一貫として上記増幅回ｉ％１０のゲイン調整
を行うときにヒユーズ２０．２１に対するプログラムが
行われる。例えばゲイン調整に当り抵抗ストリング回路
１２の上位の抵抗素子から順番に選択して図示しない内
部回路の特性を調べて行くものとする。ここで選択信号
ＳＥＬ、〜５ＥＬｎがハイレベルのとにき夫々に対応す
る選択スイッチＳＷ０〜ＳＷｎがオン状態に制御される
なら、最初は選択スイッチＳＷ。だけををオン状態に制
御するため、記憶回路ＭＲＹ、の共通電極パッド２５と
第２電極パッド２７との間に抵抗を介在させ、その他全
ての記憶回路ＭＲＹ工〜ＭＲＹｎに対しては共通電極パ
ッド２５と第１電極パッド２６との間に抵抗を介在させ
る。この状態で増幅回路１０から出力される電圧Ｖ　ｏ
　ｕ　ｔにより図示しない内部回路に所要の特性が得ら
れる場合には、記憶回路ＭＲＹ、の共通電極パッド２５
と第１電極パッド２６との間に電圧を印加して第１ヒユ
ーズ２０を溶断し、その他全ての記憶回路ＭＲＹ１〜Ｍ
ＲＹｎに対しては共通電極パッド２５と第２電極パッド
２７との間に電圧を印加して第２ヒユーズ２１を溶断す
る。尚、そのときの出力電圧によっては所要の特性を得
られない場合には第２番目の記憶回路ＭＲＹ１に対して
抵抗の挿入位置を変更して１選択スイッチＳＷ工もオン
状態になるようにし、この状態で図示しない内部回路の
特性判定を行う、以下内部回路に所要の特性が得られる
までで同様の操作を繰り返していき、最後に全ての記憶
回路ＭＲＹ、〜ＭＲＹｎに含まれるヒユーズ２０．２１
の溶断を行う このようにして全ての記憶回路ＭＲＹ、〜ＭＲＹｎに対
するヒユーズ溶断プログラムが完了されると、ダイシン
グ後におけるチップ選別のための所要機能試験を含むウ
ェーハプローブテストが行われる。このウェーハプロー
ブテストとヒユーズ溶断プログラムはウェーハ状態の半
導体集積回路をウェーハプローブテスタのようなテスト
装置に装着したまま連続的に行われる。ウェーハ状態の
半導体集積回路の表面にはヒユーズの溶断プログラム処
理前にファイナルパッシベーション膜が形成されている
からである。従来のようにヒユーズ直上の表面保護膜に
開口を施した状態でヒユーズの溶断を行う場合には、ウ
ェーハプローブテストの前にその開口を覆うように再び
ウェーハ全体を表面保護膜で被覆する工程を介在させな
ければならない。ウェーハプローブテストを終えたウェ
ーハには夫々の半導体集積回路毎に良否を識別するため
のマーキングが施され、例えば次のダイシング工程へと
進められる。

本実施例の半導体集積回路においてヒユーズ２０．２１
は表面保護膜で覆われたまま溶断されるため、充分広い
範囲にわたって溶断することができない場合があり、溶
断されたヒユーズは後から電気的に再結合する虞れがあ
る。本実施例の半導体集積回路は一旦熔断されたヒユー
ズの再結合の虞れはそのまま放置し、再結合しても回路
的な構成により記憶情報の反転を防止するように作用す
る。例えば、記憶回路ＭＲＹｉにおいて一旦熔断された
第１ヒユーズ２０が電気的に再結合すると、出力ノード
Ｎｉのレベルは一対の電源端子Ｖｄｄ。

Ｖｓｓ間の抵抗分圧比によって決まるレベルになるが、
−旦熔断された第１ヒユーズ２０は再結合しても溶断前
の抵抗値に復帰し難く、比較的高い抵抗値を採る。これ
により、出力ノードＮｉをはさんで溶断側とは反対の下
流側電流経路の抵抗値が相対的に小さくなり、出力ノー
ドＮｉのレベルは、両方のヒユーズ２０．２１が共に溶
断されていないときのレベルに対してやはり非溶断ヒユ
ーズ２１側の電源端子Ｖ　ｓ　ｓレベル寄りになり、決
して逆にはならない。したがって、両ヒユーズ２０．２
１の非熔断時における出力ノードＮｉの電圧レベル近傍
のしきい値を持つレベル判定回路ＤＥＣｉに含まれる相
補型ＭＯＳインバータ回路２８のスイッチ状態は、−旦
熔断されたヒユーズ２０が再結合しても変化されず、選
択信号５ＥＬｉはローレベルを維持する。また、第２ヒ
ユーズ２１が溶断されている場合にそれが電気的に再結
合しても上記同様に判定回路ＤＥＣｉの出力はハイレベ
ルを維持する。

また、スタティックラッチ回路構成を持つレベル判定回
路ＤＥＣｉ、特にそれに含まれる相補型ＭＯＳインバー
タ回路２９は、再結合したヒユーズに流れる電流を増大
して、ジュール熱による切断作用を増すように作用する
０例えば記憶回路ＭＲＹｉにおいて一方のヒユーズ２０
が溶断されているとき、レベル判定回路ＤＥＣｉの入力
端子即ち相補型ＭＯＳインバータ回路２９の出力端子は
そのときの出力ノードＮｉのローレベルをスタティック
に保持し、これによってＭＯ８ＦＥＴＱＩ３がオン状態
にされる。この状態で第１ヒユーズ２０が再結合しても
、ＭＯＳＦＥＴＱ１３のドレイン・ソース間の電流経路
によって出力ノードＮｉのレベル上昇は殆ど抑えられ、
出力ノードＮｉの電圧レベルの安定化が図られ、さらに
、再結合した第１ヒユーズ２０に流れる電流はＭＯ８Ｆ
ＥＴＱ１３を通る電流経路を介して格段に増え、これに
より第１ヒユーズ２０はその電流によるジュール熱の切
断作用を受けて再結合状態の解消が図られる。

上記実施例によれば以下の作用効果を得るものである。

（１）電源端子ＶｄｄとＶｓｓとの間に直列的に配置さ
れた第１ヒユーズ２０及び第２ヒユーズ２１の一方が溶
断処理の後に電気的に再結合しても、その再結合ヒユー
ズの抵抗値は元の抵抗値よりも高くなることにより、出
力ノードＮｉをはさんで溶断側とは反対側の電流経路の
抵抗値の方が相対的に小さくなり、出力ノードＮｉのレ
ベルは１両方のヒユーズ２０．２１が共に溶断されてい
ないときのレベルに対してやはり非溶断ヒユーズ側の電
源端子レベル寄りを採り、決して逆にはならない。した
がって、両ヒユーズ２０．２１の非熔断時における出力
ノードＮｉレベル近傍の論理しきい値を持つ判定回路Ｄ
ＥＣｉの出力は、−旦熔断されたヒユーズが再結合して
も変化されない。これにより、ヒユーズの溶断により一
旦記憶された内容が変化されてしまうことを確実に防止
することができる。

（２）判定回路ＤＥＣｉのしきい値は、記憶回路ＭＲＹ
ｉの出力ノードＮｉを中心とした上流側の抵抗値と下流
側の抵抗値との関係によって決定されるから、上記両ヒ
ユーズ２０．２１の非熔断時における上流下流側双方の
抵抗値を等しくしておくことにより、記憶回路Ｍ　ＲＹ
　ｉの抵抗分圧特性と判定回路ＤＥＣｉのしきい植替性
とのマツチングを簡単に採ることができる。

（３）上記レベル判定回路ＤＥＣｉはスタティックラッ
チ回路構成を備えることにより、そのレベル判定回路Ｄ
ＥＣｉは、再結合したヒユーズに流れる電流を増大する
ように作用し、ジュール熱による切断作用を増し、自ら
ヒユーズの再結合状態を解消することができ、ヒユーズ
が再結合したときに出力ノードＮｉの電圧レベルが両ヒ
ユーズの非熔断時におけるレベルに限りなく近づこうと
することを防止して動作の安定化に寄与する。

（４）上記第１ヒユーズ２０と第２ヒユーズ２１の結合
点に共通電極パッド２５を接続し、さらに第１ヒユーズ
２０の他端に第１電極バツド２６を、そして、第２ヒユ
ーズ２１の他端に第２電極パッド２７を予め配置してお
くことにより、記憶回路Ｍ　ＲＹ　ｉが保持すべき情報
に従って所要のヒユーズを溶断するに当り、所要の一方
のヒユーズを溶断するための電圧を印加したり、さらに
はレベル判定回路ＤＥＣ４の出力を利用する回路の特性
や動作を設定するために両ヒユーズ２０．２１の非熔断
状態において何れのヒユーズを切断するかを判定するこ
とが必要なとき擬似的に一方のヒユーズの溶断状態と同
じ状態を作り出したりすることを、ウェーハプローブテ
スタなどを利用して容易に行うことができる。

（５）本実施例の半導体集積回路は、−旦熔断されたヒ
ユーズの再結合の虞れをそのまま放置し、再結合しても
回路的な構成により記憶情報の反転を防止するから、パ
ッシベーション工程によりヒユーズも表面保護膜で覆っ
た後にヒユーズのプログラムを行うことができ、これに
より、従来のようにヒユーズ直上の表面保護膜の一部を
開口したままヒユーズをプログラムしたり、ヒユーズに
対するプロ゛グラム工程をはさんでパッシベーション膜
形成工程を２工程に分けなければならなくなったり、そ
の後にまたチップの良否判定のためのウェーハプローブ
テストを行わなければならなくなるというような手間が
省け、これにより、半導体集積回路の製造工程を複雑化
することなく、ヒユーズ型記憶回′路の情報保持性能の
信頼性を向上させることができる。

以上本発明を実施例に基づいて具体的に説明したが、本
発明はそれに限定される者ではなく、その要旨を逸脱し
ない範囲において種々変更することができる。

例えばレベル判定回路は上記実施例で説明したスタティ
ックラッ回路構成を備えたものに限定されず、単なる相
補型ＭＯＳインバータ回路１段によって構成したり、第
３図に示されるような電流源もしくは負荷として機能す
るＰチャンネル型ＭＯ８ＦＥＴ２０とＮチャンネル型の
駆動ＭＯ５ＦＥＴＱ２１とを直列接続した形式の相補型
ＭＯ８反転増幅回路にしたり、さらには単チヤンネル型
ＭＯＳインバータ回路などに変更することができる。

レベル判定回路にスタティックラッチ回路機能を持たせ
ない場合には第３図に示されるようなスタティックラッ
チ回路４０を別に設けてもよい。

また、第４図に示されるようにスタティックラッチ回路
を設けず、且つレベル判定回路もスタティックラッチ機
能を持たない単なる反転増幅回路４１によって構成して
もよい。また、上記実施例では記憶回路に抵抗素子２２
．２３を配置したが。

これを省略することもできる。また、図示はしないがレ
ベル判定回路は複数段の反転増幅回路を直列接続して構
成することもできる。

また、回路の電源は第３図に示されるように正電源＋Ｖ
ｄｄと負電源−Ｖｓｓを用いる２電源方式にしてもよい
。このとき上記Ｐチャンネル型ＭＯ８ＦＥＴＱ２０のゲ
ートを回路の接地電位Ｇｎｄでバイアスすることもでき
る。

以上本発明者によってなされた発明を主としてその背景
となった利用分野であるアナログディジタル混載型半導
体集積回路に含まれる増幅回路のゲイン調整設定のため
の回路に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、メモリなどの半導体集積
回路の冗長選択のための回路部分などにも利用すること
ができ。

ＭＯ８型半導体集積回路の他にバイポーラ型さらにはＢ
　Ｉ−ＣＭＯ８型などの各種半導体集積回路に適用する
ことができる。本発明は少なくともヒユーズを溶断して
情報を記憶する条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、第１電源端子と第２電源端子の間に第１ヒユ
ーズと第２ヒユーズが直列的に配置されると共に両ヒユ
ーズの結合点を出力ノードとする記憶回路と、その出力
ノードの電圧レベルを所定のしきい値をもって判定する
レベル判定回路とを含むから、ヒユーズの溶断により一
旦記憶された内容が変化されてしまうことを確実に防止
することができるという効果がある。

また１両ヒユーズの非熔断時における上流下流側双方の
抵抗値を等しくしておくことにより、記憶回路の抵抗分
圧特性と判定回路のしきい植替性とのマツチングを簡単
に採ることができる。

出力ノードにスタティックラッチ回路を結合することに
より、又はレベル判定回路をスタティックラッチ回路構
成にすることにより、このスタテックラッチ回路は、再
結合したヒユーズに流れる電流を増大して、ジュール熱
による切断作用を増し、自らヒユーズの再結合状態を解
消することができ、ヒユーズが再結合したときに出力ノ
ードの電圧レベルが両ヒユーズの非熔断時におけるレベ
ルに限りなく近づこうとすることを防止して動作の安定
化に寄与することができる。

また、上記第１ヒユーズと第２ヒユーズの結合点に共通
電極パッドを接続し、さらに第１ヒユーズの他端に第１
電極パッドを、そして、第２ヒユーズの他端に第２電極
パッドを予め配置しておくことにより、記憶回路が保持
すべき情報に従って所要のヒユーズを溶断するに当り、
所要の一方のヒユーズを溶断するための電圧を印加した
り、さらには判定回路の出力を利用する回路の特性や動
作を設定するために両ヒユーズの非熔断状態において何
れのヒユーズを切断するかを判定することが必要なとき
擬似的に一方のヒユーズの切断状態と同じ状態を作り出
したりすることを、ウェーハプローブテスタなどを利用
して容易に行うことを可能にする。

そして、本発明の半導体集積回路は一旦溶断されたヒユ
ーズの再結合の虞れをそのまま放置する代わりに、溶断
ヒユーズが再結合しても回路的な構成によって記憶情報
の反転を防止するから、バッシベーション工程によりヒ
ユーズも表面保護膜で覆った後にヒユーズのプログラム
を行うことができ、従来のようにヒユーズに対するプロ
グラム工程をはさんでパッシベーション膜形成工程が２
工程にまたがったりすることはなく、半導体集積回路の
製造工程を複雑化することなく、ヒユーズ型記憶回路の
情報保持性能の信頼性を向上させることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路のヒユーズプログ
ラム回路部分の一実施例回路図、第２図はウェーハ状態
の半導体集積回路における記憶回路の部分断面図、 第３図は本発明に係る半導体集積回路のヒユーズプログ
ラム部分の他の実施例回路図、第４図はの本発明に係る
半導体集積回路のヒユーズプログラム部分のさらに別の
実施例回路図、第５図はヒユーズプログラム回路部分の
保持情報を利用する回路のｍ個ブロック図、 第６図は従来のヒユーズ型記憶回路の一単位回路図であ
る。 １０・・・増幅回路、１１・・・基準電圧発生回路、■
２・・・抵抗ストリング回路、１３・・・選択制御回路
、１４・・・半導体基板、Ｍ　ＲＹ　、”　Ｍ　ＲＹ　
ｎ・・・記憶回路、ＤＥＣ，〜ＤＥＣｎ・・・レベル判
定回路、５ＥＬ０〜５ＥＬｎ・・・選択信号、２０・・
・第１ヒユーズ、２工・・・第２ヒユーズ、２５・・・
共通電極パッド、２６・・・第１電極パッド、２７・・
・第２電極パッド、２８．２９・・・相補型ＭＯＳイン
バータ回路、Ｖｄｄ。 Ｖｓｓ・・・電源端子、４０・・・スタティックラッチ
回路。 第 図 第 図 ＳＳ

Claims (1)

1. 【特許請求の範囲】 １、第１電源端子と第２電源端子との間に直列的に配置
   された第１ヒューズ及び第２ヒューズを含み、第１ヒュ
   ーズと第２ヒューズの結合点を出力ノードとする記憶回
   路と、 上記出力ノードの電圧レベルを所定のしきい値をもって
   判定するレベル判定回路とを、 含んで成る半導体集積回路。 ２、上記第１ヒューズ及び第２ヒューズの非熔断状態に
   おいて、出力ノードを中心とした上流側と下流側の抵抗
   値が相互に概ね等しくされて成る請求項１記載の半導体
   集積回路。 ３、上記出力ノードにスタティックラッチ回路を結合し
   、又は上記レベル判定回路をスタティックラッチ回路構
   成にした請求項１又は２記載の半導体集積回路。 ４、上記第１ヒューズと第２ヒューズの結合点に接続さ
   れた共通電極パッドと、 第１ヒューズの他端に結合された第１電極パッドと、 第２ヒューズの他端に結合された第２電極パッドとを、 設けた請求項１乃至３の何れか１項に記載の半導体集積
   回路。