JP3537899B2 - リプログラマブル電気回路及びリプログラマブル性を可能にするための接続変更方法 - Google Patents

リプログラマブル電気回路及びリプログラマブル性を可能にするための接続変更方法

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JP3537899B2 JP00359895A JP359895A JP3537899B2 JP 3537899 B2 JP3537899 B2 JP 3537899B2 JP 00359895 A JP00359895 A JP 00359895A JP 359895 A JP359895 A JP 359895A JP 3537899 B2 JP3537899 B2 JP 3537899B2
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    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に集積回路、特に
プログラマブルゲートアレイ又はＰＲＯＭ（プログラマ
ブル読出し専用メモリ）に関する。
【０００２】
【従来の技術】ポリシリコン（「ポリ」とも云われる）
ヒューズは、先行技術において周知であり、メモリへの
応用のための冗長方式、及びアナログ応用において電圧
基準レベルをセットするための抵抗器トリミングにしば
しば使用されている。ポリシリコンヒューズは、大電流
パルスがこれらのヒューズを通して送られて、これらを
溶解させ、開放回路を形成させるまでは、導電リンクで
ある。
【０００３】つい最近になって、２つの導体間に薄い誘
電体を含むことのできるアンチヒューズがフィールドプ
ログラマブルゲートアレイ製品に導入された。アンチヒ
ューズは最初回路開放であるが、高電圧パルスを印加し
てその誘電体を破断することによって「飛ばされ（ｂｌ
ｏｗｎ）」て、閉回路を形成する。マセン（Ｍａｈｓｅ
ｎ）他によって１９８８年３月１０日に提出された名称
「プログラマブル低インピーダンスアンチヒューズ素
子」（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｗ Ｉｍｐｅｄ
ａｎｃｅ Ａｎｔｉ−ｆｕｓｅ Ｅｌｅｍｅｎｔ）なる
米国特許第４，９４３，５３８号は、プログラミングの
前は非常に低い漏れを有しかつプログラミング後に低抵
抗を有するコンデンサ状構造を備えたアンチヒューズを
説明している。
【０００４】アンチヒューズの他の形式は、２つの導体
の間に置かれた高抵抗率のアモルファス材料の領域を含
む。そのアモルファス材料を高抵抗率のものから導体に
変化させるために、電流をこのアモルファス材料を通し
て流して、それを加熱し、それを高導電状態に変換す
る。この形式のアンチヒューズは、ジョンソン（Ｊｏｈ
ｎｓｏｎ）によって１９８６年１０月１４日提出された
名称「修繕可能回路線を有する電気回路及び同回路の作
製方法（Ｅｌｅｃｔｒｉｃ Ｃｉｒｃｕｉｔｓ Ｈａｖ
ｉｎｇ Ｒｅｐａｉｒａｂｌｅ Ｃｉｒｃｕｉｔ Ｌｉ
ｎｅｓ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｍａｋｉｎｇ
ｔｈｅ Ｓａｍｅ）」なる米国特許第４，７５２，１１
８号に説明されている。
【０００５】関連技術として以下のものがある。（１）
米国特許出願番号０８／０７９，１９４、発明の名称：
「金属−金属アンチヒューズ構造」、（テキサス イン
スツルメンツ 整理番号Ｔ−１７４７２）、６／１７／
９３出願、発明者：Ｔｉｇｅｌａａｒ他、（２）米国特
許出願番号９１４，１５１、発明の名称：「低抵抗アン
チヒューズの形成方法」、（テキサス インスツルメン
ツ 整理番号Ｔ−１５２６６）、７／１４／９２出願、
発明者：Ｔｉｇｅｌａａｒ他。
【０００６】
【発明が解決しようとする課題】いくつかの特許がヒュ
ーズ及びアンチヒューズの生産について既に発行されて
いるけれども、集積回路内でリプログラマブルリンクと
して一緒に使用される１つ以上のヒューズ及びアンチヒ
ューズを提案し又は教示するものは、先行技術にはな
い。
【０００７】ＥＰＲＯＭ（消去可能プログラマブル読出
し専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログ
ラマブル読出し専用メモリ（Ｅｒａｓａｂｌｅ−Ｐｒｏ
ｇｒａｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒ
ｙ））、又はＳＲＡＭ（スタチックランダムアクセスメ
モリ）のような、リプログラム（すなわち、２回以上プ
ログラム）され得るいくつかの型式の電子デバイスがあ
る。プログラムされるそれらの回路は、トランジスタに
基づくものであるが、しかし、どちらかと云えば大形で
あって、集積回路内でスペースを占め勝ちである。
【０００８】典型的ゲートアレイ又はＰＲＯＭのような
他のデバイスは、１回だけしかプログラムされ得ない。
これらのデバイスは単一ヒューズ又は単一アンチヒュー
ズで作られたリンクを構成し、かつ経路選択のプログラ
ミングにおけるリプログラミング又は誤り訂正は、（パ
ッケージＩＣへのハードワイヤ又は「外部ジャンパ」以
外）可能ではない。誤りプログラムされたＰＲＯＭ又は
ゲートアレイは、一般に、使用不能として廃棄される。
したがって、もしこのようなデバイスがリプログラムさ
れる能力を有したとしたならば、プログラミングスクラ
ップのコストは低減されているであろう。更に、メモリ
デバイスをリプログラムすることを要する技術変更が行
われるのは普通のことである。やはり、もしこのような
デバイスを２回以上プログラムすることができたとした
ならば、コストを低減できるであろう。
【０００９】
【課題を解決するための手段】新規な本発明において
は、リンクは、ヒューズ及びアンチヒューズの直列、並
列又はそれらの両方の組合わせを含む。このようなリン
クは、２つまたはそれ以上のプログラミングステップを
可能とする。多数のサブリンクが、種々なやり方で接続
され得て、多数のプログラミングステップを提供する。
【００１０】ヒューズ及びアンチヒューズリンクに関す
る本発明には多くの利点があり、非常に重要な１つは、
ヒューズ及びアンチヒューズリンクの方がトランジスタ
に基づくプログラミング素子の場合より面積要求が少な
いと云うことである。ヒューズ及びアンチヒューズ構造
は半導体ウェーハ上に垂直に構築され得るのに対して、
ＰＲＯＭ、ＥＥＰＲＯＭ、及びＳＲＡＭ用セルをリプロ
グラミングするトランジスタは単結晶基板内に一般に構
築され、論理トランジスタの隣に水平に配置される。ヒ
ューズ及びアンチヒューズリンクは、例えば、ＳＲＡＭ
セルが７０μｍ 2 の面積を占め及びＥＥＰＲＯＭセルが
７．２５μｍ2 を占めるのに対して、０．８μｍ2 の面
積しか占めないと云える。これは、８９％から９９％に
及ぶ半導体領域の節約と同等である。
【００１１】他の利点は、リプログラブル性、低減スク
ラップコスト、低抵抗、低経費、実現の容易性、放射硬
化性（ｒａｄｉａｌｉｏｎ ｈａｒｄｎｅｓｓ）、及び
現場試験能力（ｉｎ ｓｉｔｕ ｔｅｓｔ ｃａｐａｂ
ｉｌｉｔｙ）である。本発明のヒューズ及びアンチヒュ
ーズリンクで以て、今までリプログラマブルできなかっ
たＰＲＯＭ及びゲートアレイのようなメモリデバイス
が、いまや、何回もリプログラムされうる。設計変更、
更新、又は訂正が実現可能であって、スクラップされな
ければならない仕上がり集積回路の数を減少させる。ま
た、数千オーム（Ω）の抵抗を有するＥＥＰＲＯＭトラ
ンジスタ系セルに対して、金属対金属アンチヒューズの
抵抗は５０Ω以下である。その低抵抗は、少ない信号劣
化、したがって、回路の一層良好な性能を提供する。加
えて、少数のプログラミングステップに対して要求され
るヒューズ及びアンチヒューズ構造は、物理的に小形で
あり、かつ実現するのに安価である。ＰＲＯＭ、ＥＥＰ
ＲＯＭ及びＳＲＡＭは過誤プログラミングが容易におこ
り勝ちであるが、ヒューズ及びアンチヒューズ構造は、
これらよりも遥かに放射硬化性である。回路内リプログ
ラミングによって可能とされる他の利点は、製造業者に
集荷前に現場でチップを試験することを可能にすること
を含む。すなわち、ゲートを、プログラムステップを１
つ使用することによって品質保証のためにリンクと独立
に試験することができる。ヒューズ及びアンチヒューズ
リンクは、メモリデバイスをリプログラマブルにするの
に安価で、スペースを節約するやり方である。
【００１２】いくつかの実施例が説明されるが、これら
の全ては、いままでの「１回限り」プログラムできるプ
ログラマブルデバイスをリプログラムする新規な能力を
備えている。
【００１３】
【実施例】現在の好適実施例の製作及び使用を下に詳細
に論じる。しかしながら、本発明が多くの応用可能な新
規な構想を提供し、これらの構想が広範多様な特定の文
脈において具体的に表現され得ることは、承知されるは
ずである。論じられる特定の実施例は、本発明を作製し
及び使用する特定のやり方を単に例証するものであっ
て、本発明の範囲を限定するのではない。
【００１４】次に掲げるのは、いくつかの好適実施例及
び代替実施例の説明であって、これらは図的表現及び製
造方法を含む。異なる図面を通して対応する符号（数字
及び記号）は、別に指示のない限り、対応する部品を指
す。下に掲げる表１は、これらの実施例及び図面の素子
の一覧である。
【００１５】
【表１】
【表２】
【表３】
【００１６】まず、本発明を説明するために使用される
用語を定義しよう。「リンク」は、ゲートアレイ又はメ
モリを構成するプログラミングプロセスにおいて接続さ
れるか又は切断されるかのどちらかである回路素子
（「ゲート」と呼ばれる）の間の接続を指す。現行実用
面においては、リンクは単一ヒューズ又は単一アンチヒ
ューズのどちらかであり、本発明においては、リンクは
ヒューズとアンチヒューズの組合わせを含む。「ヒュー
ズ」は、初期には短絡であり、プログラミングプロセス
において、典型的にはそれに大電流が通過すると、開放
され得る回路素子を指す。「アンチヒューズ」は、初期
には開放されており、プログラミング中、典型的にその
両端間に高電圧を掛けて薄い絶縁層を「パンチスルー」
することによって、短絡に変換され得ると云うことにお
いて、ヒューズの反対の素子である。
【００１７】ここに使用されるヒューズ及びアンチヒュ
ーズに対する図記号は図１に明確にされており、これら
の図記号はヒューズ及びアンチヒューズに関する本発明
を説明する後続の図面において使用される。図面要素１
２は、初期状態にあって、短絡されているヒューズに対
する図記号である。書込み状態にあるヒューズ、すなわ
ち、開放は、図面要素１４で示される。図面要素１６
は、初期状態にあって、開放である、アンチヒューズに
対する図記号である。書込み状態にあるアンチヒュー
ズ、すなわち、短絡は、図面要素１８で示される。
【００１８】リンクの状態を変化させるために、開放を
短絡に変換する又はこの逆をするプログラミングステッ
プは、先行技術の単一素子リンクにとって、実用目的上
は、非可逆的であった。この非可逆性こそを、本発明
が、追加のプログラミングステップによりリンクの状態
を逆転することを可能とすることによって、克服しよう
と意図している。
【００１９】本発明の１実施例は基本的リンクであっ
て、これは２回プログラマブルであり、１つのヒューズ
及び１つのアンチヒューズを含む。図２に示された第１
構成において、これら２つの構成要素は、プログラグラ
ミングにとってアクセス可能の中央端子又はノードＴP
と直列接続に配置される。図２ａに示された直列ヒュー
ズ及びアンチヒューズリンク１０の初期状態は、開放で
ある。Ｔ1 及びＴ2 と標識された末端端子又はノードは
ゲート入力及び出力に接続され、これらの電圧及び中央
端子に印加されることがあるプログラミング電圧Ｔ
P は、プログラミングプロセス中制御され得る。第１プ
ログラミングにおいて、アンチヒューズ１６を「飛ばす
（ｂｌｏｗ）」（すなわち、接続）するために大きな電
位差が端子Ｔ1とＴP との間に印加され、それによって
そのアンチヒューズを書込み状態１８に変化させ、図２
ｂに示されたようにそのリンクを短絡させる。端子Ｔ1
を低電圧に保持しかつＴP を高電圧に置くことが推奨さ
れるが、しかし（ＴP −Ｔ1 ）の反対符号を使用するこ
ともできる。どちらの場合にも、端子Ｔ2 は、第１プロ
グラミング中ヒューズ１２を飛ばすおそれのある大電流
を回避するために、ＴP と同電位に保持される又は浮動
させられるべきである。第２プログラミングステップ
は、リンクのいくつかをその元の開放状態にさせるステ
ップであって、端子Ｔ P 及びＴ2 を経由して図２ｂ内の
ヒューズ１２を通して大電流（必ずしも高電圧でなくて
よい）を流して、このヒューズを飛ばし、それを開放す
ることによって完遂される。図２ｃは、「書込み」状態
にあって、リンクを開放したヒューズ１４を示す。
【００２０】この構成の変形が図３に示され、ここでプ
ログラミング端子又はノードは省略されている。外部の
電流制限デバイス（図示されていない）を図３ａの概略
図と共に利用することができ、プログラミング端子を使
用することなくプログラミングを可能とする。これは、
アンチヒューズ１６が飛ばされるときヒューズ１２が飛
ばされないように、電流を制限しておいて、端子Ｔ1 と
Ｔ2 を横断して高電圧を印加することによって、第１プ
ログラミングステップにおいて、達成され得る。この第
１プログラミングステップの効果は、図３ｂに示されて
いる。第２プログラミングステップは、ヒューズ及びア
ンチヒューズリンク１０を通して大電流を通過させて、
これで図３ｃに示されたように、ヒューズ１４を飛ば
し、回路を元の開放状態に復帰させることによって、達
成される。
【００２１】図４ａに示された並列ヒューズ及びアンチ
ヒューズ２０である第２構成においては、ヒューズ１２
とアンチヒューズ１６は並列に配置され、この構成は２
つのプログラミングステップを可能する。そのリンク
は、図４ａに示されたように、初期的には短絡されてい
る。ヒューズ１２を飛ばすために端子Ｔ1 及びＴ2 を横
断して大電流を印加することによってリンクを開くよう
に、このリンクをまずプログラムすることができ、この
ことが、開放したヒューズ１４を備えることで以て、図
４ｂに示されたように、回路を変換する。図４ｂに示さ
れた回路を、アンチヒューズ１６を飛ばすことによって
再びこの回路を短絡するように高電圧を印加するとによ
って、２回目プログラムすることができ、短絡状態にあ
るアンチヒューズ１８を備える、図４ｃに示された回路
を残す。注目されたいのは、アンチヒューズを擾乱する
ことなくヒューズを低電圧での大電流によって飛ばすこ
とができるから、分離プログラミング電圧端子を要しな
い云うことである。いったんヒューズが飛ばされると、
アンチヒューズを飛ばすために２つの端子間に高電圧を
印加して差し支えない。
【００２２】上に説明されたリンク型式の多数の「サブ
リンク」の接続を、３つ以上のプログラミングステップ
を可能にするように使用することができる。図５に示さ
れたように直列サブリンク２４を並列に接続することに
よって、回路を直列サブリンクのアレイ３０に配置する
ことができる。この構成において、ｎ直列サブリンク２
４は、２ｎプログラミングステップを可能にするために
並列接続されると云える。図示された構成は、これらの
サブリンクを個別にプログラムするために、ｎ分離端子
ＴP （ＴP1、ＴP2、…ＴPn）を利用する。端子をプログ
ラすることを伴わない代替構成は、図６に示される。図
４におけるように、アンチヒューズ１６を飛ばすために
高電圧が印加されるときもし電流が制限されるならば、
その際はヒューズ１２は飛ばされない。なおまた、図６
に描かれたヒューズ及びアンチヒューズリンク構造をリ
プログラするために、アンチヒューズの全てが同じ電圧
によって「飛ばされ」ないように、アンチヒューズの誘
電体の厚さを種々変えることができる。更に特に、サブ
リンクのアレイ内の各アンチヒューズに対して逐次厚さ
を増していくことができる。
【００２３】同様に、図７に示されたように並列サブリ
ンク２６を直列に接続することによって、回路を並列サ
ブリンクのアレイ３４に配置することができ、これはま
た２ｎプログラミングステップを得るためにｎサブリン
クを使用するが、しかし１つだけ少ない端子、すなわ
ち、合計（ｎ−１）のプログラミング端子ＴP しか要し
ない。プログラミングステップの順序は、先に論じられ
た、単一リンクのプログラミングに類似している。図８
は、プログラミング端子を備えない同じ回路を示す。も
しそれらのヒューズが種々異なる断面積及びアンペア数
定格を有するように構成されるならば、プログラムされ
るヒューズを、電流を制御することによって、選択する
こともできる。
【００２４】本発明の代替実施例が、図９に示される。
この回路は、直列サブリンク２４と並列にヒューズ１２
を含む。図９ａに示されたように、初期的にこの回路は
短絡されている。第１プログラミングステップは、端子
Ｔ1 とＴ2 との間に印加された大電流（しかし低電圧）
であることもでき、これがヒューズ１２を飛ばし、図９
ｂに示されたように、この回路を開放にさせる。第２プ
ログラミングステップは、高電圧（しかし残りのヒュー
ズを飛ばすに充分大きい電流ではない）を印加すること
を伴い、これがアンチヒューズ１６を飛ばし、図９ｃに
示された短絡回路を残す。第３プログラミングステップ
において、大電流が印加されて残りのヒューズ１２を飛
ばし、図９ｄに示された開放回路を残す。
【００２５】回路のなお他の可能代替実施例は、図１０
に示された回路を含み、これは、プログラミング端子を
要せずに、ほとんど無制限の数のヒューズ及びアンチヒ
ューズがリプログラムされることを可能にする。回路中
の素子の数は、一般に、半導体ウェーハ上の利用可能な
面積の量によって単に制限される。この構成に利用可能
なプログラミングステップについての表４を参照された
い。
【００２６】
【表４】
【００２７】ヒューズ及びアンチヒューズリンクの直列
（図２）又は並列（図４）形式のどちらかを構築するプ
ロセスの流れを次に説明する。図１１ａ及び１１ｂは絶
縁破壊アンチヒューズを使用する直列リンクの断面図及
び上面図（ここで上面図は導電部分又は潜在的に導電部
分のみを示す）を示すのに対して、図１１ｃはこのプロ
セスの並列リンクへの応用を上面図で示す。二重レベル
ポリシリコン及び単一レベル金属の両方が使用される。
【００２８】この実施例に関しては、ＣＭＯＳプロセス
において、ｎ井戸及びｐ井戸（図示されていない）が通
常の仕方で形成される。次いで、個々のトランジスタを
互いに絶縁するために、フィールド酸化物４４が、通常
の仕方で形成される。次いで、約４５００Åのポリシリ
コン４０が堆積され、これがヒューズリンク４６、ポリ
シリコン／誘電体／金属１なるアンチヒューズ５４の底
板を（上面図に示されたように）形成し、このポリシリ
コンは、例えば、トランジスタゲート（図示されていな
い）を形成するためにもまた使用され得る。このポリシ
リコンの抵抗率は、ヒューズリンクに対しては３０から
４０Ω／ｍ2 の範囲であるが、しかしアンチヒューズの
底板に対しては一般にヒ素で重ドープされる。これら２
つの判定基準に適合するために、まずポリシリコン４０
を３０Ω／ｍ2 の抵抗率にＰＯＣｌ3 でドープし、これ
に続いてパターン化する結果、アンチヒューズ５４の底
板領域のみを露出させる。次いで、１×１０16の打込み
量のヒ層が打ち込まれ、ポリシリコン４０がパターン化
され、かつエッチングされる（図示されていないソース
及びドレインが通常の仕方でパターン化され、かつ打ち
込まれる）。ヒューズリンク４６は、ポリシリコンの領
域を１μｍの幅及び４から８μｍの長さにエッチングす
ることによって形成される。後になって、ヒューズリン
ク４６がプログラムされるならば、大電流パルスがポリ
シリコンを溶解することによってヒューズリンク４６を
飛ばすことになる。
【００２９】厚い絶縁酸化物４８が堆積されて、基板及
びゲートポリシリコン４０を金属相互接続５２から絶縁
する。次いで、ヒューズ開口が、ヒューズの底板ポリシ
リコンにパターン化され、かつエッチングされる。次い
で、薄い酸化物が熱的に成長され、かつ薄い（例えば、
低圧化学気相成長（ＬＰＣＶＤ））窒素が堆積され、ア
ンチヒューズ誘電体５０を形成する。次いで、アンチヒ
ューズ誘電体５０を改善するために加圧水蒸気封孔処理
（ｓｔｅａｍ ｓｅａｌ）が遂行され、これにアンチヒ
ューズ上板４２用ポリシリコンの堆積が続く。このポリ
シリコンは、なおまた、１×１０16のヒ素で以て打込み
ドープされ、かつアニールされてヒ素を活性化する。こ
のポリシリコンは、パターン化され、かつエッチングさ
れて、アンチヒューズの上板４２を形成する。次いで、
接点５２がポリシリコン４０までの深さにエッチングさ
れ、かつソース、ドレイン、及び金属が堆積され、パタ
ーン化され、エッチングされて、通常の仕方で相互接続
を形成する。
【００３０】この実施例においては、ヒューズリンク４
６を飛ばすために、大電流（約４０ｍＡ）の６から８Ｖ
パルスがヒューズリンク４６の両端間に印加される。ア
ンチヒューズ５４を飛ばすために、１８Ｖの高電圧パル
スがその薄い誘電体の両端間に印加される。
【００３１】アンチヒューズ素子を形成する異なる方法
を組み込んだ第２実施例が図１２に示されている。ＣＭ
ＯＳ処理及びヒューズ処理は、第１ポリシリコン４０の
堆積及びＰＯＣｌ3 ドーピングを通して上に説明された
ように進行する。次いで、厚い絶縁酸化物４８が堆積さ
れ、かつアンチヒューズ開口がエッチングされ、このポ
リシリコン導体の２つの端を露出し、これらの端は図１
２ａに示されたようにアンチヒューズと接触することに
なる。次いで、アモルファスシリコンプラグ６０が、こ
の開口内に形成されて、２つのポリシリコン導体の間に
アンチヒューズ材料を形成する。
【００３２】次いで、接点及び金属（図示されていな
い）が通常の仕方で形成されて、プロセスを完了し、図
１２ｂに示された最終構造を提供する。この実施例にお
いては、大電流を伴う８から１０Ｖパルスを、ヒューズ
リンク４６を飛ばすため又は高抵抗アモルファスシリコ
ンアンチヒューズ６４を高導電性ポリシリコンリンクに
変換するためのどちらかに使用することができる。図１
２ｃの上面図に示されたように、この実施例を直列リン
クに使用することができ、このリンクは２つの素子を個
別にアドレスするプログラミング端子ＴP を提供する。
これと同じ型式のパルスは一般にヒューズ及びアンチヒ
ューズの両方を飛ばすために要求されるので、プログラ
ミング端子ＴP を備えていない（例えば、図４の並列リ
ンクを備える）回路においてはアモルファスシリコンア
ンチヒューズを使用することは、遥かに困難である。
【００３３】製造プロセスにおいて並列ヒューズ及びア
ンチヒューズリンクを実現する代替方法は、図１３に示
されたように、空間を最少化するためにヒューズとアン
チヒューズを密接して組み合わせることである。この構
成において、ヒューズ及びアンチヒューズリンクの素子
は、単一ヒューズリンク４６が占領するのとほぼ同じ量
の空間を占領する。
【００３４】ヒューズ及びアンチヒューズリンクの他の
代替実施例又は使用が、図１４ａに示されている。この
「６パック」は、図１４ａに示されたように、３つのヒ
ューズＦ1 、Ｆ2 、Ｆ3 及び３つのアンチヒューズ
Ａ1 、Ａ2 、Ａ3 を含む。６つのリプログラミング状態
が、この構成で以て可能である。プログラミング端子は
必要でなく、ヒューズ及びアンチヒューズそれぞれの電
流定格又は電圧定格の変動は、いずれもない。この「６
パック」実施例において、アンチヒューズＡ1 及びヒュ
ーズＦ1 は、第１端子Ｔ1 と第２端子Ｔ2 との間に直列
に接続される。ヒューズＦ2 及びアンチヒューズＡ
2 は、直列に接続されて第１直列サブリンクを形成し、
このサブリンクがヒューズＦ1 と並列に接続される。ヒ
ューズＦ3 及びアンチヒューズＡ3 がまた直列に接続さ
れて第２直列サブリンクを形成し、これがヒューズＦ2
と並列に接続される。６つのプログラミングステップ
は、次のようである（全ての電圧及び電流を端子Ｔ1 及
びＴ2 を横断して印加してもよい）。
【００３５】１） アンチヒューズＡ1 の両端間に電圧
を印加して、それを飛ばし、それを閉路にプログラムす
る。 ２） ヒューズＦ1 を通してに電流を印加して、それを
飛ばし、それを開放にプログラムし、それゆえに、ステ
ップ１）を逆転する。 ３） アンチヒューズＡ2 の両端間に電圧を印加して、
それを飛ばし、それを閉路にプログラムし、それゆえ
に、ステップ２）を逆転する。 ４） ヒューズＦ2 を通してに電流を印加して、それを
飛ばし、それを開放にプログラムし、それゆえに、ステ
ップ３）を逆転する。 ５） アンチヒューズＡ3 の両端間に電圧を印加して、
それを飛ばし、それを閉路にプログラムし、それゆえ
に、ステップ４）を逆転する。 ６） ヒューズＦ3 を通して電流を印加して、それを飛
ばし、それを開放にプログラムし、それゆえに、ステッ
プ５）を逆転する。
【００３６】半導体ウェーハ上の回路の可能な配置図
は、図１４ｂに示されている。
【００３７】ヒューズ及びアンチヒューズリンクに関す
る本発明が例証実施例を参照して説明されたけれども、
この説明を限定的な意味に解釈されることを意図してい
るのではない。例証実施例の種々の変形及び組合わせば
かりでなく、本発明の他の実施例は、本説明を参照する
ならば、当業者に明白である。したがって、添付の特許
請求の範囲は、いかなるこのような変形及び実施例も包
含することを意図する。
【００３８】以上の説明に関して更に以下の項を開示す
る。
【００３９】（１） リプログラマブル電気回路であっ
て、第１端子、第２端子、及び前記第１端子と前記第２
端子との間に接続されたリンクを含み、前記リンクは少
なくとも１つのヒューズと、少なくとも１つのアンチヒ
ューズとを含み、前記ヒューズと前記アンチヒューズと
が並列又は直列に互いに接続され、よって、前記回路
が、前記第１端子と前記第２端子との間の導電路を交互
に開閉するようにリプログラマブルである、リプログラ
ブル電気回路。
【００４０】（２） 第１項記載の回路であって、該電
気回路がゲートアレイ又はＰＲＯＭの一部分である回
路。
【００４１】（３） 第１項記載の回路であって、該電
気回路が少なくとも１つの前記ヒューズ又は少なくとも
１つの前記アンチヒューズに接続された、又は前記ヒュ
ーズと前記アンチヒューズの両方に接続されたプログラ
ミング端子を更に含み、電気信号が、前記回路をプログ
ラムするために前記プログラミング端子に印加されるこ
とがある、回路。
【００４２】（４） 第１項記載の回路であって、第１
直列サブリンクを形成するために直列に接続された第１
ヒューズ及び第１アンチヒューズであって、前記第１直
列サブリンクが１端で前記第１端子に接続されかつ他端
で前記第２端子に接続された、前記第１ヒューズ及び前
記第１アンチヒューズと、前記第１直列サブリンクと並
列に接続された第２ヒューズと、を更に含み、前記リン
クが前記第１直列サブリンクと前記第２ヒューズとを含
み、よって２回以上の前記半導体デバイスのリプログラ
ミングを可能とする、回路。
【００４３】（５） 第４項記載の回路であって、第２
直列サブリンクを形成するために直列に接続された第２
アンチヒューズ及び第３ヒューズを更に含み、前記第２
直列サブリンクが前記第１ヒューズと並列に接続され、
よって２回以上の前記半導体デバイスのプログラミング
を可能とする、回路。
【００４４】（６） 第１項記載の回路であって、前記
第１端子と前記第２端子との間に直列に接続された第１
アンチヒューズ及び第１ヒューズと、直列サブリンクを
形成するために直列に接続された第２ヒューズ及び第２
アンチヒューズと、を更に含み、前記直列サブリンクが
前記第１ヒューズと並列に接続され、前記リンクが前記
第１アンチヒューズと、前記第１ヒューズと、前記直列
サブリンクとを含み、よって２回以上の前記半導体のリ
プログラミングを可能とする、回路。
【００４５】（７） 集積回路用サブリンクのアレイで
あって、第１端子、第２端子、少なくとも２つのサブリ
ンクであって、該サブリンクは、直列接続された１つの
ヒューズと１つのアンチヒューズで、その間に接続され
たプログラミング端子を備えた又は備えていない前記１
つのヒューズと前記１つのアンチヒューズか、又は並列
に接続された１つのヒューズと１つのアンチヒューズ、
のどちらかを含む前記少なくとも２つのサブリンクを有
し、前記２つのサブリンクは、前記ヒューズと前記アン
チヒューズとが直列のとき、並列に接続され、前記サブ
リンクは、前記ヒューズと前記アンチヒューズとが並列
のとき、前記サブリンク間にプログラミング端子を備え
又は備えることなく、直列に接続され、以って前記回路
は前記入力端子と前記出力端子との間に導電路を選択的
に規定するようにプログラマブルである回路。
【００４６】（８） 第７項記載のアレイにおいて、前
記集積回がゲートアレイ又はＰＲＯＭの一部分である、
回路。
【００４７】（９） リプログラマブル性を可能にする
ために半導体デバイス内の接続を変更する方法であっ
て、 ａ） 第１端子と第２端子との間に接続された第１ヒュ
ーズと第１アンチヒューズとを備える半導体デバイスを
製造するステップ、次いで、次のステップｂ）又はステ
ップｃ）のどちらか、すなわち、 ｂ） ｉ） 前記第１ヒューズを通して電流を印加して
前記第１ヒューズを飛ばし、前記第１ヒューズを開放に
プログラムするステップ、次いで、 ｉｉ） 前記第１アンチヒューズの両端間に電圧を印加
して前記第１アンチヒューズを飛ばし、前記第１アンチ
ヒューズを閉路にプログラムし、以って前記第１ヒュー
ズを開放にプログラムするステップｂ）ｉ）を逆転する
ステップ、又は ｃ） ｉ） 前記第１アンチヒューズの両端間に電圧を
印加して前記第１アンチヒューズを飛ばし、以って前記
第１アンチヒューズを閉路にプログラムするステップ、
次いで、 ｉｉ） 前記第１ヒューズを通して電流を印加し、以っ
て前記第１ヒューズを飛ばし、前記第１ヒューズを開放
にプログラムし、以って前記第１アンチヒューズを閉路
にプログラムするステップｃ）ｉ）を逆転するステッ
プ、のどちらかを遂行するステップを含む方法。
【００４８】（１０） 第９項記載の方法において、前
記半導体デバイスがゲートアレイ又はＰＲＯＭの一部分
である、方法。
【００４９】（１１） 第９項記載の方法において、前
記第１ヒューズと前記第１アンチヒューズとが第１直列
サブリンクを形成するために直列に接続され、第２ヒュ
ーズと第２アンチヒューズとが第２直列サブリンクを形
成するために直列に接続され、前記第２アンチヒューズ
が高電圧アンチヒューズであり、前記第１アンチヒュー
ズより高い電圧で飛び、前記第１直列サブリンクと前記
第２直列サブリンクとが前記半導体デバイスを２回以上
リプログラミング可能とするために前記第１端子と前記
第２端子との間に並列に接続され、前記第１アンチヒュ
ーズの両端間に電圧を前記印加し、かつ前記第１ヒュー
ズを通して電流を前記印加した後、前記デバイスの接続
が、前記第２アンチヒューズの両端間に電圧を印加し
て、前記第２アンチヒューズを飛ばし、前記第２アンチ
ヒューズを閉路にプログラムし、次いで、前記第２ヒュ
ーズを通して電流を印加して、それによって前記第２ヒ
ューズを飛ばし、前記第２ヒューズを開放にプログラム
することによって、更に変更される、方法。
【００５０】（１２） 第９項記載の方法において、前
記第１ヒューズと前記第１アンチヒューズとが第１並列
サブリンクを形成するために並列に接続され、第２ヒュ
ーズと第２アンチヒューズとが第２並列サブリンクを形
成するために並列に接続され、前記第２ヒューズが大電
流ヒューズであり、前記第１ヒューズより大きい電流で
飛び、前記第１並列サブリンクと前記第２並列サブリン
クとが前記半導体デバイスを２回以上リプログラミング
可能とするために前記第１端子と前記第２端子との間に
直列に接続され、前記第１ヒューズを通して電流を前記
印加し、かつ前記第１アンチヒューズの両端間に電圧を
前記印加した後、前記デバイスの接続が、前記第２ヒュ
ーズを通して電流を印加して、前記第２ヒューズを飛ば
し、前記第２ヒューズを閉路にプログラムし、次いで、
前記第２アンチヒューズの両端間に電圧を印加して、そ
れによって前記第２アンチヒューズを飛ばし、前記第２
アンチヒューズを閉路にプログラムすることによって、
更に変更される、方法。
【００５１】（１３） 第９項記載の方法において、前
記第１ヒューズと前記第１アンチヒューズとが第１直列
サブリンクを形成するために直列に接続され、第２ヒュ
ーズと第２アンチヒューズとが第２直列サブリンクを形
成するために直列に接続され、前記第１直列サブリンク
が、また、前記第１ヒューズと前記第１アンチヒューズ
との間に接続された第１プログラミング端子を含み、前
記第２直列サブリンクが、また、前記第２ヒューズと前
記第２アンチヒューズとの間に接続された第２プログラ
ミング端子を含み、前記デバイスの接続が以下によって
変更される、すなわち、前記第１アンチヒューズに電圧
を印加するために前記第１プログラミング端子を利用す
ることによって前記第１アンチヒューズの両端間に電圧
を前記印加し、それによって前記第１アンチヒューズを
飛ばし、前記第１アンチヒューズを閉路にプログラム
し、かつ前記第１ヒューズを通して電流を前記印加する
ことが、次のステップａ）ｉ）又はステップａ）ｉｉ）
のどちらか、すなわち、 ａ）ｉ） 前記第１プログラミング端子と前記第２端子
とを横断して電気信号を印加することによって前記第１
ヒューズに電流を印加し、それによって前記第１ヒュー
ズを飛ばし、前記第１ヒューズを開放にプログラムする
ステップ、又は ａ）ｉｉ） 前記第１端子と前記第２端子とを横断して
電気信号を印加することによって前記第１ヒューズに電
流を印加し、それによって前記第１ヒューズを飛ばし、
前記第１ヒューズを開放にプログラムするステップのど
ちらかを遂行することによって行われ、次いで、 ｂ） 前記第２アンチヒューズに電圧を印加するために
前記第２プログラミング端子を利用し、それによって前
記第２アンチヒューズを飛ばし、前記第２アンチヒュー
ズを閉路にプログラムするステップ、次いで、 ｃ） 次のステップｃ）ｉ）又はステップｃ）ｉｉ）の
どちらか、すなわち、 ｃ）ｉ） 前記第２プログラミング端子と前記第２端子
とを横断して電気信号を印加することによって前記第２
ヒューズに電流を印加し、それによって前記第２ヒュー
ズを飛ばし、前記第２ヒューズを開放にプログラムする
ステップ、又は ｃ）ｉｉ） 前記第１端子と前記第２端子とを横断して
電気信号を印加することによって前記第２ヒューズに電
流を印加し、それによって前記第２ヒューズを飛ばし、
前記第２ヒューズを開放にプログラムするステップのど
ちらかを遂行することによって、前記デバイスの接続が
前記変更される、方法。
【００５２】（１４） 第９項記載の方法において、前
記第１ヒューズと前記第１アンチヒューズとが第１並列
サブリンクを形成するために並列に接続され、第２ヒュ
ーズと第２アンチヒューズとが第２並列サブリンクを形
成するために並列に接続され、前記第１並列サブリンク
が前記第１端子と前記第２端子との間において前記第２
並列サブリンクと直列に接続され、第１プログラミング
端子が前記第１並列サブリンクと前記第２並列サブリン
クとの間に接続され、前記デバイスの接続が以下によっ
て変更される、すなわち、前記第１端子と前記第２プロ
グラミング端子とを通して前記第１ヒューズに電流を印
加することによって前記第１ヒューズを通して電流を印
加し、それによって前記第１ヒューズを飛ばし、前記第
１ヒューズを開放にプログラムし、かつ前記第１アンチ
ヒューズの両端間に電圧を前記印加することが、次のス
テップａ）ｉ）又はステップａ）ｉｉ）のどちらか、す
なわち、 ａ）ｉ） 前記第１端子と前記第１プログラミング端子
とを横断して電圧を印加することによって前記第１アン
チヒューズに前記電圧を印加し、それによって前記第１
アンチヒューズを飛ばし、前記第１アンチヒューズを閉
路にプログラムするステップ、又は ａ）ｉｉ） 前記第１端子と前記第２端子とを横断して
電圧を印加することによって前記第１アンチヒューズに
前記電圧を印加し、それによって前記第１アンチヒュー
ズを飛ばし、前記第１アンチヒューズを閉路にプログラ
ムするステップのどちらかを遂行することによって行わ
れ、 ｂ） 前記第１プログラミング端子と前記第２端子とを
通して前記第２ヒューズに電流を印加し、それによって
前記第２ヒューズを飛ばし、前記第２ヒューズを開放に
プログラムするステップ、次いで、 ｃ） 次のステップｃ）ｉ）又はステップｃ）ｉｉ）の
どちらか、すなわち、 ｃ）ｉ） 前記第１プログラミング端子と前記第２端子
とを横断して電圧を印加することによって前記第２アン
チヒューズに前記電流を印加し、それによって前記第２
アンチヒューズを飛ばし、前記第２アンチヒューズを閉
路にプログラムするステップ、又は ｃ）ｉｉ） 前記第１端子と前記第２端子とを横断して
電圧を印加することによって前記第２アンチヒューズに
前記電圧を印加し、それによって前記第２アンチヒュー
ズを飛ばし、前記第２アンチヒューズを閉路にプログラ
ムするステップのどちらかを遂行することによって、前
記デバイスの接続が前記変更される、方法。
【００５３】（１５） 第９項記載の方法において、前
記第１ヒューズと前記第１アンチヒューズとが第１直列
サブリンクを形成するために直列に接続され、前記第１
直列サブリンクが前記第１端子と前記第２端子との間に
おいて前記第２ヒューズと並列に接続され、前記第１ヒ
ューズ又は前記第１アンチヒューズのプログラミングに
先立ち、電流が、前記第１端子と前記第２端子とを横断
して電気信号を印加することによって、前記第２ヒュー
ズを通して印加され、それによって前記第２ヒューズを
飛ばし、前記第２ヒューズを開放にプログラムし、次い
で第９項の前記ステップｃ）ｉ）が前記第１アンチヒュ
ーズを飛ばし、前記第１アンチヒューズを閉路にプログ
ラムし、かつ第９項のステップｃ）ｉｉ）が前記第１ヒ
ューズを飛ばし、前記第１ヒューズを開放にプログラム
する、方法。
【００５４】（１６） 第１５項記載の方法であって、
第２直列サブリンクを形成するために第２アンチヒュー
ズと第３ヒューズを直列に接続し、かつ前記第２直列サ
ブリンクを前記第１ヒューズと並列に接続するステップ
を更に含み、前記第１ヒューズを開放にプログラムした
後、電圧が、前記第１端子と前記第２端子とを横断して
前記電圧を印加することによって、前記第２アンチヒュ
ーズに印加され、それによって前記第２アンチヒューズ
を飛ばし、前記第２アンチヒューズを閉路にプログラム
し、次いで、電流が、前記第１端子と前記第２端子とを
横断して電気信号を印加することによって、前記第３ヒ
ューズに印加され、それによって前記第３ヒューズを飛
ばし、前記第３ヒューズを開放にプログラムする、方
法。
【００５５】（１７） 第９項記載の方法において、前
記第１アンチヒューズと前記第１ヒューズとが前記第１
端子と前記第２端子との間に直列に接続され、第２ヒュ
ーズと第２アンチヒューズとが直列サブリンクを形成す
るために直列に接続され、前記直列サブリンクが前記第
１ヒューズと並列に接続され、前記第１アンチヒューズ
の両端間に電圧を前記印加し、かつ前記第１ヒューズを
通して電流を前記印加した後に、前記デバイスの接続
が、前記第１端子と前記第２端子とを横断して電圧を印
加し、それによって前記第２アンチヒューズを飛ばし、
前記第２アンチヒューズを閉路にプログラムし、次い
で、電流が前記第１端子と前記第２端子とを通して印加
され、それによって前記第２ヒューズを飛ばし、前記第
２ヒューズを開路にプログラムすることによって、更に
変更される、方法。
【００５６】（１８） ヒューズ及びアンチヒューズリ
ンク構造であって、ゲートアレイ又はＰＲＯＭのような
メモリ集積回路デバイスと共に使用されるとき、前記メ
モリ集積回路がリプログラムされることを可能とする。
前記ヒューズ及びアンチヒューズリンクは、直列に、並
列に、又はそれらの組合わせに接続されたヒューズ１２
及びアンチヒューズ１６を含む。第１プログラミングを
逆転させるために、前記リンクのどちらかの素子を最初
にプログラムすることができ、他の素子を第２ステップ
においてプログラムすることができる。多数リプログラ
ミング能力を提供するために、いくつかのリンクを１つ
の回路内に使用することができる。
【００５７】
【各項の説明】
（１） 独立構造項： リンクを備える回路 （２） １項従属＋ゲートアレイ／ＰＲＯＭ （３） １項従属＋Ｖprog（プログラム電圧印加） （４） １項従属 図９ 第１、第２ヒューズ、第１
アンチヒューズ （５） ４項従属 図１０ Ｆ1 、Ｆ2 、Ｆ3 、
Ａ1 、Ａ2 （６） １項従属 図１４ Ａ1 、Ａ2 、Ｆ1 、Ｆ2 （７） 独立構造項： サブリンクのアレイ 図５、
６、７、８ （８） ７項従属＋ゲートアレイ／ＰＲＯＭ （９） 独立方法項： ヒューズ／アンチヒューズ
図６ ＴP ／2 端子サブリンク無し （１０） ９項従属＋ゲートアレイ／ＰＲＯＭ （１１） ９項従属＋直列サブリンク 図６ （１２） ９項従属＋並列サブリンク 図８ （１３） ９項従属＋Ｖprog 図５ （１４） ９項従属＋Ｖprog 図７ （１５） ９項従属 図９ Ｆ1 、Ｆ2 、Ａ1 （１６） １５項従属 図１０ Ｆ1 、Ｆ2 、Ｆ3 、
Ａ1 、Ａ2 （１７） ９項従属 図１４ Ａ1 、Ａ2 、Ｆ1 、Ｆ
2
【００５８】
【関連出願とのクロスリファレンス】関連出願に関して
は、タイゲラー（Ｔｉｇｅｌａａｒ）他によって１９９
３年６月１７日提出された、名称「金属対金属アンチヒ
ューズ構造（Ｍｅｔａｌ ｔｏ Ｍｅｔａｌ Ａｎｔｉ
ｆｕｓｅ Ｓｔｒｕｃｔｕｒｅ）」なる米国特許出願第
０８／０７９，１９４号、（ＴＩ（テキサスインスツル
メント社）事件番号第Ｔ−１７４７２号）、及びタイゲ
ラー（Ｔｉｇｅｌａａｒ）他によって１９９２年７月１
４日提出された、名称「低抵抗アンチヒューズ形成方法
（Ｍｅｔｈｏｄｏｆ Ｆｏｒｍｉｎｇ Ｌｏｗ Ｒｅｓ
ｉｓｔａｎｃｅ Ａｎｔｉｆｕｓｅ）」なる米国特許出
願第９１４，１５１号、（ＴＩ事件番号第Ｔ−１５２６
６号）に関連する。
【図面の簡単な説明】
【図１】リプログラマブルリンク素子用図記号を示す
図。
【図２】本発明による、２つのプログラミングステップ
を可能とする直列ヒューズ及びアンチヒューズリンクの
実施例を示す回路図であって、ａは初期状態（リンク開
放）を示す回路図、ｂは第１プログラミング後（リンク
短絡）を示す回路図、ｃは第２プログラミング後（リン
ク開放）を示す回路図。
【図３】本発明による、プログラミング端子を備えない
直列ヒューズ及びアンチヒューズリンクの実施例を示す
回路図であって、ａは初期状態（リンク開放）を示す回
路図、ｂは第１プログラミング後（リンク短絡）を示す
回路図、ｃは第２プログラミング後（リンク開放）を示
す回路図。
【図４】本発明による、２つのプログラミングステップ
を可能とする並列ヒューズ及びアンチヒューズリンクの
実施例を示す回路図であって、ａは初期状態（リンク短
絡）を示す回路図、ｂは第１プログラミング後（リンク
開放）を示す回路図、ｃは第２プログラミング後（リン
ク短絡）を示す回路図。
【図５】本発明による、プログラミング端子を備え、２
ｎプログラミングステップを可能とするために、ｎ直列
サブリンクの並列接続を含むリンクの実施例を示す回路
図。
【図６】本発明による、様々な電圧によって活性化され
るアンチヒューズを利用する、プログラミング端子を備
えない、ｎ直列サブリンクの並列接続を含むリンクの実
施例を示す回路図。
【図７】本発明による、プログラミング端子を備え、２
ｎプログラミングステップを可能とするために、ｎ並列
サブリンクの直列接続を含むリンクの実施例を示す回路
図。
【図８】本発明による、様々な電流定格のヒューズを利
用する、プログラミング端子を備えない、２ｎプログラ
ミングステップを可能とするためにｎ並列サブリンクの
直列接続を含むリンクの実施例を示す回路図。
【図９】本発明による、３つのプログラミングステップ
を可能とする、第２ヒューズと並列に接続された、直列
アンチヒューズ及びヒューズサブリンクを含むリンクを
備える代替実施例を示す回路図であって、ａは初期状態
（リンク短絡）を示す回路図、ｂは第１プログラミング
後（リンク開放）を示す回路図、ｃは第２プログラミン
グ後（リンク短絡）を示す回路図、ｄは第３プログラミ
ング後（リンク開放）を示す回路図。
【図１０】本発明による、プログラミング端子を備えな
い、多くのプログラミング状態を達成することができる
ように互いに接続されたいくつかのヒューズ及びアンチ
ヒューズサブリンクを含むリンクを備える代替実施例を
示す回路図。
【図１１】本発明による、絶縁破壊型アンチヒューズを
使用するヒューズ及びアンチヒューズリンクの好適実施
例を示す構造図であって、ａは断面図、ｂは直列リンク
の導電部分の上面図、ｃは並列リンクの導電部分の上面
図。
【図１２】本発明による、アモルファスシリコンからポ
リシリコンへの変換を利用するアンチヒューズを組み込
んだ直列リンクである代替実施例を示す構造図であっ
て、ａはアモルファスシリコンプラグの堆積前の断面
図、ｂは完成アンチヒューズの断面図、ｃは直列リンク
の導電部分の上面図。
【図１３】本発明による、ヒューズ及びアンチヒューズ
リンクが単一ヒューズ素子とほぼ同じ量の空間しか占め
ない並列リンクの実施例を示す構造図。
【図１４】本発明による、３つのアンチヒューズ及び３
つのヒューズを備える、「６パック」と呼ばれるリンク
である代替実施例の回路図及び上面図あって、ａは回路
図、ｂは回路の導電部分の上面図。
【符号の説明】
１０ 直列ヒューズ及びアンチヒューズリンク １２ ヒューズ（初期状態、すなわち、短絡） １４ ヒューズ（開放） １６ アンチヒューズ（初期状態、すなわち、開放） １８ アンチヒューズ（短絡） ２０ 並列ヒューズ及びアンチヒューズリンク ２４ 直列サブリンク ２６ 並列サブリンク ３０ 直列サブリンクのアレイ ３４ 並列サブリンクのアレイ ４０ ポリシリコン ４２ アンチヒューズ上板 ４４ フィールド酸化物 ４６ ヒューズリンク ４８ 絶縁酸化物 ５０ アンチヒューズ誘電体 ５２ 金属相互接続 ５４ （絶縁破壊型）アンチヒューズ ５８ 接点 ６０ アモルファスシリコンプラグ ６４ アモルファスシリコンアンチヒューズ Ｔ1 第１端子 Ｔ2 第２端子 ＴP プログラミング端子 Ｆ1 、Ｆ2 、Ｆ3 ヒューズ Ａ1 、Ａ2 、Ａ3 アンチヒューズ
フロントページの続き (56)参考文献 特開 昭62−154641（ＪＰ，Ａ) 特開 昭62−155536（ＪＰ，Ａ) 特開 平６−216253（ＪＰ，Ａ) 特開 平６−326189（ＪＰ，Ａ) 特開 平１−307243（ＪＰ，Ａ) 米国特許5200652（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/10 H01L 27/118

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 リプログラマブル電気回路であって、 第１端子、 第２端子、及び前記第１端子と前記第２端子との間に接
    続されたリンクを含み、前記リンクは少なくとも１つの
    ヒューズと、少なくとも１つのアンチヒューズとを含
    み、前記ヒューズと前記アンチヒューズとが互いに直列
    に接続され、よって、前記回路が、前記第１端子と前記
    第２端子との間の導電路を交互に開閉するようにリプロ
    グラマブルであり、前記第１端子と前記第２端子の間の直列接続された第１
    のアンチヒューズと第１のヒューズと、 直列サブリンクを形成する直列接続された第２のヒュー
    ズと第２のアンチヒューズ、該直列サブリンクは第１の
    ヒューズと並列に接続され、前記リンクは前記第１のア
    ンチヒューズと、前記第１のヒューズと、前記直列サブ
    リンクを有し、前記前記電気回路のリプログラミングを
    ２回以上許すことを特徴とする リプログラブル電気回
    路。
  2. 【請求項２】 リプログラマブル性を可能にするために
    半導体デバイス内の接続を変更する方法であって、 ａ） 第１端子と第２端子との間の直列接続された第１
    ヒューズと第１アンチヒューズと、直列サブリンクを形
    成する直列接続された第２ヒューズと第２アンチヒュー
    ズと、を備え、該直列サブリンクが前記第１ヒューズに
    並列接続された半導体デバイスを製造するステップ、 ｂ） 電圧を前記第１端子と第２端子の間に印加するこ
    とにより前記第１アンチヒューズの両端間に前記電圧を
    印加し、以って前記第１アンチヒューズを飛ばして該第
    １アンチヒューズを閉路にプログラムするステップ、次
    いで、 ｃ） 前記第１端子と前記第２端子の間に電気信号を印
    加することにより前記第１ヒューズに電流を通し、以っ
    て前記第１ヒューズを飛ばして該第１ヒューズを開放に
    プログラムするステップ、次いで、ｄ） 前記第１端子と前記第２端子の間に電圧を印可
    し、以って前記第２アンチヒューズを飛ばして該第２ア
    ンチヒューズを閉路にプログラムするステップ、次い
    で、 ｅ） 前記第１端子と前記第２端子に電流を印加し、以
    って前記第２ヒューズを飛ばしかつ前記第２ヒューズを
    開放にプログラムするステップ、を含む方法。
  3. 【請求項３】 リプログラマブル電気回路であって、 第１端子、 第２端子、 前記第１端子と前記第２端子との間に接続されたリンク
    であって、少なくとも１つのヒューズと、少なくとも１
    つのアンチヒューズとを含み、前記ヒューズと前記アン
    チヒューズとが直列に互いに接続され、よって、前記回
    路が、前記第１端子と前記第２端子との間の導電路を交
    互に開閉するようにリプログラマブルである前記リン
    ク、 第１直列サブリンクを形成する直列接続された第１ヒュ
    ーズと第１アンチヒューズであって、該第１直列サブリ
    ンクはその一端が前記第１端子に接続され、他端が前記
    第２端子に接続されている前記前記第１ヒューズと前記
    第１アンチヒューズ、 前記第１直列サブリンクと並列接続された第２のヒュー
    ズであって、前記リンクは前記第１サブリンクと前記第
    ２ヒューズを有し、以って前記電気回路のリプログラミ
    ングを２回以上許し、 第２直列サブリンクを形成する直列接続された第２のア
    ンチヒューズと第３のヒューズ、該第２直列サブリンク
    は第１ヒューズと並列接続され、前記電気回路のリプロ
    グラミングを２回以上許すことを特徴とするリプログラ
    ブル電気回路。
  4. 【請求項４】 リプログラマブル性を可能にするために
    半導体デバイス内の接続を変更する方法であって、 ａ） 第１直列サブリンクを形成する直列接続された第
    １ヒューズと第１アンチヒューズを備えた半導体デバイ
    スを製造するステップであって、該第１直列サブリンク
    は第１端 子と第２端子との間の第２ヒューズと並列接続
    されていて、更に、前記第１ヒューズと並列接続された
    第２の直列サブリンクを形成する直列接続された第２ア
    ンチヒューズと第３ヒューズとを有する前記半導体デバ
    イスを製造するステップ、 ｂ） 電圧を前記第１端子と第２端子の間に印加するこ
    とにより前記第２ヒューズに電流を通し、以って前記第
    ２ヒューズを飛ばして該第２ヒューズを開放にプログラ
    ムするステップ、次いで、 ｃ） 前記第１端子と前記第２端子の間に電圧を印加す
    ることにより前記第１アンチヒューズに該電圧を印加
    し、以って前記第１アンチヒューズを飛ばして該第１ア
    ンチヒューズを閉路にプログラムするステップ、次い
    で、 ｄ） 前記第１端子と前記第２端子の間に電気信号を印
    可し、以って前記第１ヒューズを飛ばして該第１ヒュー
    ズを開放にプログラムするステップ、次いで、 ｅ） 前記第１端子と前記第２端子の間に電圧を印加す
    ることにより該電圧を前記第２アンチヒューズに印可
    し、以って該第２アンチヒューズを飛ばして該第２アン
    チヒューズを閉路にプログラムするステップ、 ｆ） 前記第１端子と前記第２端子との間に電気信号を
    印加することにより前記第３のヒューズに電流を印加
    し、以って該第３のヒューズを飛ばして該第３のヒュー
    ズを開放にプログラムするステップ、 を含む方法。
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