JPS59154038A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59154038A JPS59154038A JP2756983A JP2756983A JPS59154038A JP S59154038 A JPS59154038 A JP S59154038A JP 2756983 A JP2756983 A JP 2756983A JP 2756983 A JP2756983 A JP 2756983A JP S59154038 A JPS59154038 A JP S59154038A
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- JP
- Japan
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- fuse
- metal silicide
- gate electrode
- semiconductor device
- polycrystalline silicon
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はヒユーズを備える半導体装置に関し、とりわけ
冗長回路をヒユーズの切断によって切換え得る半導体装
置に関するものである。
冗長回路をヒユーズの切断によって切換え得る半導体装
置に関するものである。
一般に′ＸＣ，Ｌ８工等の半導体装置はその高密度化、
高速化が近年益々促進さねて回路パターンが微細化され
ているが１１．パターンの微細化に伴力って製造工程に
おける異物等により欠陥が生じ易くなる。このため、特
にメモリ用の半導体装置では、予め救済用の回路（ピッ
ト）、即ち冗長回路を同一半導体基板上に形成すると共
に同時にヒ岬・−メを形成しておき、このヒユーズを適
宜切断又は接続状態とすることにより欠陥回路を冗長回
路に切換え、これによシ半導体装ｔｉ良品としてそのｆ
ＪＩ造歩留シの向上を図っている。
高速化が近年益々促進さねて回路パターンが微細化され
ているが１１．パターンの微細化に伴力って製造工程に
おける異物等により欠陥が生じ易くなる。このため、特
にメモリ用の半導体装置では、予め救済用の回路（ピッ
ト）、即ち冗長回路を同一半導体基板上に形成すると共
に同時にヒ岬・−メを形成しておき、このヒユーズを適
宜切断又は接続状態とすることにより欠陥回路を冗長回
路に切換え、これによシ半導体装ｔｉ良品としてそのｆ
ＪＩ造歩留シの向上を図っている。
ところで、この種のヒユーズは通常ＭＩＳ型電界効果ト
ランジスタ（ＭＩＳＦＥＴ）のゲート電極と同時に形成
する多結晶シリコンにて構成することが考えられている
が、ゲート電極を多結晶シリコンとメタルシリサイド（
金属硅化物）の２重構造したときには、これをその１ま
ヒユーズに利用することは不可能である。即ち、ゲート
電極に多結晶シリコンを使用すると、多結晶シリコンの
比抵抗が比較的に大きいことから高集積化や高速化に難
点が生じる。このｋめ、ゲートｔｉｌｊを多結晶シリコ
ンと高融点金属のメタルシリサイドとで２重構造とし、
このメタルシリサイドの低比抵抗全利用して高集積化、
夛速化を図っている。し穴がって、このゲート電極と同
時に形成されるヒユーズも多結晶シリコンとメタルシリ
サイドの２重構造とカシ、メタルシリサイドの低比抵抗
特性によってヒユーズ自身も低比抵抗化されてしまう。
ランジスタ（ＭＩＳＦＥＴ）のゲート電極と同時に形成
する多結晶シリコンにて構成することが考えられている
が、ゲート電極を多結晶シリコンとメタルシリサイド（
金属硅化物）の２重構造したときには、これをその１ま
ヒユーズに利用することは不可能である。即ち、ゲート
電極に多結晶シリコンを使用すると、多結晶シリコンの
比抵抗が比較的に大きいことから高集積化や高速化に難
点が生じる。このｋめ、ゲートｔｉｌｊを多結晶シリコ
ンと高融点金属のメタルシリサイドとで２重構造とし、
このメタルシリサイドの低比抵抗全利用して高集積化、
夛速化を図っている。し穴がって、このゲート電極と同
時に形成されるヒユーズも多結晶シリコンとメタルシリ
サイドの２重構造とカシ、メタルシリサイドの低比抵抗
特性によってヒユーズ自身も低比抵抗化されてしまう。
このため、通常ではヒユーズに過電流を通じ、その時ヒ
ユーズの有する抵抗によシ発生するジュール熱にてヒユ
ーズの切断（溶断）を行なっているのであるが、ヒユー
ズが２重構造化されて比抵抗が小さくなるとジュール熱
も発生し難くカシ、ヒユーズ切断を良好に行なうことが
でき乏くなる。
ユーズの有する抵抗によシ発生するジュール熱にてヒユ
ーズの切断（溶断）を行なっているのであるが、ヒユー
ズが２重構造化されて比抵抗が小さくなるとジュール熱
も発生し難くカシ、ヒユーズ切断を良好に行なうことが
でき乏くなる。
また、ヒユーズ自身を行ない得るとしても通じる電流量
が棲めて多く必要とされ、このための周辺回路を大形化
、高耐圧化しなければなら彦いという問題がある。
が棲めて多く必要とされ、このための周辺回路を大形化
、高耐圧化しなければなら彦いという問題がある。
本発明の目的はゲート電極を多結晶シリコンとメタルシ
リサイドの２重構造とした半導体装置においてもヒユー
ズの切断を容易に行々うことができ、しかも小電流によ
る切断を可能にして周辺装置の／ト型、軽量化を図るこ
とができる半導体装置を提供することにある。
リサイドの２重構造とした半導体装置においてもヒユー
ズの切断を容易に行々うことができ、しかも小電流によ
る切断を可能にして周辺装置の／ト型、軽量化を図るこ
とができる半導体装置を提供することにある。
また、本発明の他の目的はヒユーズの切断箇所をヒユー
ズの長さ方向の任意の位置に設定しかつ切断を短時間で
完了することができる半導体装置を提供することにある
。
ズの長さ方向の任意の位置に設定しかつ切断を短時間で
完了することができる半導体装置を提供することにある
。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおシである。
を簡単に説明すれば、下記のとおシである。
すなわち、多結晶シリコンとメタルシリサイドとで２重
構造とされたヒユーズをその長さ方向一部においてメタ
ルシリサイドのみをエツチング除去した構成とすること
によシ、メタルシリサイドを除去した部位の比抵抗を局
部的に増大し、これによシ該部におけるジュール熱の発
生を促進して前記したヒユーズ切断の容易化、周辺装置
の小型、軽量化を達成するものである。
構造とされたヒユーズをその長さ方向一部においてメタ
ルシリサイドのみをエツチング除去した構成とすること
によシ、メタルシリサイドを除去した部位の比抵抗を局
部的に増大し、これによシ該部におけるジュール熱の発
生を促進して前記したヒユーズ切断の容易化、周辺装置
の小型、軽量化を達成するものである。
〔実施例１〕
第１図は本発明をＭ工ＳＦ ＩＩＩ！Ｔに適用した実施
例であシ、シリコン等の半導体基板１の主面に形成した
フィ、−ルド酸化膜２にて囲まれる活性領域内にＭ工５
ＦＥＴＱ、ｉ構成し、前記フィールド酸化膜２上にヒユ
ーズ３を構成している。
例であシ、シリコン等の半導体基板１の主面に形成した
フィ、−ルド酸化膜２にて囲まれる活性領域内にＭ工５
ＦＥＴＱ、ｉ構成し、前記フィールド酸化膜２上にヒユ
ーズ３を構成している。
即ち、前記Ｍ工５ＦＫＴＱ、け、ゲート酸化膜４上に多
結晶シリコン５と、モリブデン（ＭＯ）’Ｉの高融点金
属のメタルシリサイド６とで２重構造としたゲート電極
７を有し、また半導体基板１の主面にソース領域８、ド
レイン領域９を有している。また、前記ゲート電極７け
リンシリケートガラス（ｐ Ｓ Ｇ 、）膜ｌＯで覆わ
れ、かつソース領域８、ドレイン領域９け夫々コンタク
トホール１１．１２通してアルミ配線層１３．１４に接
続される。
結晶シリコン５と、モリブデン（ＭＯ）’Ｉの高融点金
属のメタルシリサイド６とで２重構造としたゲート電極
７を有し、また半導体基板１の主面にソース領域８、ド
レイン領域９を有している。また、前記ゲート電極７け
リンシリケートガラス（ｐ Ｓ Ｇ 、）膜ｌＯで覆わ
れ、かつソース領域８、ドレイン領域９け夫々コンタク
トホール１１．１２通してアルミ配線層１３．１４に接
続される。
１５けファイナルパッジベージ冒ンである。
一方、前記ヒユーズ３は前記ゲート電極７と同時に形ａ
″でれて多結晶シリコン５とメタルシリサイド６０２重
構造と゛盲些、所定の短冊状の平面形状に構成される。
″でれて多結晶シリコン５とメタルシリサイド６０２重
構造と゛盲些、所定の短冊状の平面形状に構成される。
そして、このヒユーズ３けその長さ方向の中間一部１６
において上層のメタルシリサイド６のみをエツチング除
去している。そして、ヒユーズ３０両端にアルミ配線層
１７．１Ｂを接続して図外の素子回路（冗長回路）に接
続している。また、層間絶縁膜としてのＰＳＧ膜１膜中
０ァイナルパッシベーション１５は前記ヒユーズ３の中
間一部１６に相当する部分を開口して多結晶シリコン５
を露呈させている。
において上層のメタルシリサイド６のみをエツチング除
去している。そして、ヒユーズ３０両端にアルミ配線層
１７．１Ｂを接続して図外の素子回路（冗長回路）に接
続している。また、層間絶縁膜としてのＰＳＧ膜１膜中
０ァイナルパッシベーション１５は前記ヒユーズ３の中
間一部１６に相当する部分を開口して多結晶シリコン５
を露呈させている。
次に以上の構成の半導体装置の製造プロセスを第２図に
より説明する。
より説明する。
先ず第２図（４）のように、シリコン等の半導体基板１
の主面に寞法によシフイールド酸化膜２とゲート酸化膜
４を形成する。次いで同図の）のように、多結晶シリコ
ン膜５’１ＯＶＤ法等によシ形成し、更にその上にスパ
ッタ法等によシＭｏ等の高融点金属膜６Ａ’に形成する
。そして、これｔ−６００℃程度に加熱すれば高融点金
属膜６Ａはメタルシリサイド６として構成され、結局多
結晶シリコン５とメタルシリサイド６の２重構造とされ
る。その後、バターニングを行なえば、同図（Ｃ）のよ
うにフィールド酸化膜２上にヒユーズ３が、ゲート酸化
膜４上にゲート電、極７が夫々形成される。
の主面に寞法によシフイールド酸化膜２とゲート酸化膜
４を形成する。次いで同図の）のように、多結晶シリコ
ン膜５’１ＯＶＤ法等によシ形成し、更にその上にスパ
ッタ法等によシＭｏ等の高融点金属膜６Ａ’に形成する
。そして、これｔ−６００℃程度に加熱すれば高融点金
属膜６Ａはメタルシリサイド６として構成され、結局多
結晶シリコン５とメタルシリサイド６の２重構造とされ
る。その後、バターニングを行なえば、同図（Ｃ）のよ
うにフィールド酸化膜２上にヒユーズ３が、ゲート酸化
膜４上にゲート電、極７が夫々形成される。
次に、ゲート１！極７を用いたセルファライン法により
半導体基板１の主面にイオン打込領域、即ちソース領域
８、ドＶイン頓域９を形成する。その上で、同図ＣＤ）
のように前記ヒユーズ３の長さ方向の中間一部１６を残
してホトレジストマスク１９を常法で形成し、スパッタ
エツチングによりこの中間一部１６のメタルシリサイド
６のみを工、ツチング除去する。これによシ、メタルシ
リサイド６け中間一部１６において切断され、多結晶シ
リコン５によってのみ接続されている状態となる。
半導体基板１の主面にイオン打込領域、即ちソース領域
８、ドＶイン頓域９を形成する。その上で、同図ＣＤ）
のように前記ヒユーズ３の長さ方向の中間一部１６を残
してホトレジストマスク１９を常法で形成し、スパッタ
エツチングによりこの中間一部１６のメタルシリサイド
６のみを工、ツチング除去する。これによシ、メタルシ
リサイド６け中間一部１６において切断され、多結晶シ
リコン５によってのみ接続されている状態となる。
次いで、同図（Ｂ）のように全面に層間絶縁膜としての
ＰＳＧ膜１０７に形成し、かつコンタクトホール１１．
１２．２０．２１を形成した上でアルミ配線層１３．１
４．１７．１Ｂを形成することにより、ヒユーズ３のメ
タルシリサイド６やソース領竣８、ドレイン頭載９を夫
々ＦＩｉ要の素子回路に接続する。なお、こ°Ｌ：Ｉ？
みき、ヒーーメ３の中間一部１６に相当するＰＥＧ膜１
０にも開口ｔＯａを設け、多結晶シリコン５を露呈して
おく。前記ホールや開口の形成にはドライエツチング法
が有効である。次に同図９）のようにファイナルパッシ
ベーション１５’（ｉ−形成してアルミ配線層１３、ｔ
４．１７．１Ｂを覆った上で、図外の電極パッド部およ
び前記ヒユーズ３の中間一部１６をエツチング除去すれ
ば、電接バッド部の形成と同時にヒーーズ３中間一部１
６の多結晶シリコン５を露呈させて第１図に示し九半導
体装置を構成できる。
ＰＳＧ膜１０７に形成し、かつコンタクトホール１１．
１２．２０．２１を形成した上でアルミ配線層１３．１
４．１７．１Ｂを形成することにより、ヒユーズ３のメ
タルシリサイド６やソース領竣８、ドレイン頭載９を夫
々ＦＩｉ要の素子回路に接続する。なお、こ°Ｌ：Ｉ？
みき、ヒーーメ３の中間一部１６に相当するＰＥＧ膜１
０にも開口ｔＯａを設け、多結晶シリコン５を露呈して
おく。前記ホールや開口の形成にはドライエツチング法
が有効である。次に同図９）のようにファイナルパッシ
ベーション１５’（ｉ−形成してアルミ配線層１３、ｔ
４．１７．１Ｂを覆った上で、図外の電極パッド部およ
び前記ヒユーズ３の中間一部１６をエツチング除去すれ
ば、電接バッド部の形成と同時にヒーーズ３中間一部１
６の多結晶シリコン５を露呈させて第１図に示し九半導
体装置を構成できる。
以上の構成によれば、ゲート電極７は多結晶シリコン５
とメタルシリサイド６の２重構造に構成されるので、メ
タルシリサイド６の低比抵抗によシ高集積化と高速化を
図ることができる一方、ヒユーズ３Ｆｉゲート電極７と
同時に製造できるのはもとよシ、その中間一部１６のメ
タルシリサイド６を除去した構成としているので、ヒー
ーズ３け中間一部の比抵抗が多結晶シリコンの値（３０
Ω／口）となシ、他のメタルシリサイドの値（〜４Ω／
口）よシも格段に大きくなる。このため、ヒユーズ３に
過電流を通流したときには中間一部１６におけるジュー
ル熱の発生が著しく、ヒユーズはこの中間一部１６にお
いて溶断されかつ切断されることになる。したがって、
ヒユーズの切断箇所をその中間一部、即ちメタルシリサ
イドを除去した部位に設定できしかもそのコントロール
を容易に行ない得ると共に、溶断に必要とされる電流エ
ネルギを核部に集中できるので電流量を小さくでき周辺
回路の小型化、簡単化が達成できる。
とメタルシリサイド６の２重構造に構成されるので、メ
タルシリサイド６の低比抵抗によシ高集積化と高速化を
図ることができる一方、ヒユーズ３Ｆｉゲート電極７と
同時に製造できるのはもとよシ、その中間一部１６のメ
タルシリサイド６を除去した構成としているので、ヒー
ーズ３け中間一部の比抵抗が多結晶シリコンの値（３０
Ω／口）となシ、他のメタルシリサイドの値（〜４Ω／
口）よシも格段に大きくなる。このため、ヒユーズ３に
過電流を通流したときには中間一部１６におけるジュー
ル熱の発生が著しく、ヒユーズはこの中間一部１６にお
いて溶断されかつ切断されることになる。したがって、
ヒユーズの切断箇所をその中間一部、即ちメタルシリサ
イドを除去した部位に設定できしかもそのコントロール
を容易に行ない得ると共に、溶断に必要とされる電流エ
ネルギを核部に集中できるので電流量を小さくでき周辺
回路の小型化、簡単化が達成できる。
（１）ヒュースヲ多結晶シリコンとメタルシリサイドの
２重構造としているので、高集積化、高速化を目的とし
た半導体装置のゲート電極と同時形成が可能となり製造
を容易なものにできる。
２重構造としているので、高集積化、高速化を目的とし
た半導体装置のゲート電極と同時形成が可能となり製造
を容易なものにできる。
（２）ヒユーズの長さ方向一部のメタルシリサイドを除
去しているので、メタルシリサイドの除去部分の比抵抗
を局部的に増大でき、ヒユーズの切断箇所をこの局部に
設定でき、その位置のコントロールを容易なものとする
。
去しているので、メタルシリサイドの除去部分の比抵抗
を局部的に増大でき、ヒユーズの切断箇所をこの局部に
設定でき、その位置のコントロールを容易なものとする
。
（３） ヒユーズの一部９比抵抗を局部的に増大し、
この部位にジュール熱の発生を集中できるので、電流エ
ネルギの集中利用を図って低電流化を可能とし、これに
よシ周辺装置の小型化、軽量化を達成できる。
この部位にジュール熱の発生を集中できるので、電流エ
ネルギの集中利用を図って低電流化を可能とし、これに
よシ周辺装置の小型化、軽量化を達成できる。
以上本発明者によってなされた発明を実施例にもとすき
具体的に説明し九が、本発明は上記実施気１に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、ヒユーズと
他の回路との接続はアルミ配線層を用いることなくメタ
ルシリサイドを延長して利用するようにしてもよい。
具体的に説明し九が、本発明は上記実施気１に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、ヒユーズと
他の回路との接続はアルミ配線層を用いることなくメタ
ルシリサイドを延長して利用するようにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメモリ用半導体装置
に適用し次場合について説明したが、それに限定される
ものではなく、例えば、論理回路用半導体装置等ヒユー
ズを備えるものには全て適用できる。
をその背景となった利用分野であるメモリ用半導体装置
に適用し次場合について説明したが、それに限定される
ものではなく、例えば、論理回路用半導体装置等ヒユー
ズを備えるものには全て適用できる。
第１図は本発明装織Ω断面図、
第２図（Ａ）〜（巧は製造プロセスの断面図である。
１・・・半導体（シリコン）基板、２・・・フィールド
酸化膜、３・・・ヒユーズ、４・・・ゲート酸化膜、５
・・・多結晶シリコン、６・・・メタルシリサイド、７
・・・ゲート電極、８・・・ソース領域、９・・・ドＶ
イン＠塚、１０・・・ｐｓＧＪ［、ｔ５・・・ファイナ
ルパッシベーション、１６・・・中間一部、Ｑ・・・Ｍ
工５ＰＦｌ！Ｔ０第 １ 図 第 ２ 図 第 ２ 図
酸化膜、３・・・ヒユーズ、４・・・ゲート酸化膜、５
・・・多結晶シリコン、６・・・メタルシリサイド、７
・・・ゲート電極、８・・・ソース領域、９・・・ドＶ
イン＠塚、１０・・・ｐｓＧＪ［、ｔ５・・・ファイナ
ルパッシベーション、１６・・・中間一部、Ｑ・・・Ｍ
工５ＰＦｌ！Ｔ０第 １ 図 第 ２ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、冗長回路およびこれに接続され斤ヒユーズを備える
半導体装置において、前記ヒーーズは多結晶シリコンと
メタルシリサイドとの２重構造とし、ヒユーズの長さ方
向一部において前記メタルシリサイドを切断状態に除去
してなることを特徴とする半導体装置。 ２、 メタルシリサイドはモリブデン等の高融点金属か
らなる特許請求の範囲第１項記載の半導体装置。 ３、 ヒユーズは２重構造のゲート電極と同時に構成し
てなる特許請求の範囲第１項又は第２項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2756983A JPS59154038A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2756983A JPS59154038A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59154038A true JPS59154038A (ja) | 1984-09-03 |
Family
ID=12224643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2756983A Pending JPS59154038A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154038A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS631054A (ja) * | 1986-06-20 | 1988-01-06 | Toshiba Corp | ヒユ−ズ内蔵型半導体装置 |
| US5340775A (en) * | 1992-12-15 | 1994-08-23 | International Business Machines Corporation | Structure and fabrication of SiCr microfuses |
| US5412593A (en) * | 1994-01-12 | 1995-05-02 | Texas Instruments Incorporated | Fuse and antifuse reprogrammable link for integrated circuits |
| WO2001093331A3 (en) * | 2000-05-30 | 2002-07-18 | Infineon Technologies Corp | Fuse link |
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| JP2007010782A (ja) * | 2005-06-28 | 2007-01-18 | Toshiba Corp | フォトマスク評価システム、フォトマスク評価方法、及び半導体装置の製造方法 |
| US7425472B2 (en) | 2002-08-23 | 2008-09-16 | Micron Technology, Inc. | Semiconductor fuses and semiconductor devices containing the same |
| JP2013254776A (ja) * | 2012-06-05 | 2013-12-19 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1983
- 1983-02-23 JP JP2756983A patent/JPS59154038A/ja active Pending
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