JPS5984574A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5984574A JPS5984574A JP57196290A JP19629082A JPS5984574A JP S5984574 A JPS5984574 A JP S5984574A JP 57196290 A JP57196290 A JP 57196290A JP 19629082 A JP19629082 A JP 19629082A JP S5984574 A JPS5984574 A JP S5984574A
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- JP
- Japan
- Prior art keywords
- fuse
- semiconductor device
- wiring layer
- fusing
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえばヒユーズ型不揮発生メモリのように
、半導体集積回路内の一部回路を配線層の溶断処理によ
って切り放なす方式で組み立てられる構造の半導体装置
に関し、とりわけ、その溶断処理に適する配線層構造に
係るものである。
、半導体集積回路内の一部回路を配線層の溶断処理によ
って切り放なす方式で組み立てられる構造の半導体装置
に関し、とりわけ、その溶断処理に適する配線層構造に
係るものである。
従来例の構成とその問題点
ヒユーズ型不揮発生メモリを回路要素とする半導体集積
回路装置においては、従来、書き込み用ドライバ素子を
同一チップ上に設けているが、ヒユーズ型不揮発生メモ
リを溶断処理するためには最低数十ｍＡの電流を要する
ため、書き込み用ドライバ素子は比較的大きな寸法のも
のが必要となり、また、この書き込み用ドライバ素子を
駆動制御するだめのロジック回路も要し、集積回路内で
これらの占有する面積の増大が難点のひとつである。一
方、上述のような問題点を避けるだめに、ヒユーズ溶断
を直接に行なうだめのアルミニウム電極パッドを半導体
基板のスクライブレーン上に設ける構造もあるが、スク
ライブレーン上にアルミニウムが存在すると、ダイシン
グ用ソー（刃物）にアルミニウムが付着し、その寿命を
極端に短縮するので、これも製造コスト面で問題がある
。
回路装置においては、従来、書き込み用ドライバ素子を
同一チップ上に設けているが、ヒユーズ型不揮発生メモ
リを溶断処理するためには最低数十ｍＡの電流を要する
ため、書き込み用ドライバ素子は比較的大きな寸法のも
のが必要となり、また、この書き込み用ドライバ素子を
駆動制御するだめのロジック回路も要し、集積回路内で
これらの占有する面積の増大が難点のひとつである。一
方、上述のような問題点を避けるだめに、ヒユーズ溶断
を直接に行なうだめのアルミニウム電極パッドを半導体
基板のスクライブレーン上に設ける構造もあるが、スク
ライブレーン上にアルミニウムが存在すると、ダイシン
グ用ソー（刃物）にアルミニウムが付着し、その寿命を
極端に短縮するので、これも製造コスト面で問題がある
。
さらに、ヒユーズ部として用いられる配線層には、なる
べく小さな電流で溶断てきるように、たとえば比較的高
抵抗のポリシリコン層が用いられるが、この場合、ポリ
シリコン層の形成には８００°Ｃ程度の高温工程を要し
、このため、通常、製造工程においては比較的前工程で
行々われるので、断面禍造において９多層構造の下部層
に位置することが多く、その溶断処理の際の発熱が、上
層の絶縁被膜を破損したり、下部半導体基板中の拡散層
のドーパントプロフィルに悪影響を及ばずこともあるな
ど、信頼性の面でも問題があった。
べく小さな電流で溶断てきるように、たとえば比較的高
抵抗のポリシリコン層が用いられるが、この場合、ポリ
シリコン層の形成には８００°Ｃ程度の高温工程を要し
、このため、通常、製造工程においては比較的前工程で
行々われるので、断面禍造において９多層構造の下部層
に位置することが多く、その溶断処理の際の発熱が、上
層の絶縁被膜を破損したり、下部半導体基板中の拡散層
のドーパントプロフィルに悪影響を及ばずこともあるな
ど、信頼性の面でも問題があった。
発明の目的
本発明はヒユーズ型不揮発性メモリを有する半導体集積
回路装置における上述のよう疫問題点を解消するもので
あり、回路の簡素化、ヒユーズ溶断時の半導体装置に与
える損傷を軽減する構造の半導体装置を提供するもので
ある。
回路装置における上述のよう疫問題点を解消するもので
あり、回路の簡素化、ヒユーズ溶断時の半導体装置に与
える損傷を軽減する構造の半導体装置を提供するもので
ある。
発明の構成
本発明は、要約するに、多層配線構造の層間絶縁膜上に
配線層を有するとともに、前記配線層の一部を溶断可能
なヒユーズ部となし、前記ヒユーズ部の両端部に同ヒユ
ーズ部に溶断電力を供給し得る電極接触用パッド部をそ
なえた半導体装置であり、これにより、ヒユーズ部を多
層配線構造の上部層位置に設けるとともに、これに接続
される電極接触用パッド部と併せて、これらの配線層を
半導体装置の上部絶縁膜上に自在に配設可能となる。
配線層を有するとともに、前記配線層の一部を溶断可能
なヒユーズ部となし、前記ヒユーズ部の両端部に同ヒユ
ーズ部に溶断電力を供給し得る電極接触用パッド部をそ
なえた半導体装置であり、これにより、ヒユーズ部を多
層配線構造の上部層位置に設けるとともに、これに接続
される電極接触用パッド部と併せて、これらの配線層を
半導体装置の上部絶縁膜上に自在に配設可能となる。
実施例の説明
第１図（ａ）、 （ｂ）はそれぞれ本発明の第１実施例
である半導体装置の要部を示す平面図および断面図であ
る。図に示すように、アルミニウム配線層の一部に設け
られるヒユーズ部１は、その両端部処電極接触用パッド
部２，３に、それぞれ、くびれ部２ａ、３ａを介して接
続され、これらが半導体装置の最上部に配されている。
である半導体装置の要部を示す平面図および断面図であ
る。図に示すように、アルミニウム配線層の一部に設け
られるヒユーズ部１は、その両端部処電極接触用パッド
部２，３に、それぞれ、くびれ部２ａ、３ａを介して接
続され、これらが半導体装置の最上部に配されている。
そして、ヒユーズ部１の両端部には、不揮発生メモリ部
につながる読出し用配線層４，５が接続されており、溶
断不要の場合には、ヒユーズ部１が不揮発生メモリの読
出し用配線の幹部となっている。このヒユーズ型不揮発
生メモリによれば、電極接触用パッド部、２，３を設け
ることにより、ウェー・検査の際のプローブカード等を
用い、電極接触用パッド部２゜３を介して、テスタ等の
ウエノ・検査装置からの書込み用溶断電圧を、直接、ヒ
ユーズ部１に印加して、書き込み溶断することができる
。なお、第１図示の構成において、ヒユーズ部１を含む
アルミニウム配線層の下には、層間絶縁膜６、下層の第
１配線層７，８およびＭＯ８型トランジスタのゲート用
ポリシリコン層９などを有し、寸だ、半導体基板１０の
表面部には、前記ＭＯ８型トランジスタのソース、ドレ
イン領域とガる拡散層１１゜１２を有し、さらに、基板
表面部にはゲート絶縁膜１３およびフィールド酸化膜と
称する厚い絶縁分離層１４をそなえ、ヒユーズ部１を含
む配線層の大部分の領域に電極保護膜１６を設け、電極
接触用パッド部２，３のみ、窓を設けて表面が露呈され
た構造である。
につながる読出し用配線層４，５が接続されており、溶
断不要の場合には、ヒユーズ部１が不揮発生メモリの読
出し用配線の幹部となっている。このヒユーズ型不揮発
生メモリによれば、電極接触用パッド部、２，３を設け
ることにより、ウェー・検査の際のプローブカード等を
用い、電極接触用パッド部２゜３を介して、テスタ等の
ウエノ・検査装置からの書込み用溶断電圧を、直接、ヒ
ユーズ部１に印加して、書き込み溶断することができる
。なお、第１図示の構成において、ヒユーズ部１を含む
アルミニウム配線層の下には、層間絶縁膜６、下層の第
１配線層７，８およびＭＯ８型トランジスタのゲート用
ポリシリコン層９などを有し、寸だ、半導体基板１０の
表面部には、前記ＭＯ８型トランジスタのソース、ドレ
イン領域とガる拡散層１１゜１２を有し、さらに、基板
表面部にはゲート絶縁膜１３およびフィールド酸化膜と
称する厚い絶縁分離層１４をそなえ、ヒユーズ部１を含
む配線層の大部分の領域に電極保護膜１６を設け、電極
接触用パッド部２，３のみ、窓を設けて表面が露呈され
た構造である。
第１図に示しだ構造によれば、電極接触用パッド部２，
３を通じて、ヒユーズ部１の溶断処理を行ない得るから
、集積回路内に書き込み用ドライバ素子を組み込む必要
性がなくなり、しだがって、これを駆動するだめのロジ
ック回路部も不要であり、回路の簡素化、チップ面積の
縮小ないし高効率利用ができる。また、ヒユーズ部１を
構成する配線層が層間絶縁膜上の最上層部に設けられる
ことにより、基板表部の拡散層１１．１２との隔りが十
分に保たれるから、溶断時の発熱の悪影響はほとんど生
じ々い。
３を通じて、ヒユーズ部１の溶断処理を行ない得るから
、集積回路内に書き込み用ドライバ素子を組み込む必要
性がなくなり、しだがって、これを駆動するだめのロジ
ック回路部も不要であり、回路の簡素化、チップ面積の
縮小ないし高効率利用ができる。また、ヒユーズ部１を
構成する配線層が層間絶縁膜上の最上層部に設けられる
ことにより、基板表部の拡散層１１．１２との隔りが十
分に保たれるから、溶断時の発熱の悪影響はほとんど生
じ々い。
第２図は本発明の第２の実施例の要部を外す電極形状を
示す平面図であり、ヒユーズ部１°の中央部１ａをさら
に狭幅形状になして、溶断の電力を極力低小化するだめ
の対策を行なったもの゛である。
示す平面図であり、ヒユーズ部１°の中央部１ａをさら
に狭幅形状になして、溶断の電力を極力低小化するだめ
の対策を行なったもの゛である。
第３図（ａ）、 （ｂ）はそれぞれ本発明の第３の実施
例の要部をなす電極構造を示す平面図および同断面図で
あり、ヒユーズ部１を層間絶縁膜６に形成した段差凹所
１６の位置に設けたもので、段差によってヒユーズ部に
断面積の挟小部ができ、溶断電力の低減化が可能である
。
例の要部をなす電極構造を示す平面図および同断面図で
あり、ヒユーズ部１を層間絶縁膜６に形成した段差凹所
１６の位置に設けたもので、段差によってヒユーズ部に
断面積の挟小部ができ、溶断電力の低減化が可能である
。
第４図（ａ）、 （ｂ）はそれぞれ本発明の第４の実施
例の要部を々す電極構造を示す平面図および同断面図で
あり、ヒユーズ部１を下層の第１配線層７上、層間絶縁
膜６の突部に設け、この段差によってヒユーズ部の断面
積の狭小化をはかったものである。
例の要部を々す電極構造を示す平面図および同断面図で
あり、ヒユーズ部１を下層の第１配線層７上、層間絶縁
膜６の突部に設け、この段差によってヒユーズ部の断面
積の狭小化をはかったものである。
第６図（ａ）、 （ｂ）はそれぞれ本発明の第５の実施
例の要部をなす電極構造の平面図および同断面図であり
、ヒユーズ部１上の表面保護膜１６の−・部を除き、こ
の窓１７の位置にヒユーズ部１を露出させたものである
。これによれば、溶断時の発熱を外界に容易に放散させ
得るとともに、溶断の熱作用が下層部に及ぶ悪影響を軽
減することができる。
例の要部をなす電極構造の平面図および同断面図であり
、ヒユーズ部１上の表面保護膜１６の−・部を除き、こ
の窓１７の位置にヒユーズ部１を露出させたものである
。これによれば、溶断時の発熱を外界に容易に放散させ
得るとともに、溶断の熱作用が下層部に及ぶ悪影響を軽
減することができる。
第６図（ａ）、 （ｂ）はそれぞれ本発明の・第６の実
施例の要部をなす電極構造の平面図および同断面図であ
り、ヒユーズ部１の下方に、たとえばアルミニウム、ポ
リシリコン層などの金属性で熱伝導性のよい材料でなる
熱導体層１８を設けたものである。
施例の要部をなす電極構造の平面図および同断面図であ
り、ヒユーズ部１の下方に、たとえばアルミニウム、ポ
リシリコン層などの金属性で熱伝導性のよい材料でなる
熱導体層１８を設けたものである。
この熱導体層１８は、下層の第１配線層の一部で面積を
拡大したものでもよいが、これを設けることにより、ヒ
ユーズ部１の溶断時の発熱が分散され、下部への影響は
一段と低減化される。
拡大したものでもよいが、これを設けることにより、ヒ
ユーズ部１の溶断時の発熱が分散され、下部への影響は
一段と低減化される。
発明の効果
以上に詳しく述べたように、本発明の半導体装置によれ
ば、溶断すべき配線層を多層配線構造の層間絶縁膜上に
設け、半導体基板面から十分に隔てて形成し、この溶断
部分につながる径太な電極接触用パッド部を設けて、外
部電源から電極接触によって書き込み溶断処理を可能に
なしたので、・従来装置では、しば七ば、同一チップ内
に作り込まれていたヒユーズ型不揮発生メモリ書き込み
用ドライバ素子ならびにその駆動用ロジック回路部が不
要になって、回路の簡素化がはかられるとともに、チッ
プサイズの低小化、ないしは、メモリの高集積化が可能
である。また、ヒユーズ部を半導体装置の最上部に設け
たことにより、溶断時の発熱現象が下部の半導体面に与
える悪影響を顕著に軽減することができ、その信頼性を
向上させるとともに、設計上の自由度も高めることがで
きる。
ば、溶断すべき配線層を多層配線構造の層間絶縁膜上に
設け、半導体基板面から十分に隔てて形成し、この溶断
部分につながる径太な電極接触用パッド部を設けて、外
部電源から電極接触によって書き込み溶断処理を可能に
なしたので、・従来装置では、しば七ば、同一チップ内
に作り込まれていたヒユーズ型不揮発生メモリ書き込み
用ドライバ素子ならびにその駆動用ロジック回路部が不
要になって、回路の簡素化がはかられるとともに、チッ
プサイズの低小化、ないしは、メモリの高集積化が可能
である。また、ヒユーズ部を半導体装置の最上部に設け
たことにより、溶断時の発熱現象が下部の半導体面に与
える悪影響を顕著に軽減することができ、その信頼性を
向上させるとともに、設計上の自由度も高めることがで
きる。
第１図（ＩＬ）、 （ｂ）はそれぞれ本発明の第１の実
施例である半導体装置の要部を示す平面図および断面図
、第２図は本発明の第２の実施例の要部を々す電極の構
造を示す平面図、第３図（ｉＬ）、 （ｂ）はそれぞれ
本発明の第３の実施例の要部をなす電極の構造を示す平
面図および同断面図、第４図（２Ｌ）、 （ｂ）はそれ
ぞれ本発明の第４の実施例の要部をなす電極の構造を示
す平面図および同断面図、第５図（ａ）、 （ｂ）はそ
れぞれ本発明の第５の実施例の要部をなす電極の構造を
示す平面図および同断面図、第６図（ａ）。 （ｂ）はそれぞれ本発明の第６の実施例の要部をなす電
極の構造を示す平面図および同断面図である。 １・・・・・・ヒユーズ部、２，３・・・・・・電極接
触用パッド部、４，５・・・・・・読出し用配線層、６
・・・・・・層間絶縁膜、７，８・・・・・・下層の第
１配線層、９・・・・・・ポリシリコンゲート層、１ｏ
・・・・・・半導体基板、１１゜１２・・・・・・拡散
層、１３・・・・・・ゲート絶縁膜、１４・・・・・・
絶縁分離層、１５・・・・・・表面保護膜、１６・・・
・・・段差凹所、１７・・・・・・表面保護膜中の窓、
１８・・・・・・熱導体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 第４図 （
施例である半導体装置の要部を示す平面図および断面図
、第２図は本発明の第２の実施例の要部を々す電極の構
造を示す平面図、第３図（ｉＬ）、 （ｂ）はそれぞれ
本発明の第３の実施例の要部をなす電極の構造を示す平
面図および同断面図、第４図（２Ｌ）、 （ｂ）はそれ
ぞれ本発明の第４の実施例の要部をなす電極の構造を示
す平面図および同断面図、第５図（ａ）、 （ｂ）はそ
れぞれ本発明の第５の実施例の要部をなす電極の構造を
示す平面図および同断面図、第６図（ａ）。 （ｂ）はそれぞれ本発明の第６の実施例の要部をなす電
極の構造を示す平面図および同断面図である。 １・・・・・・ヒユーズ部、２，３・・・・・・電極接
触用パッド部、４，５・・・・・・読出し用配線層、６
・・・・・・層間絶縁膜、７，８・・・・・・下層の第
１配線層、９・・・・・・ポリシリコンゲート層、１ｏ
・・・・・・半導体基板、１１゜１２・・・・・・拡散
層、１３・・・・・・ゲート絶縁膜、１４・・・・・・
絶縁分離層、１５・・・・・・表面保護膜、１６・・・
・・・段差凹所、１７・・・・・・表面保護膜中の窓、
１８・・・・・・熱導体層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 第４図 （
Claims (1)
- 【特許請求の範囲】 （１）多層配線構造の層間絶縁膜上に配線層を有すると
ともに、前記配線層の一部を溶断可能々ヒユーズ部とな
し、前記ヒユーズ部の両端部に同ヒユーズ部に溶断電力
を供給し得る電極接触用パッド部をそなえだ半導体装置
。 （２） ヒユーズ部がその中央部でさらに狭幅形状を
なしだ特許請求の範囲第１項に記載の半導体装置。 （３） ヒユーズ部が層間絶縁膜の段差部上に形成さ
れた特許請求の範囲第１項に記載の半導体装置。 （４）電極接触用パッド部が配線層の幹部にくびれをも
って接続された特許請求の範囲第１項に記載の半導体装
置。 （６） ヒユーズ部上面が保護絶縁膜で被われた特許
請求の範囲第１項に記載の半導体装置。 （６） ヒユーズ部が絶縁膜を介して金属性良熱導体
層上部に配設された特許請求の範囲第１項に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196290A JPS5984574A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196290A JPS5984574A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984574A true JPS5984574A (ja) | 1984-05-16 |
Family
ID=16355339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196290A Pending JPS5984574A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984574A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344757A (ja) * | 1986-04-11 | 1988-02-25 | Nec Corp | 半導体装置 |
| JPH01293535A (ja) * | 1988-05-20 | 1989-11-27 | Rohm Co Ltd | 半導体装置用保護素子 |
| US7115966B2 (en) | 2002-10-29 | 2006-10-03 | Renesas Technology Corp. | Semiconductor device |
-
1982
- 1982-11-08 JP JP57196290A patent/JPS5984574A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344757A (ja) * | 1986-04-11 | 1988-02-25 | Nec Corp | 半導体装置 |
| JPH01293535A (ja) * | 1988-05-20 | 1989-11-27 | Rohm Co Ltd | 半導体装置用保護素子 |
| US7115966B2 (en) | 2002-10-29 | 2006-10-03 | Renesas Technology Corp. | Semiconductor device |
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