JPS6344757A - 半導体装置 - Google Patents
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- JPS6344757A JPS6344757A JP62088022A JP8802287A JPS6344757A JP S6344757 A JPS6344757 A JP S6344757A JP 62088022 A JP62088022 A JP 62088022A JP 8802287 A JP8802287 A JP 8802287A JP S6344757 A JPS6344757 A JP S6344757A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000010409 thin film Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000010408 film Substances 0.000 abstract description 47
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 4
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000000155 melt Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010891 electric arc Methods 0.000 description 2
- FVTCRASFADXXNN-SCRDCRAPSA-N flavin mononucleotide Chemical compound OP(=O)(O)OC[C@@H](O)[C@@H](O)[C@@H](O)CN1C=2C=C(C)C(C)=CC=2N=C2C1=NC(=O)NC2=O FVTCRASFADXXNN-SCRDCRAPSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- JQQQEJZYKNGYBP-WXIWBVQFSA-N n-[4-[(e)-(carbamothioylhydrazinylidene)methyl]phenyl]acetamide;pyridine-4-carbohydrazide Chemical group NNC(=O)C1=CC=NC=C1.CC(=O)NC1=CC=C(\C=N\NC(N)=S)C=C1 JQQQEJZYKNGYBP-WXIWBVQFSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は書込んだ情報を消去することのできない非消去
型のプログラマグルメそり素子を有する半導体装置に関
し、特に導電性薄膜を有しこの薄膜を切断するかどうか
で情報１０６又は１１“を記載するヒユーズ凰のプログ
ラマブルメモリ素子を備えた半導体装置に関する。
型のプログラマグルメそり素子を有する半導体装置に関
し、特に導電性薄膜を有しこの薄膜を切断するかどうか
で情報１０６又は１１“を記載するヒユーズ凰のプログ
ラマブルメモリ素子を備えた半導体装置に関する。
〔１従来の技術〕
非消去型プログラマグルメそり素子の中には、前述のヒ
ユーズ型のほかに、ＰＮ接合を破壊するかどうかで情報
を記憶する接合破壊型と拡散および／又は配線マスクを
書込むべき情報に応じて変更するマスク型とがある。
ユーズ型のほかに、ＰＮ接合を破壊するかどうかで情報
を記憶する接合破壊型と拡散および／又は配線マスクを
書込むべき情報に応じて変更するマスク型とがある。
マスク型のものでは書込むべき情報が変化するたびにマ
スクを変更する必要が生じ、さらにヒユーズ型および接
合破壊型に比して一般に製造工程が長いため、プログラ
マブルメモリ素子を備えた半導体装置を安価に提供する
ことができない。接合破壊型のメモリ素子はバイポーラ
トランジスタを基本構造としておシ、このためＭＯ８回
路との共存が困難となる。共存させた場合、ＭＯＳ）ラ
ンジスタで構成されるデコーダ、書込み回路、読出し回
路等の周辺回路とメモリ素子とを分離する絶縁分離領域
を必要とし集積密度が向上しない。
スクを変更する必要が生じ、さらにヒユーズ型および接
合破壊型に比して一般に製造工程が長いため、プログラ
マブルメモリ素子を備えた半導体装置を安価に提供する
ことができない。接合破壊型のメモリ素子はバイポーラ
トランジスタを基本構造としておシ、このためＭＯ８回
路との共存が困難となる。共存させた場合、ＭＯＳ）ラ
ンジスタで構成されるデコーダ、書込み回路、読出し回
路等の周辺回路とメモリ素子とを分離する絶縁分離領域
を必要とし集積密度が向上しない。
したがって、プログラマブルメモリ素子を備える半導体
装置を安価にかつ高集積度で提供するにはメモリ素子と
してヒーーズ型のものが好ましい。
装置を安価にかつ高集積度で提供するにはメモリ素子と
してヒーーズ型のものが好ましい。
ヒユーズ型メモリ素子では、ヒユーズとして働く導電性
薄膜が所定の書込み電力で確実に溶断することが安来さ
れ、さらにその溶断箇所が各メモリ素子間で同一となる
ことが好ましい。
薄膜が所定の書込み電力で確実に溶断することが安来さ
れ、さらにその溶断箇所が各メモリ素子間で同一となる
ことが好ましい。
したがって、本発明の目的は、信頓性を向上した構造を
有するヒユーズ型メモリ素子を備えた半導体装置を提供
することにある。
有するヒユーズ型メモリ素子を備えた半導体装置を提供
することにある。
本発明による半導体装置は、ヒユーズとして働く導電性
薄膜が、半導体基板表面を覆う絶縁層上にこの絶縁層に
設けられたくぼみを横切って形成されていることを特徴
とする。
薄膜が、半導体基板表面を覆う絶縁層上にこの絶縁層に
設けられたくぼみを横切って形成されていることを特徴
とする。
導電性薄膜は絶縁層に設けられたくぼみを横切る部分で
その膜厚が薄くなるから、導電性薄膜のその部分が書込
み電力に対し溶断することになる。
その膜厚が薄くなるから、導電性薄膜のその部分が書込
み電力に対し溶断することになる。
したがって、４電性薄膜を配線の一部として使うために
その膜厚を比較的厚くしても比較的小さな書込み電力で
溶断するヒユーズ型メモリ素子が得られる。しかも、導
電性＃楔の溶断部分は絶縁層のくぼみ形成部分に限定さ
れる。
その膜厚を比較的厚くしても比較的小さな書込み電力で
溶断するヒユーズ型メモリ素子が得られる。しかも、導
電性＃楔の溶断部分は絶縁層のくぼみ形成部分に限定さ
れる。
本発明の好ましい実施例では、導電性薄膜のくぼみ通過
部分はボロンリンガラスのような溶融性絶縁膜で覆われ
る。導電性薄膜は溶断時に高温を発生しその温度は溶融
性絶縁膜をとかす。とけた絶縁膜は導電性薄膜の溶断部
分を埋める。したがって、導電性薄膜のとび散りは防止
され溶断による絶縁は継続的に維持される。
部分はボロンリンガラスのような溶融性絶縁膜で覆われ
る。導電性薄膜は溶断時に高温を発生しその温度は溶融
性絶縁膜をとかす。とけた絶縁膜は導電性薄膜の溶断部
分を埋める。したがって、導電性薄膜のとび散りは防止
され溶断による絶縁は継続的に維持される。
以下、図面を参照して本発明の実施例を詳述する。
第１図（５）乃至（Ｉ）は本発明の一実施例による半導
体装置を製造工程順に示した部分断面図でちる。
体装置を製造工程順に示した部分断面図でちる。
第１図四に示すように、比抵抗５乃至１０Ω−ｍのＰ型
シリコン基板１を用意し、この表面に６０ＯＡ程度のシ
リコン酸化膜２および１００ＯＡ程度の耐酸化膜として
のシリコン窒化膜３を順に形成する。
シリコン基板１を用意し、この表面に６０ＯＡ程度のシ
リコン酸化膜２および１００ＯＡ程度の耐酸化膜として
のシリコン窒化膜３を順に形成する。
酸化＠２および窒化膜３はＭＯＳトランジスタ形成領域
を除いて選択的に除去される。
を除いて選択的に除去される。
第１図（Ｂ）に示すように１遺択酸化技術により基板１
を陵化し、一部が基板１に埋設されたフィールド酸化膜
４を厚さ５０００乃至８０００Ａに形成するＯ シリコン窒化膜３を第１図（Ｃ）Ｋ示すように除去する
。
を陵化し、一部が基板１に埋設されたフィールド酸化膜
４を厚さ５０００乃至８０００Ａに形成するＯ シリコン窒化膜３を第１図（Ｃ）Ｋ示すように除去する
。
この後、ＭＯＳトランジスタのゲート絶縁膜の形成のた
めにシリコン酸化膜２を除去のためのマスク厚を形成す
るわけだが、本発明に従ってフィールド酸化膜４の一部
にくぼみを形成するために、そのマスク層にフィールド
酸化膜４の一部を露出させる開孔を設ける。すなわち、
第１図の）に示すように、マスク層としてのホトレジス
ト５にシリコン酸化膜２を露出させる開孔６とフィール
ド酸化膜４の一部を露出させる開孔７とを設ける。
めにシリコン酸化膜２を除去のためのマスク厚を形成す
るわけだが、本発明に従ってフィールド酸化膜４の一部
にくぼみを形成するために、そのマスク層にフィールド
酸化膜４の一部を露出させる開孔を設ける。すなわち、
第１図の）に示すように、マスク層としてのホトレジス
ト５にシリコン酸化膜２を露出させる開孔６とフィール
ド酸化膜４の一部を露出させる開孔７とを設ける。
ホトレジスト５をマスクにシリコン酸化膜２゜４を選択
的に除去することによシ、第１図■に示すように、ＭＯ
Ｓ）ランジスタを形成すべき基板１０表面を露出し、フ
ィールド酸化膜４にくぼみ又は？ＩＩ８を形成する。所
定の深さのくぼみ８を得るために、シリコン酸化膜２が
除去される時間よりも長くシリコン酸化膜のエッチャン
トにひたしておく。くぼみ８の深さＤおよび福Ｅはこの
上に形成されるヒユーズとしての導電性薄膜の膜厚に依
存する。すなわち、導電性薄膜の膜厚に比してくぼみ８
が深ければ間膜はくぼみ８のエツジで途切れることにな
り、浅くなるに従ってくぼみ８のエツジでの４を性薄膜
の膜厚減少は少ない。また、幅Ｅが小さくなると導電性
薄膜はくぼみ８を完全に埋めてしまう。したがって、導
電性薄膜の膜厚を八とすると、くぼみ８の深さＤおよび
、ｉ＠Ｅにそれぞれ１／２Ａ≦１）、ＳＡおよび８２２
人の範囲が好ましい。本実施例では、後述するが５００
０Ａの導電性薄膜を形成したので、ＤおよびＥはそれぞ
れ３０００Ａおよび４μｍとした。くぼみ８の長さは後
述するヒユーズの幅よシも大きくする必要がある。
的に除去することによシ、第１図■に示すように、ＭＯ
Ｓ）ランジスタを形成すべき基板１０表面を露出し、フ
ィールド酸化膜４にくぼみ又は？ＩＩ８を形成する。所
定の深さのくぼみ８を得るために、シリコン酸化膜２が
除去される時間よりも長くシリコン酸化膜のエッチャン
トにひたしておく。くぼみ８の深さＤおよび福Ｅはこの
上に形成されるヒユーズとしての導電性薄膜の膜厚に依
存する。すなわち、導電性薄膜の膜厚に比してくぼみ８
が深ければ間膜はくぼみ８のエツジで途切れることにな
り、浅くなるに従ってくぼみ８のエツジでの４を性薄膜
の膜厚減少は少ない。また、幅Ｅが小さくなると導電性
薄膜はくぼみ８を完全に埋めてしまう。したがって、導
電性薄膜の膜厚を八とすると、くぼみ８の深さＤおよび
、ｉ＠Ｅにそれぞれ１／２Ａ≦１）、ＳＡおよび８２２
人の範囲が好ましい。本実施例では、後述するが５００
０Ａの導電性薄膜を形成したので、ＤおよびＥはそれぞ
れ３０００Ａおよび４μｍとした。くぼみ８の長さは後
述するヒユーズの幅よシも大きくする必要がある。
第１図（均に示すように、熱酸化によってＭＯＳトラン
ジスタ形成領域の表面にゲートシリコン醒化膜９を５０
ＯＡの厚さに形成し、その後、多結晶シリコン層を全面
にデポジットする。多結晶シリコン層にＮ型不純物とし
てのリンを拡散してその抵抗率を低下させる。所望なら
多結晶クリコ／の成長中に不純物をドープしてもよい。
ジスタ形成領域の表面にゲートシリコン醒化膜９を５０
ＯＡの厚さに形成し、その後、多結晶シリコン層を全面
にデポジットする。多結晶シリコン層にＮ型不純物とし
てのリンを拡散してその抵抗率を低下させる。所望なら
多結晶クリコ／の成長中に不純物をドープしてもよい。
不純物ドープの多結晶シリコン層をパターニングする。
この結果、ＭＯＳトランジスタのゲート電極１８と多結
晶シリコンでなる導電性薄膜すなわちヒユーズ１１とが
形成される。ヒユーズ１１はフィールド酸化膜４上にこ
れに設けられたくぼみ８を横切って形成されている。し
たがって、図示のとおυヒユーズ１１の膜厚はくぼみ８
のエツジで減少する。前述したくぼみでの寸法では、ヒ
ユーズ１１の膜厚はくぼみ８のエツジで約半分に減少す
る。
晶シリコンでなる導電性薄膜すなわちヒユーズ１１とが
形成される。ヒユーズ１１はフィールド酸化膜４上にこ
れに設けられたくぼみ８を横切って形成されている。し
たがって、図示のとおυヒユーズ１１の膜厚はくぼみ８
のエツジで減少する。前述したくぼみでの寸法では、ヒ
ユーズ１１の膜厚はくぼみ８のエツジで約半分に減少す
る。
ゲート電極１０およびヒユーズ１１０表面は熱酸化によ
ってシリコン酸化膜１２および１３でそれぞれ覆われる
。
ってシリコン酸化膜１２および１３でそれぞれ覆われる
。
ゲート電極１０をマスクにして基板１中にＮ型不純物と
してのヒソ又はアンチモンをイオン注入しアニーリング
を行なう。これによって、第１図回に示すように、Ｎ型
のドレイン領域１４およびソース領域１５が形成される
。この後、ヒユーズ１１の上表面および側面の一部が露
出するように酸化膜１３に開孔１６を形成する。開孔１
６は、ヒユーズ１１のくぼみ８の通過部を含んでいる。
してのヒソ又はアンチモンをイオン注入しアニーリング
を行なう。これによって、第１図回に示すように、Ｎ型
のドレイン領域１４およびソース領域１５が形成される
。この後、ヒユーズ１１の上表面および側面の一部が露
出するように酸化膜１３に開孔１６を形成する。開孔１
６は、ヒユーズ１１のくぼみ８の通過部を含んでいる。
次に、本発明の他の特徴に従って、第１図回に示すよう
に、全面に溶融性絶縁膜としてのポロンリンガラス（、
ＢＰＳＧ）１７をデポジットする。
に、全面に溶融性絶縁膜としてのポロンリンガラス（、
ＢＰＳＧ）１７をデポジットする。
ＢＰＳＧ１７はボｏ７を９． Ｑ ｍｏ１％ （５，Ｑ
ｗｔ％）、リンを５．５ ｍｏ１％ （９，５ｗｔ％
）で含んでいる。したがって、ＢＰＳＧ１７は約８５０
’Ｃ以上で溶融する。溶融性絶縁膜１７としてリンガラ
ス（ＰＳＧ）およびボロンガラス（ＢＳＧ）を使っても
よいが、膜１７の安定性および溶融性からＢＰＳＧが好
ましい。
ｗｔ％）、リンを５．５ ｍｏ１％ （９，５ｗｔ％
）で含んでいる。したがって、ＢＰＳＧ１７は約８５０
’Ｃ以上で溶融する。溶融性絶縁膜１７としてリンガラ
ス（ＰＳＧ）およびボロンガラス（ＢＳＧ）を使っても
よいが、膜１７の安定性および溶融性からＢＰＳＧが好
ましい。
第１図（Ｉ）に示すように、ＢＰＳＧ１７および酸化膜
９，１３にコンタクトホールを形成してドレイン領域１
４の一部、ソース領域１５の一部、およびヒューズ１１
０両端部分を露出する。続けて、不活性雰囲気中で９０
０℃の熱処理を１ｏ分程度行ない、ＢＰＳＧ１７をリフ
ローしてそのコンタクトホールによる段差をなだらかＫ
する。そして、アルミニウムを蒸着しバターニングする
ことＫよシ、トンイン電極１８．ソース１５とヒユーズ
１１の一端部とを接続する電極配線１９．およびヒユー
ズ１１の他端部に接触する電極２０を形成する。
９，１３にコンタクトホールを形成してドレイン領域１
４の一部、ソース領域１５の一部、およびヒューズ１１
０両端部分を露出する。続けて、不活性雰囲気中で９０
０℃の熱処理を１ｏ分程度行ない、ＢＰＳＧ１７をリフ
ローしてそのコンタクトホールによる段差をなだらかＫ
する。そして、アルミニウムを蒸着しバターニングする
ことＫよシ、トンイン電極１８．ソース１５とヒユーズ
１１の一端部とを接続する電極配線１９．およびヒユー
ズ１１の他端部に接触する電極２０を形成する。
かくして、ヒユーズ１１をプログラマブルメモリ素子と
して有する半導体装置が提供される。
して有する半導体装置が提供される。
第２図を参照すると、本発明の一実施例による半導体装
置のメモリ部の構成が示されている。第１図に示したヒ
ユーズ１１は第２図では１Ｆ″として示されておシ、多
数のヒユーズＦｌｌ乃至Ｆ、ＡＮがマトリクス状に配置
されてメモリセルアレイ３０を構成している。各ヒユー
ズＦは一つのワード線Ｗと一つのビット線Ｂとの間に接
続されている。
置のメモリ部の構成が示されている。第１図に示したヒ
ユーズ１１は第２図では１Ｆ″として示されておシ、多
数のヒユーズＦｌｌ乃至Ｆ、ＡＮがマトリクス状に配置
されてメモリセルアレイ３０を構成している。各ヒユー
ズＦは一つのワード線Ｗと一つのビット線Ｂとの間に接
続されている。
すなわち、第１図（Ｉ＞で示した電極配線１９および２
０はそれぞれワード線Ｗおよびビット線Ｂとして延在形
成されている。ワード線Ｗ１乃至ＷＭは。
０はそれぞれワード線Ｗおよびビット線Ｂとして延在形
成されている。ワード線Ｗ１乃至ＷＭは。
ウセレクタ３２を構成するＮチャンネルＭＯ８）ランジ
スタＱＲ１乃至ＱＲＭにそれぞれ接続されておシ、それ
らのゲートはロウデコーダ３１に接続されている。第１
図ＣＩ）に示したＭＯＳトランジスタは第２図で例えば
”ＱＲＩ”として示されている。
スタＱＲ１乃至ＱＲＭにそれぞれ接続されておシ、それ
らのゲートはロウデコーダ３１に接続されている。第１
図ＣＩ）に示したＭＯＳトランジスタは第２図で例えば
”ＱＲＩ”として示されている。
したがって、電極１８は延在形成されてトランジスタＱ
ＲＩ乃至ＱＲＭの各々の一端に共通接続され、Ｎチャン
ネル、ＭＯ］トランジスタＱｗｏを介して接地されると
共に抵抗比２を介して読出し電圧端子ｖＲに接続されて
いる。ビット線Ｂ１乃至ＢＮはカラムセレクタ３２を構
成するＮチャンネルＭＯ８トランジスタＱＣＩ乃至ＱＣ
Ｍをそれぞれ介して抵抗比ｌの一端に共通接続される。
ＲＩ乃至ＱＲＭの各々の一端に共通接続され、Ｎチャン
ネル、ＭＯ］トランジスタＱｗｏを介して接地されると
共に抵抗比２を介して読出し電圧端子ｖＲに接続されて
いる。ビット線Ｂ１乃至ＢＮはカラムセレクタ３２を構
成するＮチャンネルＭＯ８トランジスタＱＣＩ乃至ＱＣ
Ｍをそれぞれ介して抵抗比ｌの一端に共通接続される。
抵抗Ｒ１の他端は接地されている。トランジスタＱｃ１
乃至ＱＣＭのゲートはカラムデコーダ３５に接続されて
いる。抵抗比、の一端はセンスアンプ３４を介してデー
タ出力端子ＤＯＵＴＫ接続されている。ピッｈｉｌＢ＋
乃至ＢＮはさらにライトセレクタ３６を構成するＮチャ
ンネルΔｉ０ｓトランジスタＱｗ １乃至ＱＷＮをそれ
ぞれ介して書込み電圧供給端子ＶＷに共通接続される。
乃至ＱＣＭのゲートはカラムデコーダ３５に接続されて
いる。抵抗比、の一端はセンスアンプ３４を介してデー
タ出力端子ＤＯＵＴＫ接続されている。ピッｈｉｌＢ＋
乃至ＢＮはさらにライトセレクタ３６を構成するＮチャ
ンネルΔｉ０ｓトランジスタＱｗ １乃至ＱＷＮをそれ
ぞれ介して書込み電圧供給端子ＶＷに共通接続される。
ロウ７１ドレス端子几Ａｏ乃至几Ａｉに供給されるロウ
アドレスに応答してロウデコーダ３１はトランジスタＱ
ａ １乃至ＱＲＭの一つを導通させる。一方、カラム
アドレスは端子ＣＡ、乃至ＣＡｊに供給される。データ
書込み時では、カラムデコーダ３５はトランジスタＱｗ
ｌ乃至ＱＷＮの一つを導通させるが、カラムセレクタ３
３のトランジスタＱ。１乃至Ｑ。Ｍはすべて非導通とす
る。ロウおよびカラムアドレスによってトランジスタＱ
ＲよおよびＱｗｔが導通したとするとヒユーズＦａｔが
選択されたことになる。
アドレスに応答してロウデコーダ３１はトランジスタＱ
ａ １乃至ＱＲＭの一つを導通させる。一方、カラム
アドレスは端子ＣＡ、乃至ＣＡｊに供給される。データ
書込み時では、カラムデコーダ３５はトランジスタＱｗ
ｌ乃至ＱＷＮの一つを導通させるが、カラムセレクタ３
３のトランジスタＱ。１乃至Ｑ。Ｍはすべて非導通とす
る。ロウおよびカラムアドレスによってトランジスタＱ
ＲよおよびＱｗｔが導通したとするとヒユーズＦａｔが
選択されたことになる。
ヒユーズ壬゛１１にデータ１１１を書込む場合は、端子
ＶＷに３０ｖ程度の電圧と１００ｍＡ程度の電流をもっ
た書込みパルスを印加する。書込み時はトランジスタＱ
ｗ ｏは信号ＷＥによって導通している。
ＶＷに３０ｖ程度の電圧と１００ｍＡ程度の電流をもっ
た書込みパルスを印加する。書込み時はトランジスタＱ
ｗ ｏは信号ＷＥによって導通している。
書込電流はかくしてトランジスタＱＷＩを介してヒユー
ズＦｌｔに流れ込み、トランジスタＱＲ１およびＱｗｏ
を介して接地に至る。
ズＦｌｔに流れ込み、トランジスタＱＲ１およびＱｗｏ
を介して接地に至る。
ヒーーズＦは第１図（Ｉ）に１１１１として示されるよ
うに、フィールド酸化膜４に設けられたくぼみ８のエツ
ジでその膜厚が半分く減少しており、したがってその部
分の電流容量は小さい。このため、ヒユーズ１１は書込
み電流に対しくぼみ８のエツジで溶断することになる。
うに、フィールド酸化膜４に設けられたくぼみ８のエツ
ジでその膜厚が半分く減少しており、したがってその部
分の電流容量は小さい。このため、ヒユーズ１１は書込
み電流に対しくぼみ８のエツジで溶断することになる。
アーク放電がヒユーズ１１の溶断時に溶断箇所でおこる
。アーク放電による温度は約１２００℃にも達する。し
たがって、ＢＰＳＧＩ７が溶融する。この結果、第３図
にヒユーズ溶断部の拡大断面図で示すとおシ、ヒーーズ
１１はくぼみ８のエツジで書込み電流によって溶断し、
その溶断箇所をＢＰＳＧ１７が埋める。このように、各
ヒーーズ１１（Ｆ）をフィールド酸化膜４上にくぼみ８
を通過させて形成することＫよ）、書込電流に対してヒ
ーーズ１１ （Ｆ）は確実に溶断されしかもその溶断箇
所はくぼみ８に限定される。
。アーク放電による温度は約１２００℃にも達する。し
たがって、ＢＰＳＧＩ７が溶融する。この結果、第３図
にヒユーズ溶断部の拡大断面図で示すとおシ、ヒーーズ
１１はくぼみ８のエツジで書込み電流によって溶断し、
その溶断箇所をＢＰＳＧ１７が埋める。このように、各
ヒーーズ１１（Ｆ）をフィールド酸化膜４上にくぼみ８
を通過させて形成することＫよ）、書込電流に対してヒ
ーーズ１１ （Ｆ）は確実に溶断されしかもその溶断箇
所はくぼみ８に限定される。
さらに、ＢＰＳＧ１７を配置することばよシ、ヒ一ズ１
１の溶断は継続的に保たれるし、溶断時に生じ得る多結
晶シリコンの飛び散りが防止される。
１の溶断は継続的に保たれるし、溶断時に生じ得る多結
晶シリコンの飛び散りが防止される。
なお、ヒユーズ１１を選択的に薄くする方法として、く
ぼみ８を形成せずにヒユーズ１１を選択的にその厚さ方
向の途中までエツチングすることが考えられるが、この
場合そのだめの余分な工程が増大することになる。本発
明では、第１図口および（乃に示されるように、ゲート
酸化膜形成のためのシリコン散化膜２の除去工程を利用
してくぼみ８を形成している。したがって、マスク５の
パターン変更だけでヒユーズ１１を選択的に薄くしてお
）、伺ら製造工程の増加はない。所望なら、ヒユーズ１
１をアルミニウム等の他の材料で形成してもよい。
ぼみ８を形成せずにヒユーズ１１を選択的にその厚さ方
向の途中までエツチングすることが考えられるが、この
場合そのだめの余分な工程が増大することになる。本発
明では、第１図口および（乃に示されるように、ゲート
酸化膜形成のためのシリコン散化膜２の除去工程を利用
してくぼみ８を形成している。したがって、マスク５の
パターン変更だけでヒユーズ１１を選択的に薄くしてお
）、伺ら製造工程の増加はない。所望なら、ヒユーズ１
１をアルミニウム等の他の材料で形成してもよい。
第２図に戻って、端子■７にＯ■を印加すればヒユーズ
Ｆ’ｉｔは溶断せず、情報１０１が記憶される。
Ｆ’ｉｔは溶断せず、情報１０１が記憶される。
ロウアドレスおよび／又はカラムアドレスを変化するこ
とによシ他のヒユーズ、すなわちメモリセルが選択され
る。
とによシ他のヒユーズ、すなわちメモリセルが選択され
る。
データ読出しに際しては、カラムデコーダ３５はカラム
アドレスに応答してトランジスタＱＣ１乃至ＱＣＮの一
つを導通させ、一方、ライトセレクタ３６におけるすべ
てのトランジスタＱＷＩ乃至ＱｗＭを非導通とする。ま
た、信号ＷＥはロウレベルをとシ、トランジスタＱＷＯ
は遮断状態となる。ロウデコーダ３１およびカラムデコ
ーダ３５がそれぞれトランジスタＱＲＩおよびＱ。１を
導通させるとヒーーズＢ”＋１が選択されることになる
。端子■Ｒへの読出し電圧が抵抗Ｒ２およびトランジス
タＱＲ１を介してヒユーズＦｌｌの一端に供給される。
アドレスに応答してトランジスタＱＣ１乃至ＱＣＮの一
つを導通させ、一方、ライトセレクタ３６におけるすべ
てのトランジスタＱＷＩ乃至ＱｗＭを非導通とする。ま
た、信号ＷＥはロウレベルをとシ、トランジスタＱＷＯ
は遮断状態となる。ロウデコーダ３１およびカラムデコ
ーダ３５がそれぞれトランジスタＱＲＩおよびＱ。１を
導通させるとヒーーズＢ”＋１が選択されることになる
。端子■Ｒへの読出し電圧が抵抗Ｒ２およびトランジス
タＱＲ１を介してヒユーズＦｌｌの一端に供給される。
ヒユーズＦｉｌは溶断しているので電流が流れない。し
たがって、抵抗Ｒ１の電圧降下は生じない。センスアン
プ３４は、ロウレベルの入力を反転増幅し、ハイレベル
、すなわち１１１のデータを出力端子Ｄ ＯＵＴに発生
する。選択されたヒユーズが溶断していないならば、抵
抗Ｒ１に電圧降下が生じ、＋０１の出力データが得られ
る。
たがって、抵抗Ｒ１の電圧降下は生じない。センスアン
プ３４は、ロウレベルの入力を反転増幅し、ハイレベル
、すなわち１１１のデータを出力端子Ｄ ＯＵＴに発生
する。選択されたヒユーズが溶断していないならば、抵
抗Ｒ１に電圧降下が生じ、＋０１の出力データが得られ
る。
第４図に本発明の他の実施例を示す。第１図と同一構成
部は同じ番号で示して説明を省略する。
部は同じ番号で示して説明を省略する。
この実施例では、多結晶シリコンヒユーズ１１の一端を
延長してＭＯＳトランジスタのドレイン領域１５に接触
させドレイン電極４０としておシ、ソース領域１４も多
結晶シリコン電圧４１で引出している。このように、ア
ルミニウム電極１８゜１９と領域１４．１５とが直接接
触しないので、アロイスパイクによるＰＮ接合短絡が生
じず、領域１４．１５が浅く形成される。しかも、多結
晶シリコン電極４０．４１の形成のためのゲート酸化膜
９の選択エツチング工程を利用して、マスクパターンの
変更だけで、くぼみ８をさらに深く形成することも、こ
の工程によってくぼみ８を形成することもできる。
延長してＭＯＳトランジスタのドレイン領域１５に接触
させドレイン電極４０としておシ、ソース領域１４も多
結晶シリコン電圧４１で引出している。このように、ア
ルミニウム電極１８゜１９と領域１４．１５とが直接接
触しないので、アロイスパイクによるＰＮ接合短絡が生
じず、領域１４．１５が浅く形成される。しかも、多結
晶シリコン電極４０．４１の形成のためのゲート酸化膜
９の選択エツチング工程を利用して、マスクパターンの
変更だけで、くぼみ８をさらに深く形成することも、こ
の工程によってくぼみ８を形成することもできる。
第５図に本発明のさらに他の実施例を示す。この実施例
はバイポーラ集積回路を示す。Ｐ型のシリコン基板５０
としでＮ型のエピタキシャル層５２が成長されている。
はバイポーラ集積回路を示す。Ｐ型のシリコン基板５０
としでＮ型のエピタキシャル層５２が成長されている。
基板５０とエピタキシャル層５２との間には高濃度Ｎ型
層５１が埋込まれている。エピタキシャル１−５２は高
濃度のＰ型アイソーゾヨン領域５３によって多数の島領
域に分離されている。埋込み層５１を下部に有する図示
された島領域５２−１はトランジスタのコレクタとして
作用する。一部がエピタキシャル層５２に埋設されたフ
ィールドシリコン酸化膜５４が選択的に形成されている
。酸化膜５４は選択酸化技術で形成される。選択酸化の
際に用いたシリコン酸化膜を除去する工程によってフィ
ールド酸化膜５４にくぼみ５９が設けられている。コレ
クタ領域５２−１内ＫＰ型ベース領域５５およびエミッ
タ領域５６が形成されている。５７および５８はそれぞ
れコレクタコンタクト領域およびベースコンタクト領域
−ｔ： ｒ５） ６゜多結晶シリコンでなるヒユーズ６
０がくぽみ５９を横切って酸化膜５４とく形成されてい
る。ヒユーズ６０の一端は延在形成されエミッタ領域５
６に接触しエミッタ電極６１として作用−する。ベース
コンタクト領域５８およびコレクタコンタクト領域５７
上にはそれぞれベース電極６２およびコレクタ電極６３
が形成され、これらは多結晶シリコンで形成される。各
条結晶シリコン電極６１乃至６３はシリコン酸化膜７２
で互いに分離され、さらにそれらの上には抵抗率低下の
ために白金シリサイド層６４乃至６５がそれぞれ形成さ
れている。コンタクトホールをもったＢＰＳＧ６７が全
面に被覆されている。アルミニウム電極６８乃至７１が
コンタクトホールを介してヒユーズ６０の一端部、エミ
ッタ電極６１（ヒユーズ６０の他端部）、ペース電極６
２およびコレクタ電極６３にそれぞれ接続されている。
層５１が埋込まれている。エピタキシャル１−５２は高
濃度のＰ型アイソーゾヨン領域５３によって多数の島領
域に分離されている。埋込み層５１を下部に有する図示
された島領域５２−１はトランジスタのコレクタとして
作用する。一部がエピタキシャル層５２に埋設されたフ
ィールドシリコン酸化膜５４が選択的に形成されている
。酸化膜５４は選択酸化技術で形成される。選択酸化の
際に用いたシリコン酸化膜を除去する工程によってフィ
ールド酸化膜５４にくぼみ５９が設けられている。コレ
クタ領域５２−１内ＫＰ型ベース領域５５およびエミッ
タ領域５６が形成されている。５７および５８はそれぞ
れコレクタコンタクト領域およびベースコンタクト領域
−ｔ： ｒ５） ６゜多結晶シリコンでなるヒユーズ６
０がくぽみ５９を横切って酸化膜５４とく形成されてい
る。ヒユーズ６０の一端は延在形成されエミッタ領域５
６に接触しエミッタ電極６１として作用−する。ベース
コンタクト領域５８およびコレクタコンタクト領域５７
上にはそれぞれベース電極６２およびコレクタ電極６３
が形成され、これらは多結晶シリコンで形成される。各
条結晶シリコン電極６１乃至６３はシリコン酸化膜７２
で互いに分離され、さらにそれらの上には抵抗率低下の
ために白金シリサイド層６４乃至６５がそれぞれ形成さ
れている。コンタクトホールをもったＢＰＳＧ６７が全
面に被覆されている。アルミニウム電極６８乃至７１が
コンタクトホールを介してヒユーズ６０の一端部、エミ
ッタ電極６１（ヒユーズ６０の他端部）、ペース電極６
２およびコレクタ電極６３にそれぞれ接続されている。
第６図に第５図に示した実施例の半導体装置のメモリ部
の構成を示す。データ書込み時は、端子８８には書込み
電圧ｖｗが印加される。ロウデコーダ８０はロウアドレ
スデータＲＡＯ乃至ＲＡｉに応答してロウセレクタ８１
を構成するトランジスタＱＢ旧乃至ＱＢＲＭの一つを導
通させる。第５図に示したトランジスタはこれらトラン
ジスタＱＢＲ１乃至Ｑ Ｂ ｇｂｘの一つを示している
。したがって配線７１は端子８８に接続され、配線７０
はロウデコーダ８０に接続される。メモリセルアレイ８
２はマトリックス状に配置された多数のヒユーズＦｉｌ
乃至ＦＭＮで構成され、その一つが第５図にヒユーズ６
０として示されている。したがって、配線６９はワード
線Ｗとして延在形成され、配線６８はビット線Ｂとして
延在形成されている。カラムデコーダ８７はカラムアド
レスデータＣＡＯ乃至ＣＡｊに応答し、データ書込み時
はライトセレクタ８３を構成するトランジスタＱＢｗｒ
乃至ＱＢｗの一つを導通させ、一方、カラムセレクタ８
４を構成するすべてのトランジスタＱＢＣ！乃至ＱＢＣ
Ｎは非導通とする。ロウおよびカラムアドレスデータに
よってトランジスタＱ ＢＲｌおよびＱＢｗ＋が導通し
たとすると、メモリセルＦｌｌが選択されたことになる
。このセルＦｉｌに情報６１“を書込むならば、端子８
８に書込みパルスを印加する。かくしてヒユーズＦｉｌ
は、第５図に示すように、くぼみ５９のエツジで溶断し
、その溶断箇所をＢＰＳＧ６７が埋める。
の構成を示す。データ書込み時は、端子８８には書込み
電圧ｖｗが印加される。ロウデコーダ８０はロウアドレ
スデータＲＡＯ乃至ＲＡｉに応答してロウセレクタ８１
を構成するトランジスタＱＢ旧乃至ＱＢＲＭの一つを導
通させる。第５図に示したトランジスタはこれらトラン
ジスタＱＢＲ１乃至Ｑ Ｂ ｇｂｘの一つを示している
。したがって配線７１は端子８８に接続され、配線７０
はロウデコーダ８０に接続される。メモリセルアレイ８
２はマトリックス状に配置された多数のヒユーズＦｉｌ
乃至ＦＭＮで構成され、その一つが第５図にヒユーズ６
０として示されている。したがって、配線６９はワード
線Ｗとして延在形成され、配線６８はビット線Ｂとして
延在形成されている。カラムデコーダ８７はカラムアド
レスデータＣＡＯ乃至ＣＡｊに応答し、データ書込み時
はライトセレクタ８３を構成するトランジスタＱＢｗｒ
乃至ＱＢｗの一つを導通させ、一方、カラムセレクタ８
４を構成するすべてのトランジスタＱＢＣ！乃至ＱＢＣ
Ｎは非導通とする。ロウおよびカラムアドレスデータに
よってトランジスタＱ ＢＲｌおよびＱＢｗ＋が導通し
たとすると、メモリセルＦｌｌが選択されたことになる
。このセルＦｉｌに情報６１“を書込むならば、端子８
８に書込みパルスを印加する。かくしてヒユーズＦｉｌ
は、第５図に示すように、くぼみ５９のエツジで溶断し
、その溶断箇所をＢＰＳＧ６７が埋める。
データ読出し時は、端子８８に書出し電圧ｖＲが印加さ
れる。また、カラムアドレスによってトランジスタＱＢ
（ｓ乃至ＱＢＣＮの一つが導通し、一方、トランジスタ
ＱＢＷＩ乃至ＱＢｗＮは非導通とされる。選択されたメ
モリセルが溶断されているとすると、ビット線Ｂには電
流が流れない。したがって、定電流源８５は、導通して
いるトランジスタＱＢＣのベーヌーエミッタ接合を介し
て所定の電流を引込む。ペース抵抗Ｒｃの存在によりそ
の電圧降下は犬きくなシ、トランジスタＱＢｃのエミッ
タ電位の低下は大きくなる。したがって、センスアンプ
８６は反転増幅し、ハイレベル、すなわち情報１１１を
出力データＤ。ＵＴとして発生する。選択されたメモリ
セルＦが溶断していないならば、ベース抵抗Ｒ６には上
記所定の電流の１／ｂＦＥ（ＱＢｃの電流増幅率）の電
流が流れるから、トランジスタＱＢθエミッタ電位降下
は小さくなる。したがって、センスアンプ８６はロウレ
ベルの出力データＤ ＯＵＴを発生する。
れる。また、カラムアドレスによってトランジスタＱＢ
（ｓ乃至ＱＢＣＮの一つが導通し、一方、トランジスタ
ＱＢＷＩ乃至ＱＢｗＮは非導通とされる。選択されたメ
モリセルが溶断されているとすると、ビット線Ｂには電
流が流れない。したがって、定電流源８５は、導通して
いるトランジスタＱＢＣのベーヌーエミッタ接合を介し
て所定の電流を引込む。ペース抵抗Ｒｃの存在によりそ
の電圧降下は犬きくなシ、トランジスタＱＢｃのエミッ
タ電位の低下は大きくなる。したがって、センスアンプ
８６は反転増幅し、ハイレベル、すなわち情報１１１を
出力データＤ。ＵＴとして発生する。選択されたメモリ
セルＦが溶断していないならば、ベース抵抗Ｒ６には上
記所定の電流の１／ｂＦＥ（ＱＢｃの電流増幅率）の電
流が流れるから、トランジスタＱＢθエミッタ電位降下
は小さくなる。したがって、センスアンプ８６はロウレ
ベルの出力データＤ ＯＵＴを発生する。
以上のとおシ、本発明ではプログラマグルメモリセルと
してヒユーズを絶縁膜上にこの絶縁膜に設けられたくぼ
みを横切って形成しているので、データ書込時の信頼性
を充分に向上させている。
してヒユーズを絶縁膜上にこの絶縁膜に設けられたくぼ
みを横切って形成しているので、データ書込時の信頼性
を充分に向上させている。
第１図（５）乃至（Ｉ）は本発明の一実施例よる半導体
装置を製造工程順に示した部分断面図、第２図はこの実
施例による半導体装置のメモリ部を示す回路図、第３図
はヒユーズ溶断後の部分断面図、第４図は本発明の他の
実施例を示す部分断面図、第５図はさらに他の実施例を
示す部分断面図、第６図は第５図に示した半導体装置の
メモリ部を示す・１パ−・ （Ａ） （Ｂ） （Ｃ） Ｍｔ図 （Ｆ） （σう 第１図 第 １ 図 第３図 躬４図 躬汐図
装置を製造工程順に示した部分断面図、第２図はこの実
施例による半導体装置のメモリ部を示す回路図、第３図
はヒユーズ溶断後の部分断面図、第４図は本発明の他の
実施例を示す部分断面図、第５図はさらに他の実施例を
示す部分断面図、第６図は第５図に示した半導体装置の
メモリ部を示す・１パ−・ （Ａ） （Ｂ） （Ｃ） Ｍｔ図 （Ｆ） （σう 第１図 第 １ 図 第３図 躬４図 躬汐図
Claims (1)
- 導電性薄膜を有しこの薄膜を切断するかどうかで情報
を記載するプログラマブルメモリ素子を備えた半導体装
置において、前記導電性薄膜は、半導体基板を覆う絶縁
層上にこの絶縁層に設けられたくぼみを横切って形成さ
れていることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8352186 | 1986-04-11 | ||
| JP61-83521 | 1986-04-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344757A true JPS6344757A (ja) | 1988-02-25 |
Family
ID=13804786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088022A Pending JPS6344757A (ja) | 1986-04-11 | 1987-04-10 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0241046A3 (ja) |
| JP (1) | JPS6344757A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007243176A (ja) * | 2006-03-09 | 2007-09-20 | Internatl Business Mach Corp <Ibm> | 集積回路用のヒューズ及びその製造方法（異なる高さで存在する端子部分を有する電気的にプログラム可能なヒューズ構造及びその製造方法） |
| DE102010003559A1 (de) * | 2010-03-31 | 2011-10-06 | Globalfoundries Dresden Module One Llc & Co. Kg | Halbleiterbauelement mit Metallgatestrukturen, die durch ein Austauschgateverfahren hergestellt sind, und E-Sicherung mit einem Silizid |
| GB2480971A (en) * | 2009-03-31 | 2011-12-07 | Honda Motor Co Ltd | Bore working tool |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140550A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 冗長回路用電気ヒユ−ズ |
| US5066998A (en) * | 1989-06-30 | 1991-11-19 | At&T Bell Laboratories | Severable conductive path in an integrated-circuit device |
| US5780918A (en) * | 1990-05-22 | 1998-07-14 | Seiko Epson Corporation | Semiconductor integrated circuit device having a programmable adjusting element in the form of a fuse mounted on a margin of the device and a method of manufacturing the same |
| JP2695548B2 (ja) * | 1991-09-04 | 1997-12-24 | 富士通株式会社 | 半導体装置 |
| EP0563852A1 (en) * | 1992-04-02 | 1993-10-06 | Siemens Aktiengesellschaft | Zag fuse for reduced blow-current applications |
| US5672905A (en) * | 1992-08-26 | 1997-09-30 | At&T Global Information Solutions Company | Semiconductor fuse and method |
| US5963825A (en) * | 1992-08-26 | 1999-10-05 | Hyundai Electronics America | Method of fabrication of semiconductor fuse with polysilicon plate |
| US6337507B1 (en) * | 1995-09-29 | 2002-01-08 | Intel Corporation | Silicide agglomeration fuse device with notches to enhance programmability |
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Also Published As
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| EP0241046A3 (en) | 1990-05-16 |
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