JPH07307387A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07307387A JPH07307387A JP6124450A JP12445094A JPH07307387A JP H07307387 A JPH07307387 A JP H07307387A JP 6124450 A JP6124450 A JP 6124450A JP 12445094 A JP12445094 A JP 12445094A JP H07307387 A JPH07307387 A JP H07307387A
- Authority
- JP
- Japan
- Prior art keywords
- fuse element
- fuse
- elements
- film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ヒューズ素子の残膜がヒューズ素子本体に残
留することを防止し外観的にも電気的にもヒューズ素子
切断が行える半導体装置を提供する。 【構成】 半導体素子間を電気的に接続する半導体基板
上の配線に電気的に接続されたヒューズ素子１は前記ヒ
ューズ素子の少なくとも切断部の両側近傍に間隔をおい
て配置され、このヒューズ素子と同じ材料からなるダミ
ーヒューズ素子１５を備えている。そしてこのダミーヒ
ューズ素子１５はヒューズ素子１と同じ平面上に形成さ
れている。ヒューズ素子１に対して半導体基板に形成さ
れた絶縁膜のヒューズ窓２からレーザビームを当ててこ
れを溶断する。ヒューズ素子１の切断部の両側面に少な
くとも一つずつダミーヒューズを設けることにより溶断
によってダミーヒューズ膜１５の幅の分だけ幅広の溝が
できるので溶断されたヒューズ素子１の残膜は溝や凹部
もしくはダミーヒューズ素子に付着して電気的な切断が
確実に行える。
留することを防止し外観的にも電気的にもヒューズ素子
切断が行える半導体装置を提供する。 【構成】 半導体素子間を電気的に接続する半導体基板
上の配線に電気的に接続されたヒューズ素子１は前記ヒ
ューズ素子の少なくとも切断部の両側近傍に間隔をおい
て配置され、このヒューズ素子と同じ材料からなるダミ
ーヒューズ素子１５を備えている。そしてこのダミーヒ
ューズ素子１５はヒューズ素子１と同じ平面上に形成さ
れている。ヒューズ素子１に対して半導体基板に形成さ
れた絶縁膜のヒューズ窓２からレーザビームを当ててこ
れを溶断する。ヒューズ素子１の切断部の両側面に少な
くとも一つずつダミーヒューズを設けることにより溶断
によってダミーヒューズ膜１５の幅の分だけ幅広の溝が
できるので溶断されたヒューズ素子１の残膜は溝や凹部
もしくはダミーヒューズ素子に付着して電気的な切断が
確実に行える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に用いられ
る導電性金属のヒューズ素子構造に関するものである。
る導電性金属のヒューズ素子構造に関するものである。
【０００２】
【従来の技術】半導体装置の半導体基板（チップ）に組
み込まれている半導体素子が微細化され、１つの集積回
路チップの中に含まれる素子数が巨大化するにつれて、
欠陥密度の水準も向上するが、開発段階や量産の初期に
おいては低い歩留まりが問題になっている。この問題を
解決するために、冗長回路技術が提案され、実用化され
てきた。ここでは、特にメモリ素子おいて製造工程中に
作られる欠陥を救済する冗長回路につて説明する。メモ
リ配列中に欠陥の行又は列あるいはメモリセルが存在し
た場合に、スペアの行や列を何本か用意しておき、欠陥
部分に相当するアドレス信号が入った時に、代わりにス
ペアの行や列を選択するように構成することによって欠
陥を含みながら良品として扱うことができる。冗長回路
を導入することによって、チップ面積は増大するが、歩
留まり改善率が高くなる。こうした冗長回路を実現する
上で、各チップによってランダムに発生する欠陥箇所に
対応するアドレスをスペア部分に割り付ける１種のプロ
グラミングの手段の選択が重要になる。この手段はいろ
いろあるが、冗長回路のためのチップ面積の増加が小さ
く、加工上のマージンが大きいレーザによるヒューズ素
子切断が最も多く用いられている。半導体装置における
ヒューズ素子は、このようなところに用いることが多
い。
み込まれている半導体素子が微細化され、１つの集積回
路チップの中に含まれる素子数が巨大化するにつれて、
欠陥密度の水準も向上するが、開発段階や量産の初期に
おいては低い歩留まりが問題になっている。この問題を
解決するために、冗長回路技術が提案され、実用化され
てきた。ここでは、特にメモリ素子おいて製造工程中に
作られる欠陥を救済する冗長回路につて説明する。メモ
リ配列中に欠陥の行又は列あるいはメモリセルが存在し
た場合に、スペアの行や列を何本か用意しておき、欠陥
部分に相当するアドレス信号が入った時に、代わりにス
ペアの行や列を選択するように構成することによって欠
陥を含みながら良品として扱うことができる。冗長回路
を導入することによって、チップ面積は増大するが、歩
留まり改善率が高くなる。こうした冗長回路を実現する
上で、各チップによってランダムに発生する欠陥箇所に
対応するアドレスをスペア部分に割り付ける１種のプロ
グラミングの手段の選択が重要になる。この手段はいろ
いろあるが、冗長回路のためのチップ面積の増加が小さ
く、加工上のマージンが大きいレーザによるヒューズ素
子切断が最も多く用いられている。半導体装置における
ヒューズ素子は、このようなところに用いることが多
い。
【０００３】従来技術におけるヒューズ素子を有する半
導体素子はこのヒューズ素子本体の素材が多結晶シリコ
ンであることが多いが、近年になって多結晶シリコンで
はシリコン半導体基板とのコンタクト部におけるコンタ
クト抵抗が大きくなるので、抵抗の低い導電性金属であ
るアルミニウム（Ａｌ）、タングステン（Ｗ）などを用
いることが多くなってきている。形状的には一本の棒状
のものや切断部のみを細幅にする形状が多い。また、切
断する方法としては、レーザビームを照射し切断する方
法が一般的である。ヒューズ素子は半導体基板に形成さ
れている個別半導体素子や集積回路を構成する半導体素
子を他の回路から適宜切り離すために半導体基板の適当
な位置に配置される。そして、これを形成するには、通
常、半導体装置を製造する工程数を少なくするために出
来る限り他の工程に合わせてヒューズ素子を形成する。
導体素子はこのヒューズ素子本体の素材が多結晶シリコ
ンであることが多いが、近年になって多結晶シリコンで
はシリコン半導体基板とのコンタクト部におけるコンタ
クト抵抗が大きくなるので、抵抗の低い導電性金属であ
るアルミニウム（Ａｌ）、タングステン（Ｗ）などを用
いることが多くなってきている。形状的には一本の棒状
のものや切断部のみを細幅にする形状が多い。また、切
断する方法としては、レーザビームを照射し切断する方
法が一般的である。ヒューズ素子は半導体基板に形成さ
れている個別半導体素子や集積回路を構成する半導体素
子を他の回路から適宜切り離すために半導体基板の適当
な位置に配置される。そして、これを形成するには、通
常、半導体装置を製造する工程数を少なくするために出
来る限り他の工程に合わせてヒューズ素子を形成する。
【０００４】ヒューズ素子は、通常ポリシリコンや金属
層などの導電材料からなり、半導体基板に形成されたＭ
ＯＳＦＥＴなどの半導体素子間を電気的に接続する配線
に挿入されるものである。そして、この配線は半導体基
板上に形成されるゲート電極などに用いる第１の配線層
の上の第２の配線層を利用するのが一般的である。ヒュ
ーズ素子はこの半導体素子間を電気的に接続する配線を
そのまま連続的に利用するか、この第２の配線層をパタ
ーニングして棒状の素子に成形する。第２の配線層は、
半導体基板に直接接触する配線にも用いられる。例え
ば、半導体基板のドレイン領域に接続して半導体メモリ
のビット線（データ線）に用いることができる。半導体
基板上の全面に層間絶縁膜を介して配線を構成する第２
の配線層を形成し、すなわち、これをパターニングして
所定のパターンを有するビット線を形成すると同時に所
定のパターンのヒューズ素子を形成する。パターンが異
なるが素材が同じであるものを同じ配線層から作り出す
ことは製造工程を簡略化するために半導体装置の製造に
おいて普通に行われていることである。第２の配線層
は、図１７などにも示されているように、ＳｉＯ2 膜な
どの層間絶縁膜上に形成され、この層間絶縁膜に形成さ
れたコンタクトホールを介して、半導体基板の表面領域
に形成されたメモリセルなどのドレイン領域を構成する
不純物拡散領域に接続している。
層などの導電材料からなり、半導体基板に形成されたＭ
ＯＳＦＥＴなどの半導体素子間を電気的に接続する配線
に挿入されるものである。そして、この配線は半導体基
板上に形成されるゲート電極などに用いる第１の配線層
の上の第２の配線層を利用するのが一般的である。ヒュ
ーズ素子はこの半導体素子間を電気的に接続する配線を
そのまま連続的に利用するか、この第２の配線層をパタ
ーニングして棒状の素子に成形する。第２の配線層は、
半導体基板に直接接触する配線にも用いられる。例え
ば、半導体基板のドレイン領域に接続して半導体メモリ
のビット線（データ線）に用いることができる。半導体
基板上の全面に層間絶縁膜を介して配線を構成する第２
の配線層を形成し、すなわち、これをパターニングして
所定のパターンを有するビット線を形成すると同時に所
定のパターンのヒューズ素子を形成する。パターンが異
なるが素材が同じであるものを同じ配線層から作り出す
ことは製造工程を簡略化するために半導体装置の製造に
おいて普通に行われていることである。第２の配線層
は、図１７などにも示されているように、ＳｉＯ2 膜な
どの層間絶縁膜上に形成され、この層間絶縁膜に形成さ
れたコンタクトホールを介して、半導体基板の表面領域
に形成されたメモリセルなどのドレイン領域を構成する
不純物拡散領域に接続している。
【０００５】図１７は、半導体基板上の配線部分の断面
図であり、シリコン半導体基板３には、例えば、セルを
構成するＭＯＳトランジスタのドレイン領域２０などの
不純物拡散領域が形成されている。そして、その表面に
は、ＳｉＯ2 膜などの熱酸化膜２１が形成されており、
その上に、第１の配線層から構成されたＭＯＳトランジ
スタのポリシリコンなどのゲート電極５が形成されてい
る。この熱酸化膜２１の上にゲート電極５を被覆するよ
うにＣＶＤＳｉＯ2 膜などの層間絶縁膜２４が形成され
ている。この熱酸化膜２１と層間絶縁膜２４とで絶縁膜
４１を構成している。この絶縁膜４１にコンタクトホー
ル２２が形成され、このコンタクトホール内を含めて、
層間絶縁膜２４の上には、例えば、第２の配線層から構
成されたビット線などの配線２３が形成されている。こ
の配線２３は、下地層にポリシリコン膜２３２とその上
に形成されたモリブデンシリサイド（ＭｏＳｉ）などの
シリサイド膜２３１から構成されている。ポリシリコン
膜２３２は、半導体基板３のドレイン領域２０とは反応
せずに安定したコンタクト抵抗を維持することができ
る。しかし、シリコン半導体基板とポリシリコンのコン
タクト部における抵抗は大きく、この傾向は、半導体集
積回路の高集積化に伴う配線パターンの微細化が進むほ
ど顕著になる。したがって、例えば、図９に示す例でも
多層構造の配線を用いているが、その配線２３にはコン
タクト抵抗を大きくしない材料を用いている。ヒユーズ
素子は、通常この様な配線と同じ配線層から形成される
されるのであり、したがって、ポリシリコン膜、ポリシ
リコン／シリサイド膜から形成され、さらには、図９に
示すようなＴｉＮ／Ｔｉ／Ｗ膜が主として用いられるよ
うになった。
図であり、シリコン半導体基板３には、例えば、セルを
構成するＭＯＳトランジスタのドレイン領域２０などの
不純物拡散領域が形成されている。そして、その表面に
は、ＳｉＯ2 膜などの熱酸化膜２１が形成されており、
その上に、第１の配線層から構成されたＭＯＳトランジ
スタのポリシリコンなどのゲート電極５が形成されてい
る。この熱酸化膜２１の上にゲート電極５を被覆するよ
うにＣＶＤＳｉＯ2 膜などの層間絶縁膜２４が形成され
ている。この熱酸化膜２１と層間絶縁膜２４とで絶縁膜
４１を構成している。この絶縁膜４１にコンタクトホー
ル２２が形成され、このコンタクトホール内を含めて、
層間絶縁膜２４の上には、例えば、第２の配線層から構
成されたビット線などの配線２３が形成されている。こ
の配線２３は、下地層にポリシリコン膜２３２とその上
に形成されたモリブデンシリサイド（ＭｏＳｉ）などの
シリサイド膜２３１から構成されている。ポリシリコン
膜２３２は、半導体基板３のドレイン領域２０とは反応
せずに安定したコンタクト抵抗を維持することができ
る。しかし、シリコン半導体基板とポリシリコンのコン
タクト部における抵抗は大きく、この傾向は、半導体集
積回路の高集積化に伴う配線パターンの微細化が進むほ
ど顕著になる。したがって、例えば、図９に示す例でも
多層構造の配線を用いているが、その配線２３にはコン
タクト抵抗を大きくしない材料を用いている。ヒユーズ
素子は、通常この様な配線と同じ配線層から形成される
されるのであり、したがって、ポリシリコン膜、ポリシ
リコン／シリサイド膜から形成され、さらには、図９に
示すようなＴｉＮ／Ｔｉ／Ｗ膜が主として用いられるよ
うになった。
【０００６】
【発明が解決しようとする課題】ヒユーズ素子を備えた
半導体装置において、ヒューズ素子の素材が多結晶シリ
コンから導電性金属、例えば、Ａｌ、Ｗ、ＴｉＮ／Ｔｉ
／Ｗ膜等を用いるようになって問題が発生する。とく
に、ＴｉＮ／Ｔｉ／Ｗ膜の多層構造体を用いた場合にそ
の問題が顕著になる。図１８（ａ）及び図１８（ｂ）を
用いて従来の半導体装置のヒューズ素子部について説明
する。図１８（ａ）は、例えば、ＤＲＡＭなどの半導体
メモリのスペアローデコーダに接続されるローヒューズ
セレクタのヒューズ素子部の平面図、図１８（ｂ）は、
図１８（ａ）中のＡ−Ａ′線に沿う部分の断面図であ
る。図１８（ａ）及び図１８（ｂ）には、３本のヒュー
ズ素子１が示されており、各々その両端は所定の回路を
構成する半導体素子に接続されているが、半導体素子上
の絶縁膜４及びパッシベーション膜６で隠れているため
図中では省略し、絶縁膜４の一部及びパッシベーション
膜６にあけたヒューズ窓２の内部のみ示した。ヒューズ
素子の形状は、図１８（ａ）に示すように１本の棒状の
ものであり、一般に使われている形状である。図１８
（ｂ）に示す断面図でヒューズ素子１の断面構造を説明
すると、シリコン半導体基板３上にＳｉＯ2 の絶縁膜４
を挟んでヒューズ素子１が配置され、その上もＳｉＯ2
などの絶縁膜４で覆われている。
半導体装置において、ヒューズ素子の素材が多結晶シリ
コンから導電性金属、例えば、Ａｌ、Ｗ、ＴｉＮ／Ｔｉ
／Ｗ膜等を用いるようになって問題が発生する。とく
に、ＴｉＮ／Ｔｉ／Ｗ膜の多層構造体を用いた場合にそ
の問題が顕著になる。図１８（ａ）及び図１８（ｂ）を
用いて従来の半導体装置のヒューズ素子部について説明
する。図１８（ａ）は、例えば、ＤＲＡＭなどの半導体
メモリのスペアローデコーダに接続されるローヒューズ
セレクタのヒューズ素子部の平面図、図１８（ｂ）は、
図１８（ａ）中のＡ−Ａ′線に沿う部分の断面図であ
る。図１８（ａ）及び図１８（ｂ）には、３本のヒュー
ズ素子１が示されており、各々その両端は所定の回路を
構成する半導体素子に接続されているが、半導体素子上
の絶縁膜４及びパッシベーション膜６で隠れているため
図中では省略し、絶縁膜４の一部及びパッシベーション
膜６にあけたヒューズ窓２の内部のみ示した。ヒューズ
素子の形状は、図１８（ａ）に示すように１本の棒状の
ものであり、一般に使われている形状である。図１８
（ｂ）に示す断面図でヒューズ素子１の断面構造を説明
すると、シリコン半導体基板３上にＳｉＯ2 の絶縁膜４
を挟んでヒューズ素子１が配置され、その上もＳｉＯ2
などの絶縁膜４で覆われている。
【０００７】このヒューズ素子１は、ＴｉＮ／Ｔｉ／Ｗ
膜からなり、下地層であるＴｉＮ／Ｔｉ膜１０２及びそ
の上に形成されたＷ膜１０１から構成されている。この
ヒューズ素子を切断するには、主としてレーザビームに
よる方法が用いられ、図１９（ａ）の丸で囲ったエリア
Ｐを図１９（ｂ）に示すように矢印Ｘの方向から照射し
て切断する。この方法で切断した後の従来のヒューズ素
子の作用を図２０及至図２２を用い説明する。図２０
（ａ）は、レーザビームにより切断した後の従来のヒュ
ーズ素子の平面図であり、図２０（ｂ）は、図２０
（ｂ）のＢ−Ｂ′線に沿う断面図である。図２０（ａ）
中においてレーザビームで切断された箇所がヒューズ素
子の中央部に見られる。この切断部には、絶縁膜４とヒ
ューズ素子１が破壊され飛んでいるため溝２００が形成
されている。しかし、見た目は切断されているように見
えるが、実際は完全には切断されておらず、図２０
（ａ）及び図２０（ｂ）の丸で囲んだエリアＱ、エリア
Ｒを拡大するとそれがはっきりする。図２０（ａ）の丸
で囲んだエリアＱの拡大図が図２１であり、図２０
（ｂ）の丸で囲ったエリアＲの拡大図が図２２である。
図２１に示す溝の内側の側面にはＴｉＮ／Ｔｉ膜１０２
の残膜があり、完全には切断されていない。
膜からなり、下地層であるＴｉＮ／Ｔｉ膜１０２及びそ
の上に形成されたＷ膜１０１から構成されている。この
ヒューズ素子を切断するには、主としてレーザビームに
よる方法が用いられ、図１９（ａ）の丸で囲ったエリア
Ｐを図１９（ｂ）に示すように矢印Ｘの方向から照射し
て切断する。この方法で切断した後の従来のヒューズ素
子の作用を図２０及至図２２を用い説明する。図２０
（ａ）は、レーザビームにより切断した後の従来のヒュ
ーズ素子の平面図であり、図２０（ｂ）は、図２０
（ｂ）のＢ−Ｂ′線に沿う断面図である。図２０（ａ）
中においてレーザビームで切断された箇所がヒューズ素
子の中央部に見られる。この切断部には、絶縁膜４とヒ
ューズ素子１が破壊され飛んでいるため溝２００が形成
されている。しかし、見た目は切断されているように見
えるが、実際は完全には切断されておらず、図２０
（ａ）及び図２０（ｂ）の丸で囲んだエリアＱ、エリア
Ｒを拡大するとそれがはっきりする。図２０（ａ）の丸
で囲んだエリアＱの拡大図が図２１であり、図２０
（ｂ）の丸で囲ったエリアＲの拡大図が図２２である。
図２１に示す溝の内側の側面にはＴｉＮ／Ｔｉ膜１０２
の残膜があり、完全には切断されていない。
【０００８】このＴｉＮ／Ｔｉ膜１０２の残膜は、図２
２に示すように溝２００の底面の角から溝２００の側面
にかけて残留しており、底面側が厚く残留している。こ
の残膜により電気的に切断されるべきはずのヒューズ素
子は導通状態となり、ヒューズとしての機能をもたない
ことになる。切断した筈のヒューズ素子に残膜が発生す
るメカニズムを絶縁膜に挟まれた素子断面を示す図２３
乃至図２４を参照して説明する。これらの図は図２０
（ｂ）のエリアＲと同一箇所の断面である。まず、図２
３（ａ）は、初期状態の断面図であり、レーザビームを
照射した初期の断面図を図２３（ｂ）に示す。レーザビ
ームが矢印Ｘから照射された直後は、ＳｉＯ2 絶縁膜４
とＷ膜１０１が破壊されとばされるが、ＴｉＮ／Ｔｉ膜
１０２は底面にあるため残り、レーザビームのエネルギ
ーで溶解する。さらに、レーザビームのエネルギーによ
り、図２４（ａ）示す矢印Ｚの方向に溶解したＴｉＮ／
Ｔｉ膜１０２は移動を始め、溝２００の底面から溝２０
０の底面の角に溜るようになる。さらに、溝２００の側
面への移動が進み、図２４（ｂ）に示すように溝２００
の底面角から溝２００の側面にかけてＴｉＮ／Ｔｉ膜１
０２が溝２００の両側面に残留することとなり、これら
が従来からの問題になっている。
２に示すように溝２００の底面の角から溝２００の側面
にかけて残留しており、底面側が厚く残留している。こ
の残膜により電気的に切断されるべきはずのヒューズ素
子は導通状態となり、ヒューズとしての機能をもたない
ことになる。切断した筈のヒューズ素子に残膜が発生す
るメカニズムを絶縁膜に挟まれた素子断面を示す図２３
乃至図２４を参照して説明する。これらの図は図２０
（ｂ）のエリアＲと同一箇所の断面である。まず、図２
３（ａ）は、初期状態の断面図であり、レーザビームを
照射した初期の断面図を図２３（ｂ）に示す。レーザビ
ームが矢印Ｘから照射された直後は、ＳｉＯ2 絶縁膜４
とＷ膜１０１が破壊されとばされるが、ＴｉＮ／Ｔｉ膜
１０２は底面にあるため残り、レーザビームのエネルギ
ーで溶解する。さらに、レーザビームのエネルギーによ
り、図２４（ａ）示す矢印Ｚの方向に溶解したＴｉＮ／
Ｔｉ膜１０２は移動を始め、溝２００の底面から溝２０
０の底面の角に溜るようになる。さらに、溝２００の側
面への移動が進み、図２４（ｂ）に示すように溝２００
の底面角から溝２００の側面にかけてＴｉＮ／Ｔｉ膜１
０２が溝２００の両側面に残留することとなり、これら
が従来からの問題になっている。
【０００９】本発明は、このような事情によりなされた
ものであり、ヒューズ素子の残膜がヒューズ素子本体に
残留することを防止し外観的にも電気的にもヒューズ素
子切断が行えることを特徴とした半導体装置を提供する
ことを目的にしている。
ものであり、ヒューズ素子の残膜がヒューズ素子本体に
残留することを防止し外観的にも電気的にもヒューズ素
子切断が行えることを特徴とした半導体装置を提供する
ことを目的にしている。
【００１０】
【課題を解決するための手段】本発明は、導電性金属の
ヒューズ素子の切断部の両側面に少なくとも一つずつダ
ミーヒューズを設けることを特徴としている。また、複
数のヒューズ素子を並べて配置したヒューズ列を用いる
場合に、ヒューズ素子間に１つづつダミーヒューズ素子
を配置することにより、ヒューズ列の所定のヒューズ素
子に付属するダミーヒューズ素子を隣接するヒューズ素
子と共用することを特徴としている。さらに、複数のヒ
ューズ素子を並べて配置したヒューズ列を用いる場合
に、ヒューズ素子間に配置されるようにヒューズ素子の
切断部を覆う絶縁膜の近傍に一つの溝又は凹部を底面の
位置がヒューズ素子表面より少なくとも下にくるように
設けてヒューズ列の所定のヒューズ素子に付属する溝又
は凹部を隣接するヒューズ素子と共用することを特徴と
している。
ヒューズ素子の切断部の両側面に少なくとも一つずつダ
ミーヒューズを設けることを特徴としている。また、複
数のヒューズ素子を並べて配置したヒューズ列を用いる
場合に、ヒューズ素子間に１つづつダミーヒューズ素子
を配置することにより、ヒューズ列の所定のヒューズ素
子に付属するダミーヒューズ素子を隣接するヒューズ素
子と共用することを特徴としている。さらに、複数のヒ
ューズ素子を並べて配置したヒューズ列を用いる場合
に、ヒューズ素子間に配置されるようにヒューズ素子の
切断部を覆う絶縁膜の近傍に一つの溝又は凹部を底面の
位置がヒューズ素子表面より少なくとも下にくるように
設けてヒューズ列の所定のヒューズ素子に付属する溝又
は凹部を隣接するヒューズ素子と共用することを特徴と
している。
【００１１】即ち、本発明の半導体装置は、複数の半導
体素子が形成された半導体基板と、前記半導体基板上に
形成され、前記複数の半導体素子間を電気的に接続する
配線と、前記半導体基板上に形成され、前記配線に電気
的に接続され、かつ、この配線が電気的に接続している
半導体素子間に挿入されたヒューズ素子と、前記ヒュー
ズ素子の少なくとも切断部の両側近傍に間隔をおいて配
置され、このヒューズ素子と同じ材料からなるダミーヒ
ューズ素子とを備え、前記ダミーヒューズ素子は、前記
ヒューズ素子と同じ平面上に形成されていることを第１
の特徴としている。また、前記半導体装置において、前
記ヒューズ素子は、窒化チタン膜とその上のチタニウム
膜の２層からなる下地層と、この下地層の上のタングス
テンなどの高融点金属膜又はアルミニウム膜から構成さ
れていることを第２の特徴としている。
体素子が形成された半導体基板と、前記半導体基板上に
形成され、前記複数の半導体素子間を電気的に接続する
配線と、前記半導体基板上に形成され、前記配線に電気
的に接続され、かつ、この配線が電気的に接続している
半導体素子間に挿入されたヒューズ素子と、前記ヒュー
ズ素子の少なくとも切断部の両側近傍に間隔をおいて配
置され、このヒューズ素子と同じ材料からなるダミーヒ
ューズ素子とを備え、前記ダミーヒューズ素子は、前記
ヒューズ素子と同じ平面上に形成されていることを第１
の特徴としている。また、前記半導体装置において、前
記ヒューズ素子は、窒化チタン膜とその上のチタニウム
膜の２層からなる下地層と、この下地層の上のタングス
テンなどの高融点金属膜又はアルミニウム膜から構成さ
れていることを第２の特徴としている。
【００１２】さらに、複数の半導体素子が形成された半
導体基板と、前記半導体基板上に形成され、前記複数の
半導体素子間を電気的に接続する配線と、前記半導体基
板上に形成され、前記配線に電気的に接続され、かつ、
この配線が電気的に接続する半導体素子の間に挿入され
ているチタニウム膜及びその上の窒化チタン膜の２層か
らなる下地層と、この下地層の上のタングステンなどの
高融点金属膜又はアルミニウム膜から構成されたヒュー
ズ素子と、前記半導体基板上に形成され、少なくとも前
記ヒューズ素子を被覆する絶縁膜とを備え、前記絶縁膜
は、前記ヒューズ素子の少なくとも切断部の両側近傍に
間隔をおいて配置された少なくとも１つの溝又は凹部を
有し、かつ、この溝又は凹部の底面の位置が前記ヒュー
ズ素子の表面より少なくとも下にあり、前記ヒューズ素
子は前記半導体基板上に複数整列され、各ヒューズ素子
の少なくとも切断部の両側近傍に形成される前記溝又は
凹部は、隣接するヒューズ素子の少なくとも切断部の両
側近傍に形成される前記溝又は凹部を共有していること
を第３の特徴としている。
導体基板と、前記半導体基板上に形成され、前記複数の
半導体素子間を電気的に接続する配線と、前記半導体基
板上に形成され、前記配線に電気的に接続され、かつ、
この配線が電気的に接続する半導体素子の間に挿入され
ているチタニウム膜及びその上の窒化チタン膜の２層か
らなる下地層と、この下地層の上のタングステンなどの
高融点金属膜又はアルミニウム膜から構成されたヒュー
ズ素子と、前記半導体基板上に形成され、少なくとも前
記ヒューズ素子を被覆する絶縁膜とを備え、前記絶縁膜
は、前記ヒューズ素子の少なくとも切断部の両側近傍に
間隔をおいて配置された少なくとも１つの溝又は凹部を
有し、かつ、この溝又は凹部の底面の位置が前記ヒュー
ズ素子の表面より少なくとも下にあり、前記ヒューズ素
子は前記半導体基板上に複数整列され、各ヒューズ素子
の少なくとも切断部の両側近傍に形成される前記溝又は
凹部は、隣接するヒューズ素子の少なくとも切断部の両
側近傍に形成される前記溝又は凹部を共有していること
を第３の特徴としている。
【００１３】
【作用】ヒューズ素子の切断部の両側面に少なくとも一
つずつダミーヒューズを設けることにより、溶断によっ
てヒューズ素子とダミーヒューズの幅の分だけ幅広の溝
ができるので、溶断されたヒューズ素子の残膜はダミー
ヒューズ素子のあったところにできた溝に飛ばされヒュ
ーズ素子は電気的な切断が確実に行える。また、複数の
ヒューズ素子を並べて配置したヒューズ列を用いる場合
に、ヒューズ素子間に１つづつダミーヒューズ素子を配
置することにより、ヒューズ列の所定のヒューズ素子に
付属するダミーヒューズ素子を隣接するヒューズ素子と
共用させて半導体装置の微細化、高集積化に対応させる
ことができる。さらに、複数のヒューズ素子を並べて配
置したヒューズ列を用いる場合に、ヒューズ素子間に配
置されるようにヒューズ素子の切断部を覆う絶縁膜の近
傍に一つの溝又は凹部の底面の位置がヒューズ素子表面
より少なくとも下にくるように設けることにより、溶断
によって発生したヒューズ素子の残膜は溝又は凹部に飛
ばされて電気的な切断が確実に行える。また、このよう
にヒューズ列の所定のヒューズ素子に付属する溝又は凹
部を隣接するヒューズ素子と共用することにより半導体
装置の微細化、高集積化に対応できる。
つずつダミーヒューズを設けることにより、溶断によっ
てヒューズ素子とダミーヒューズの幅の分だけ幅広の溝
ができるので、溶断されたヒューズ素子の残膜はダミー
ヒューズ素子のあったところにできた溝に飛ばされヒュ
ーズ素子は電気的な切断が確実に行える。また、複数の
ヒューズ素子を並べて配置したヒューズ列を用いる場合
に、ヒューズ素子間に１つづつダミーヒューズ素子を配
置することにより、ヒューズ列の所定のヒューズ素子に
付属するダミーヒューズ素子を隣接するヒューズ素子と
共用させて半導体装置の微細化、高集積化に対応させる
ことができる。さらに、複数のヒューズ素子を並べて配
置したヒューズ列を用いる場合に、ヒューズ素子間に配
置されるようにヒューズ素子の切断部を覆う絶縁膜の近
傍に一つの溝又は凹部の底面の位置がヒューズ素子表面
より少なくとも下にくるように設けることにより、溶断
によって発生したヒューズ素子の残膜は溝又は凹部に飛
ばされて電気的な切断が確実に行える。また、このよう
にヒューズ列の所定のヒューズ素子に付属する溝又は凹
部を隣接するヒューズ素子と共用することにより半導体
装置の微細化、高集積化に対応できる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図１０を参照して第１の実施例を
説明する。ここでは、製造工程中に作られる欠陥を救済
することのできる半導体メモリを参照して説明する。メ
モリ配列中に欠陥の行又は列あるいはメモリセルが存在
した場合に、スペアの行や列を何本か用意しておき、欠
陥部分に相当するアドレス信号が入った時に、代わりに
スペアの行や列を選択するように構成することによって
欠陥を含みながら良品として扱うことができる。
する。まず、図１乃至図１０を参照して第１の実施例を
説明する。ここでは、製造工程中に作られる欠陥を救済
することのできる半導体メモリを参照して説明する。メ
モリ配列中に欠陥の行又は列あるいはメモリセルが存在
した場合に、スペアの行や列を何本か用意しておき、欠
陥部分に相当するアドレス信号が入った時に、代わりに
スペアの行や列を選択するように構成することによって
欠陥を含みながら良品として扱うことができる。
【００１５】図７は、半導体メモリ、例えば、ＤＲＡＭ
などのスペアローデコーダに接続されるローヒューズセ
レクタにヒューズ素子を用いた例を示しており、図は、
その配線図である。この半導体メモリは、各半導体チッ
プによりランダムに発生する欠陥箇所に対応するアドレ
スをスペア部分に割り付ける１種のプログラミングの手
段である。この手段には、チップ面積の増加が小さく、
加工上のマージンが大きいレーザによるヒューズ素子切
断が多く用いられている。半導体装置におけるヒューズ
素子は、このようなところに用いることが多い。ローデ
コーダ群にスペアローデコダを加え、アドレス入力とス
ペアローデコーダとの間にローヒューズセレクタを挿入
し、そこに接続されたヒユーズ素子群の内の適宜のヒユ
ーズ素子を切断してスペアローデコーダを前記ローデコ
ーダ群の故障しているローデコーダと代える。ヒユーズ
素子を用いるスペアデコーダはカラムデコーダにも適用
することが出来る。
などのスペアローデコーダに接続されるローヒューズセ
レクタにヒューズ素子を用いた例を示しており、図は、
その配線図である。この半導体メモリは、各半導体チッ
プによりランダムに発生する欠陥箇所に対応するアドレ
スをスペア部分に割り付ける１種のプログラミングの手
段である。この手段には、チップ面積の増加が小さく、
加工上のマージンが大きいレーザによるヒューズ素子切
断が多く用いられている。半導体装置におけるヒューズ
素子は、このようなところに用いることが多い。ローデ
コーダ群にスペアローデコダを加え、アドレス入力とス
ペアローデコーダとの間にローヒューズセレクタを挿入
し、そこに接続されたヒユーズ素子群の内の適宜のヒユ
ーズ素子を切断してスペアローデコーダを前記ローデコ
ーダ群の故障しているローデコーダと代える。ヒユーズ
素子を用いるスペアデコーダはカラムデコーダにも適用
することが出来る。
【００１６】図１０は、半導体基板３に形成されたメモ
リ部のローヒューズの位置を示す平面図である。この様
にローヒューズは、メモリ部の周辺部に形成されたロー
デコーダ部の周辺に設けられる。同様に、カラムヒュー
ズもカラムデコーダ部の周辺に設けられる。図８に、こ
の半導体メモリのヒユーズ素子部分の断面図を示す。半
導体基板３に形成された半導体素子の表示は省略する。
ヒユーズ素子１は、シリコン半導体基板３表面を被覆す
るＳｉＯ2 などの絶縁膜４１の上に形成されている。絶
縁膜４１の中には、製造工程における第１の配線層から
構成されるゲート電極（図示せず）が形成配置されてい
る。このヒユーズ素子１は所定の長さの棒状であり、製
造工程における第２の配線層から構成された下地層のＴ
ｉＮ／Ｔｉ膜１０２とその上に形成されたＷ膜１０１か
らなっている。絶縁膜４１の上には、ヒユーズ素子１を
被覆するように、例えば、ＣＶＤＳｉＯ2 などの絶縁膜
４２が形成されている。この絶縁膜４２の上には、製造
工程における第３の配線層のＡｌ配線７が形成されてい
る。このＡｌ配線７は、半導体装置の集積回路を構成す
るＭＯＳトランジスタなどの半導体素子間を電気的に接
続するものであり、ヒューズ素子１はその間に挿入され
る。したがって、ヒユーズ素子１の両端は、絶縁膜４２
のコンタクトホールを介してＡｌ配線７に電気的に接続
されている。
リ部のローヒューズの位置を示す平面図である。この様
にローヒューズは、メモリ部の周辺部に形成されたロー
デコーダ部の周辺に設けられる。同様に、カラムヒュー
ズもカラムデコーダ部の周辺に設けられる。図８に、こ
の半導体メモリのヒユーズ素子部分の断面図を示す。半
導体基板３に形成された半導体素子の表示は省略する。
ヒユーズ素子１は、シリコン半導体基板３表面を被覆す
るＳｉＯ2 などの絶縁膜４１の上に形成されている。絶
縁膜４１の中には、製造工程における第１の配線層から
構成されるゲート電極（図示せず）が形成配置されてい
る。このヒユーズ素子１は所定の長さの棒状であり、製
造工程における第２の配線層から構成された下地層のＴ
ｉＮ／Ｔｉ膜１０２とその上に形成されたＷ膜１０１か
らなっている。絶縁膜４１の上には、ヒユーズ素子１を
被覆するように、例えば、ＣＶＤＳｉＯ2 などの絶縁膜
４２が形成されている。この絶縁膜４２の上には、製造
工程における第３の配線層のＡｌ配線７が形成されてい
る。このＡｌ配線７は、半導体装置の集積回路を構成す
るＭＯＳトランジスタなどの半導体素子間を電気的に接
続するものであり、ヒューズ素子１はその間に挿入され
る。したがって、ヒユーズ素子１の両端は、絶縁膜４２
のコンタクトホールを介してＡｌ配線７に電気的に接続
されている。
【００１７】絶縁膜４２の上にはＡｌ配線７を被覆する
ように、例えば、ＣＶＤＳｉＯ2 などの絶縁膜４３が形
成されている。そして、この絶縁膜４３の上には、例え
ば、Ｓｉ3 Ｎ4 などのパッシベーション膜６が形成され
ている。絶縁膜４１、４２、４３は、絶縁膜４を構成し
ている。ヒユーズ素子１の上方のパッシベーション膜６
及びこれにつづく絶縁膜４３の一部は、エッチング除去
されてヒユーズ窓２が形成されて、その窓２からヒユー
ズ素子１の中央部分が絶縁膜４３の一部を介して見える
ようになっている。この窓２からレーザビームを照射し
てこのヒユーズ素子１の窓から見える部分のほぼ中央
（切断部）を切断する。図９は、図１７と同様に、半導
体基板上の配線部分の断面図である。シリコン半導体基
板３には、ＭＯＳトランジスタのドレイン領域２０が形
成されており、その表面にはＳｉＯ2 などの熱酸化膜２
１が形成されている。そして、その上に第１の配線層か
ら構成されたＭＯＳトランジスタのポリシリコンなどの
ゲート電極５が形成されている。この熱酸化膜２１の上
にゲート電極５を被覆するようにＣＶＤＳｉＯ2 などの
層間絶縁膜２４が形成されている。
ように、例えば、ＣＶＤＳｉＯ2 などの絶縁膜４３が形
成されている。そして、この絶縁膜４３の上には、例え
ば、Ｓｉ3 Ｎ4 などのパッシベーション膜６が形成され
ている。絶縁膜４１、４２、４３は、絶縁膜４を構成し
ている。ヒユーズ素子１の上方のパッシベーション膜６
及びこれにつづく絶縁膜４３の一部は、エッチング除去
されてヒユーズ窓２が形成されて、その窓２からヒユー
ズ素子１の中央部分が絶縁膜４３の一部を介して見える
ようになっている。この窓２からレーザビームを照射し
てこのヒユーズ素子１の窓から見える部分のほぼ中央
（切断部）を切断する。図９は、図１７と同様に、半導
体基板上の配線部分の断面図である。シリコン半導体基
板３には、ＭＯＳトランジスタのドレイン領域２０が形
成されており、その表面にはＳｉＯ2 などの熱酸化膜２
１が形成されている。そして、その上に第１の配線層か
ら構成されたＭＯＳトランジスタのポリシリコンなどの
ゲート電極５が形成されている。この熱酸化膜２１の上
にゲート電極５を被覆するようにＣＶＤＳｉＯ2 などの
層間絶縁膜２４が形成されている。
【００１８】この熱酸化膜２１と層間絶縁膜２４とで絶
縁膜４１を構成している。この絶縁膜４１にコンタクト
ホール２２が形成され、このコンタクトホール内を含め
て、層間絶縁膜２４の上には、例えば、第２の配線層か
ら構成されたビット線などの配線２３が形成されてい
る。この配線２３は、下地層には、ＴｉＮ層とその上に
形成されたＴｉ層から構成されるＴｉＮ／Ｔｉ膜２３４
を用い、その上の層には低抵抗のＷ膜２３３を用いる。
ＴｉＮ／Ｔｉ膜２３４は、半導体基板３のドレイン領域
２０とは反応せずに安定したコンタクト抵抗でしかも低
抵抗を維持することができる。したがって、この配線２
３は、図１７に示すポリシリコン／シリサイドの従来の
配線２３よりシリコン半導体基板との接合部の抵抗が小
さく特性が良好である。そして、この違いはパターンが
微細化されるほど顕著になる。図８に示すヒユーズ素子
１は通常この配線２３と同じ配線層から形成されるされ
る。
縁膜４１を構成している。この絶縁膜４１にコンタクト
ホール２２が形成され、このコンタクトホール内を含め
て、層間絶縁膜２４の上には、例えば、第２の配線層か
ら構成されたビット線などの配線２３が形成されてい
る。この配線２３は、下地層には、ＴｉＮ層とその上に
形成されたＴｉ層から構成されるＴｉＮ／Ｔｉ膜２３４
を用い、その上の層には低抵抗のＷ膜２３３を用いる。
ＴｉＮ／Ｔｉ膜２３４は、半導体基板３のドレイン領域
２０とは反応せずに安定したコンタクト抵抗でしかも低
抵抗を維持することができる。したがって、この配線２
３は、図１７に示すポリシリコン／シリサイドの従来の
配線２３よりシリコン半導体基板との接合部の抵抗が小
さく特性が良好である。そして、この違いはパターンが
微細化されるほど顕著になる。図８に示すヒユーズ素子
１は通常この配線２３と同じ配線層から形成されるされ
る。
【００１９】次に、第１の実施例における半導体装置の
ヒューズ素子が配置された部分の半導体基板の平面図を
図１に示し、図１のＡ−Ａ′線に沿う部分の断面図を図
２に示す。この実施例では、図１に示すように、ヒュー
ズ素子１の切断しようとする部分をヒューズ素子１本体
の太さよりも細くしてあり、その細くした箇所の両隣に
ダミーヒューズ素子１５を設けている。このダミーヒュ
ーズ素子１５は、ヒューズ素子１とは外観的にも電気的
にも独立しており半導体装置自体には電気的な影響が無
いように配置されている。断面から見た場合には、図２
に示すように、シリコン半導体基板３上に、例えば、Ｓ
ｉＯ2 からなる絶縁膜４を挟んでヒューズ素子１が存在
している。そして、前記ヒューズ素子１と同じ高さにダ
ミーヒューズ素子１５は配置され、これらの上に、絶縁
膜４を介してパッシベーション膜（図示せず）が覆って
いる。また、前記ヒューズ素子１とダミーヒューズ素子
１５とは同じ材料と構造を有し、ＴｉＮ層とＴｉ層の２
層からなるＴｉＮ／Ｔｉ膜１０２とその上に形成された
Ｗ膜１０１から構成されている。
ヒューズ素子が配置された部分の半導体基板の平面図を
図１に示し、図１のＡ−Ａ′線に沿う部分の断面図を図
２に示す。この実施例では、図１に示すように、ヒュー
ズ素子１の切断しようとする部分をヒューズ素子１本体
の太さよりも細くしてあり、その細くした箇所の両隣に
ダミーヒューズ素子１５を設けている。このダミーヒュ
ーズ素子１５は、ヒューズ素子１とは外観的にも電気的
にも独立しており半導体装置自体には電気的な影響が無
いように配置されている。断面から見た場合には、図２
に示すように、シリコン半導体基板３上に、例えば、Ｓ
ｉＯ2 からなる絶縁膜４を挟んでヒューズ素子１が存在
している。そして、前記ヒューズ素子１と同じ高さにダ
ミーヒューズ素子１５は配置され、これらの上に、絶縁
膜４を介してパッシベーション膜（図示せず）が覆って
いる。また、前記ヒューズ素子１とダミーヒューズ素子
１５とは同じ材料と構造を有し、ＴｉＮ層とＴｉ層の２
層からなるＴｉＮ／Ｔｉ膜１０２とその上に形成された
Ｗ膜１０１から構成されている。
【００２０】図３乃至図５及び図６を参照してこの発明
の効果を説明する。図３乃至図５はレーザビーム照射時
の工程断面図、図６（ａ）は、レーザビーム照射前のヒ
ューズ素子の平面図、図６（ｂ）はレーザビームを照射
し切断したヒューズ素子の平面図である。図３及至図５
は、図１のＡ−Ａ′線に沿う部分の断面をとった箇所と
同一の場所である。図３は、レーザビーム照射前のヒュ
ーズ素子１とダミーヒューズ素子１５の状態を示してお
り、レーザビームを照射した直後の状態は、図４に示
す。図に示すように、レーザビームが矢印Ｘから照射さ
れた直後は、ＳｉＯ2 などの絶縁膜４とＷ膜１０１が破
壊され飛ばされる。このとき、ヒューズ素子１とダミー
ヒューズ素子１５上の絶縁膜４とＷ膜１０１が飛ばさ
れ、従来はヒューズ素子のみの幅しか溝ができないが、
この実施例ではダミーヒューズの幅の分だけ余計に幅広
の溝２０１ができあがる。そして、従来と同様にＴｉＮ
／Ｔｉ膜１０２は底面にあるためそこに残ってレーザビ
ームのエネルギーで溶解する。さらに、レーザビームの
エネルギーにより、図中矢印Ｙの方向に溶解したＴｉＮ
／Ｔｉ膜１０２は、移動を始め、溝２０１の底面から溝
２０１の底面の角に溜まる。そして、さらに溝２０１の
側面への移動が進み、一部は飛散するが、ＴｉＮ／Ｔｉ
膜１０２は図２４と似たような形状に溝２０１の底面角
から側面にかけて溝２０１の両側面に残留することとな
る。
の効果を説明する。図３乃至図５はレーザビーム照射時
の工程断面図、図６（ａ）は、レーザビーム照射前のヒ
ューズ素子の平面図、図６（ｂ）はレーザビームを照射
し切断したヒューズ素子の平面図である。図３及至図５
は、図１のＡ−Ａ′線に沿う部分の断面をとった箇所と
同一の場所である。図３は、レーザビーム照射前のヒュ
ーズ素子１とダミーヒューズ素子１５の状態を示してお
り、レーザビームを照射した直後の状態は、図４に示
す。図に示すように、レーザビームが矢印Ｘから照射さ
れた直後は、ＳｉＯ2 などの絶縁膜４とＷ膜１０１が破
壊され飛ばされる。このとき、ヒューズ素子１とダミー
ヒューズ素子１５上の絶縁膜４とＷ膜１０１が飛ばさ
れ、従来はヒューズ素子のみの幅しか溝ができないが、
この実施例ではダミーヒューズの幅の分だけ余計に幅広
の溝２０１ができあがる。そして、従来と同様にＴｉＮ
／Ｔｉ膜１０２は底面にあるためそこに残ってレーザビ
ームのエネルギーで溶解する。さらに、レーザビームの
エネルギーにより、図中矢印Ｙの方向に溶解したＴｉＮ
／Ｔｉ膜１０２は、移動を始め、溝２０１の底面から溝
２０１の底面の角に溜まる。そして、さらに溝２０１の
側面への移動が進み、一部は飛散するが、ＴｉＮ／Ｔｉ
膜１０２は図２４と似たような形状に溝２０１の底面角
から側面にかけて溝２０１の両側面に残留することとな
る。
【００２１】一見従来技術と同じ結果になったように見
えるが、実際は、切断後に電気的に導通すると不良とみ
なされるヒューズ素子１は、図５中の破線部１にあるた
め、ダミーヒューズ素子１５があった箇所である溝２０
１の側面にＴｉＮ／Ｔｉ膜１０２が残留しても、ヒュー
ズ素子１は電気的に導通することはない。それは、図６
（ａ）及び図６（ｂ）の平面図から見れば更にわかり易
い。図６（ａ）は、この実施例のヒューズ素子のレーザ
ビームで切断する前の平面拡大図であり、図６（ｂ）
は、レーザビームで切断した後の拡大平面図である。図
６（ｂ）では、残留したＴｉＮ／Ｔｉ膜１０２は、ダミ
ーヒューズ素子１５の両端を結ぶようにして存在してい
るが、ヒューズ素子１の切断部近辺には存在しておら
ず、このことからレーザビームによる完璧な切断が完了
し、ヒューズ素子１は、電気的に導通することもなくな
る。この事から導電性金属を用いたヒューズ素子を有す
る半導体装置の不良を大幅に低減することになる。
えるが、実際は、切断後に電気的に導通すると不良とみ
なされるヒューズ素子１は、図５中の破線部１にあるた
め、ダミーヒューズ素子１５があった箇所である溝２０
１の側面にＴｉＮ／Ｔｉ膜１０２が残留しても、ヒュー
ズ素子１は電気的に導通することはない。それは、図６
（ａ）及び図６（ｂ）の平面図から見れば更にわかり易
い。図６（ａ）は、この実施例のヒューズ素子のレーザ
ビームで切断する前の平面拡大図であり、図６（ｂ）
は、レーザビームで切断した後の拡大平面図である。図
６（ｂ）では、残留したＴｉＮ／Ｔｉ膜１０２は、ダミ
ーヒューズ素子１５の両端を結ぶようにして存在してい
るが、ヒューズ素子１の切断部近辺には存在しておら
ず、このことからレーザビームによる完璧な切断が完了
し、ヒューズ素子１は、電気的に導通することもなくな
る。この事から導電性金属を用いたヒューズ素子を有す
る半導体装置の不良を大幅に低減することになる。
【００２２】次に、図１１を参照して第２の実施例を説
明する。図は、半導体装置のパッシベーション膜及び絶
縁膜に形成されたヒューズ窓内に配置されているヒュー
ズ素子部分を示す平面図である。複数のヒューズ素子１
が半導体基板に形成された絶縁膜（図示せず）上に整列
されてヒューズ列を形成している。ダミーヒューズ素子
１５は、ヒューズ列の各ヒューズ素子１の両側にヒュー
ズ素子１に近接して配置形成されている。ヒューズ窓２
内には、ヒューズ素子１及びダミーヒューズ素子１５を
被覆するように絶縁膜（図示せず）が形成されている。
このヒューズ窓２からレーザビームをヒューズ列の所定
のヒューズ素子１とダミーヒューズ素子１５の切断部分
にあててその部分を切断する。第１の実施例ではヒュー
ズ素子１の切断しようとする部分を素子本体の太さより
も細くしてあり、その細くした箇所の両隣にダミーヒュ
ーズ素子１５を設けている。そして、ダミーヒューズ素
子１５は一様な幅を有し、ヒューズ素子１の切断部分の
細幅部より幾分細幅になっている。しかし、この実施例
では、ヒューズ素子１も、ダミーヒューズ素子１５も共
に一様な幅を有しているので、ヒューズ素子とダミーヒ
ューズ素子とが溶断したときに、ダミーヒューズ素子が
蒸発した後に形成される凹部又は溝が大きくなりヒュー
ズ素子の電気的な切断が確実になる。しかし、ダミーヒ
ューズ素子１５の幅が広いので微細化が妨げられる。
明する。図は、半導体装置のパッシベーション膜及び絶
縁膜に形成されたヒューズ窓内に配置されているヒュー
ズ素子部分を示す平面図である。複数のヒューズ素子１
が半導体基板に形成された絶縁膜（図示せず）上に整列
されてヒューズ列を形成している。ダミーヒューズ素子
１５は、ヒューズ列の各ヒューズ素子１の両側にヒュー
ズ素子１に近接して配置形成されている。ヒューズ窓２
内には、ヒューズ素子１及びダミーヒューズ素子１５を
被覆するように絶縁膜（図示せず）が形成されている。
このヒューズ窓２からレーザビームをヒューズ列の所定
のヒューズ素子１とダミーヒューズ素子１５の切断部分
にあててその部分を切断する。第１の実施例ではヒュー
ズ素子１の切断しようとする部分を素子本体の太さより
も細くしてあり、その細くした箇所の両隣にダミーヒュ
ーズ素子１５を設けている。そして、ダミーヒューズ素
子１５は一様な幅を有し、ヒューズ素子１の切断部分の
細幅部より幾分細幅になっている。しかし、この実施例
では、ヒューズ素子１も、ダミーヒューズ素子１５も共
に一様な幅を有しているので、ヒューズ素子とダミーヒ
ューズ素子とが溶断したときに、ダミーヒューズ素子が
蒸発した後に形成される凹部又は溝が大きくなりヒュー
ズ素子の電気的な切断が確実になる。しかし、ダミーヒ
ューズ素子１５の幅が広いので微細化が妨げられる。
【００２３】次に、図１２を参照して第３の実施例を説
明する。図は、半導体装置のパッシベーション膜及び絶
縁膜に形成されたヒューズ窓内に配置されているヒュー
ズ素子部分を示す平面図である。複数のヒューズ素子１
が半導体基板に形成された絶縁膜（図示せず）上に整列
されてヒューズ列を形成している。ダミーヒューズ素子
１５は、ヒューズ列のヒューズ素子１の間に１つずつ各
ヒューズ素子１に近接して配置形成されている。即ち、
各ヒューズ素子１は、その両側のダミーヒューズ素子１
５を一緒に溶断する素子の一部としているので、各ヒュ
ーズ素子１は、隣接するヒューズ素子１とはダミーヒュ
ーズ素子１５を共有していることになる。ヒューズ窓２
内には、ヒューズ素子１及びダミーヒューズ素子１５を
被覆するように絶縁膜（図示せず）が形成されている。
このヒューズ窓２からレーザビームをヒューズ列の所定
のヒューズ素子１とダミーヒューズ素子１５の切断部分
にあててその部分を切断する。この実施例では、ヒュー
ズ素子１も、ダミーヒューズ素子１５も共に一様な幅を
有しているので、ヒューズ素子とダミーヒューズ素子と
が溶断したときに、ダミーヒューズ素子が蒸発した後に
形成される凹部又は溝が大きくなりヒューズ素子の電気
的な切断が確実になる。しかも、１つのダミーヒューズ
素子１５を隣接のヒューズ素子１が共有するので半導体
装置の微細化、高集積化に役立つものである。
明する。図は、半導体装置のパッシベーション膜及び絶
縁膜に形成されたヒューズ窓内に配置されているヒュー
ズ素子部分を示す平面図である。複数のヒューズ素子１
が半導体基板に形成された絶縁膜（図示せず）上に整列
されてヒューズ列を形成している。ダミーヒューズ素子
１５は、ヒューズ列のヒューズ素子１の間に１つずつ各
ヒューズ素子１に近接して配置形成されている。即ち、
各ヒューズ素子１は、その両側のダミーヒューズ素子１
５を一緒に溶断する素子の一部としているので、各ヒュ
ーズ素子１は、隣接するヒューズ素子１とはダミーヒュ
ーズ素子１５を共有していることになる。ヒューズ窓２
内には、ヒューズ素子１及びダミーヒューズ素子１５を
被覆するように絶縁膜（図示せず）が形成されている。
このヒューズ窓２からレーザビームをヒューズ列の所定
のヒューズ素子１とダミーヒューズ素子１５の切断部分
にあててその部分を切断する。この実施例では、ヒュー
ズ素子１も、ダミーヒューズ素子１５も共に一様な幅を
有しているので、ヒューズ素子とダミーヒューズ素子と
が溶断したときに、ダミーヒューズ素子が蒸発した後に
形成される凹部又は溝が大きくなりヒューズ素子の電気
的な切断が確実になる。しかも、１つのダミーヒューズ
素子１５を隣接のヒューズ素子１が共有するので半導体
装置の微細化、高集積化に役立つものである。
【００２４】次に、図１３及び図１４を参照して第４の
実施例を説明する。図１３は、半導体装置のパッシベー
ション膜及び絶縁膜に形成されたヒューズ窓内に配置さ
れているヒューズ素子部分を示す平面図であり、図１４
は、図１３のＡ−Ａ′線に沿う部分の断面図である。複
数のヒューズ素子１が半導体基板に形成された絶縁膜
（図示せず）上に整列されてヒューズ列を形成してい
る。この実施例では、ダミーヒューズ素子は、用いず、
ヒューズ列のヒューズ素子１の間には、１つずつ各ヒュ
ーズ素子１に近接して凹部５００もしくは溝が配置形成
されている。即ち、各ヒューズ素子１の切断部分の両側
面に凹部５００を設けている。この場合、ヒューズ素子
１とヒューズ素子１の中間に設けるような形になってい
るが、隣接したヒューズ素子１が無い場合は隣接したヒ
ューズ素子１が無い方に凹部を追加するかたちとなる。
ヒューズ素子１の断面を見ると、図１４に示すように、
第２の実施例と同様にシリコン半導体基板３上に絶縁膜
４を介してヒューズ素子１が存在し、これらの上にＳｉ
Ｏ2 などの絶縁膜４が覆われており、さらにその上にパ
ッシベーション膜（図示せず）が形成されている。前記
凹部５００は、ヒューズ素子１の両側面に各々設けられ
ており、その底面は前記ヒューズ素子１の底面よりも下
にくるようになっている。
実施例を説明する。図１３は、半導体装置のパッシベー
ション膜及び絶縁膜に形成されたヒューズ窓内に配置さ
れているヒューズ素子部分を示す平面図であり、図１４
は、図１３のＡ−Ａ′線に沿う部分の断面図である。複
数のヒューズ素子１が半導体基板に形成された絶縁膜
（図示せず）上に整列されてヒューズ列を形成してい
る。この実施例では、ダミーヒューズ素子は、用いず、
ヒューズ列のヒューズ素子１の間には、１つずつ各ヒュ
ーズ素子１に近接して凹部５００もしくは溝が配置形成
されている。即ち、各ヒューズ素子１の切断部分の両側
面に凹部５００を設けている。この場合、ヒューズ素子
１とヒューズ素子１の中間に設けるような形になってい
るが、隣接したヒューズ素子１が無い場合は隣接したヒ
ューズ素子１が無い方に凹部を追加するかたちとなる。
ヒューズ素子１の断面を見ると、図１４に示すように、
第２の実施例と同様にシリコン半導体基板３上に絶縁膜
４を介してヒューズ素子１が存在し、これらの上にＳｉ
Ｏ2 などの絶縁膜４が覆われており、さらにその上にパ
ッシベーション膜（図示せず）が形成されている。前記
凹部５００は、ヒューズ素子１の両側面に各々設けられ
ており、その底面は前記ヒューズ素子１の底面よりも下
にくるようになっている。
【００２５】上記のように、この実施例の特徴は、他の
実施例のようにダミーヒューズ素子を用いないで、ダミ
ーヒューズ素子が設けられる場所に絶縁膜の凹部もしく
は溝が形成されることに特徴があり、また、ヒューズ素
子が複数配列され、各ヒューズ素子の両側に形成される
溝もしくは凹部を隣接するヒューズ素子と共有にしてい
ることに特徴がある。１つの凹部もしくは溝を隣接のヒ
ューズ素子１が共有するので半導体装置の微細化、高集
積化に役立つものである。この実施例の特徴のうち、ヒ
ューズ素子の両側に溝もしくは凹部を形成することは、
すでに公知である（特開昭６０−１８０１４０号参照）
が、これはヒューズ素子単体に凹部や溝を形成した場合
であって、複数のヒューズ素子それぞれに溝もしくは凹
部を形成し、隣接したヒューズ素子の溝又は凹部は互い
に共用することについては記載されておらず、示唆もさ
れていない。
実施例のようにダミーヒューズ素子を用いないで、ダミ
ーヒューズ素子が設けられる場所に絶縁膜の凹部もしく
は溝が形成されることに特徴があり、また、ヒューズ素
子が複数配列され、各ヒューズ素子の両側に形成される
溝もしくは凹部を隣接するヒューズ素子と共有にしてい
ることに特徴がある。１つの凹部もしくは溝を隣接のヒ
ューズ素子１が共有するので半導体装置の微細化、高集
積化に役立つものである。この実施例の特徴のうち、ヒ
ューズ素子の両側に溝もしくは凹部を形成することは、
すでに公知である（特開昭６０−１８０１４０号参照）
が、これはヒューズ素子単体に凹部や溝を形成した場合
であって、複数のヒューズ素子それぞれに溝もしくは凹
部を形成し、隣接したヒューズ素子の溝又は凹部は互い
に共用することについては記載されておらず、示唆もさ
れていない。
【００２６】次に、この実施例の動作を説明する。図１
３及び図１４のヒューズ列の所定のヒューズ素子１の切
断部分にレーザビームをヒューズ窓２から照射する。レ
ーザビームがヒューズ窓の上方から照射された直後は、
絶縁膜４とヒューズ素子１を構成するＷ膜１０１が破壊
され飛ばされる。このときこのヒューズは、ヒューズ素
子１上の絶縁膜４とヒューズ素子１のＷ膜１０１が飛ば
される。従来はヒューズ素子１のみの幅しか溝ができな
かったのに、この実施例では凹部５００があるため、ヒ
ューズ素子１の側面に存在する絶縁膜の薄い壁も破壊さ
れ凹部５００分の幅広の溝ができる。そして従来と同様
にＴｉＮ／Ｔｉ膜１０２は底面にあるためそこに残り、
レーザビームのエネルギーで溶解する。さらに、レーザ
ビームのエネルギーにより、ヒューズ窓２の上方に溶解
したＴｉＮ／Ｔｉ膜１０２は移動を始め、ヒューズ素子
１のあった底面から凹部５００の方向に抜けようとす
る。そして、ヒューズ素子１のあった底面からＴｉＮ／
Ｔｉ膜１０２は飛散し、従来技術のようにＴｉＮ／Ｔｉ
膜１０２が溝の両側面に残留することはなく、また、電
気的に導通することはまったく無い。ヒューズ素子１と
凹部５００との間の絶縁膜４が破壊され無くなる為、従
来技術で問題となったＴｉＮ／Ｔｉ膜が溶解し残留する
溝の内側の側壁がなく、ヒューズ素子１は切断後完璧に
外観的にも電気的にも切断が完了する。この事から導電
性金属を用いたヒューズ素子を有する半導体装置の不良
を大幅に低減できることになる。
３及び図１４のヒューズ列の所定のヒューズ素子１の切
断部分にレーザビームをヒューズ窓２から照射する。レ
ーザビームがヒューズ窓の上方から照射された直後は、
絶縁膜４とヒューズ素子１を構成するＷ膜１０１が破壊
され飛ばされる。このときこのヒューズは、ヒューズ素
子１上の絶縁膜４とヒューズ素子１のＷ膜１０１が飛ば
される。従来はヒューズ素子１のみの幅しか溝ができな
かったのに、この実施例では凹部５００があるため、ヒ
ューズ素子１の側面に存在する絶縁膜の薄い壁も破壊さ
れ凹部５００分の幅広の溝ができる。そして従来と同様
にＴｉＮ／Ｔｉ膜１０２は底面にあるためそこに残り、
レーザビームのエネルギーで溶解する。さらに、レーザ
ビームのエネルギーにより、ヒューズ窓２の上方に溶解
したＴｉＮ／Ｔｉ膜１０２は移動を始め、ヒューズ素子
１のあった底面から凹部５００の方向に抜けようとす
る。そして、ヒューズ素子１のあった底面からＴｉＮ／
Ｔｉ膜１０２は飛散し、従来技術のようにＴｉＮ／Ｔｉ
膜１０２が溝の両側面に残留することはなく、また、電
気的に導通することはまったく無い。ヒューズ素子１と
凹部５００との間の絶縁膜４が破壊され無くなる為、従
来技術で問題となったＴｉＮ／Ｔｉ膜が溶解し残留する
溝の内側の側壁がなく、ヒューズ素子１は切断後完璧に
外観的にも電気的にも切断が完了する。この事から導電
性金属を用いたヒューズ素子を有する半導体装置の不良
を大幅に低減できることになる。
【００２７】次に、この実施例におけるヒューズ素子切
断部の両側面に設けた溝もしくは凹部を形成する製造工
程を説明する。通常、Ａｌ配線の工程終了後にパッシベ
ーション膜を形成し、電極パッドとヒューズ素子窓を開
ける工程が行われる。この実施例の凹部５００は、その
電極パッドとヒューズ素子窓を開けた後に、凹部を設け
る領域以外の部分をフォトレジストで覆い、上方向から
ＲＩＥ(Reactive IonEtching)などで異方性エッチング
を行う。これにより図１３及び図１４に示すような凹部
５００が形成される。
断部の両側面に設けた溝もしくは凹部を形成する製造工
程を説明する。通常、Ａｌ配線の工程終了後にパッシベ
ーション膜を形成し、電極パッドとヒューズ素子窓を開
ける工程が行われる。この実施例の凹部５００は、その
電極パッドとヒューズ素子窓を開けた後に、凹部を設け
る領域以外の部分をフォトレジストで覆い、上方向から
ＲＩＥ(Reactive IonEtching)などで異方性エッチング
を行う。これにより図１３及び図１４に示すような凹部
５００が形成される。
【００２８】以上の各実施例に用いるヒューズ素子の形
状及び基板上の配置について、図１５及び図１６を参照
して説明する。図１５及び図１６は、各実施例に用いら
れるヒューズ素子及びこのヒューズ素子の両側に配置さ
れたダミーヒューズ素子及び絶縁膜の凹部の平面図であ
る。ヒューズ素子１の幅Ｌは０＜Ｌ＜２μｍであり、ヒ
ューズ素子１の長さｙは、ダミーヒューズ素子１５の長
さｙ′より長い（ｙ＞ｙ′）。ヒューズ素子とダミーヒ
ューズ素子間の距離ｘは２Ｌより小さい（ｘ＜２Ｌ）。
ダミーヒューズ素子の幅Ｌ′はＬ／４より広く、２ｈ／
５より狭い（Ｌ／４＜Ｌ′＜２ｈ／５）。ただし、隣接
するヒューズ素子間の距離をｈとする。絶縁膜の凹部５
００の幅Ｖは隣接するヒューズ素子間の距離ｈより小さ
い（Ｖ＜ｈ）。凹部５００の長さｙ″はヒューズ素子１
の長さｙより短い（ｙ″＜ｙ）。ヒューズ素子１と凹部
５００間の距離ｘ′は２Ｌより短い（ｘ′＜２Ｌ）。な
お、前述の実施例では、ヒューズ素子の金属層にタング
ステンを用いて説明しているが、これは１例であり、本
発明は、タングステンに代えて他の高融点金属を用いて
も良く、また、アルミニウムを用いても良い。
状及び基板上の配置について、図１５及び図１６を参照
して説明する。図１５及び図１６は、各実施例に用いら
れるヒューズ素子及びこのヒューズ素子の両側に配置さ
れたダミーヒューズ素子及び絶縁膜の凹部の平面図であ
る。ヒューズ素子１の幅Ｌは０＜Ｌ＜２μｍであり、ヒ
ューズ素子１の長さｙは、ダミーヒューズ素子１５の長
さｙ′より長い（ｙ＞ｙ′）。ヒューズ素子とダミーヒ
ューズ素子間の距離ｘは２Ｌより小さい（ｘ＜２Ｌ）。
ダミーヒューズ素子の幅Ｌ′はＬ／４より広く、２ｈ／
５より狭い（Ｌ／４＜Ｌ′＜２ｈ／５）。ただし、隣接
するヒューズ素子間の距離をｈとする。絶縁膜の凹部５
００の幅Ｖは隣接するヒューズ素子間の距離ｈより小さ
い（Ｖ＜ｈ）。凹部５００の長さｙ″はヒューズ素子１
の長さｙより短い（ｙ″＜ｙ）。ヒューズ素子１と凹部
５００間の距離ｘ′は２Ｌより短い（ｘ′＜２Ｌ）。な
お、前述の実施例では、ヒューズ素子の金属層にタング
ステンを用いて説明しているが、これは１例であり、本
発明は、タングステンに代えて他の高融点金属を用いて
も良く、また、アルミニウムを用いても良い。
【００２９】
【発明の効果】本発明は、以上のような構成により、ヒ
ューズ素子の切断部の両側面に少なくとも一つずつダミ
ーヒューズを設けているので溶断されたヒューズ素子の
残膜はダミーヒューズ素子に付着して電気的な切断が確
実に行え、したがって、半導体装置の不良品率を大幅に
低減できる。また、ヒューズ列を構成するヒューズ素子
の間に、隣接するヒューズ素子と共有するダミーヒュー
ズ素子あるいは絶縁膜の溝又は凹部を底面の位置がヒュ
ーズ素子表面より少なくとも下にくるように設けている
ので、ヒューズ素子は電気的な切断が確実に行えるとと
もに半導体装置の高集積化及び微細化が進む。
ューズ素子の切断部の両側面に少なくとも一つずつダミ
ーヒューズを設けているので溶断されたヒューズ素子の
残膜はダミーヒューズ素子に付着して電気的な切断が確
実に行え、したがって、半導体装置の不良品率を大幅に
低減できる。また、ヒューズ列を構成するヒューズ素子
の間に、隣接するヒューズ素子と共有するダミーヒュー
ズ素子あるいは絶縁膜の溝又は凹部を底面の位置がヒュ
ーズ素子表面より少なくとも下にくるように設けている
ので、ヒューズ素子は電気的な切断が確実に行えるとと
もに半導体装置の高集積化及び微細化が進む。
【図１】本発明の第１の実施例の半導体基板上のヒュー
ズ素子の平面図。
ズ素子の平面図。
【図２】図１のＡ−Ａ′線に沿う部分の断面図。
【図３】図１のヒューズ素子のレーザビーム照射による
切断を説明する断面図。
切断を説明する断面図。
【図４】図１のヒューズ素子のレーザビーム照射による
切断を説明する断面図。
切断を説明する断面図。
【図５】図１のヒューズ素子のレーザビーム照射による
切断を説明する断面図。
切断を説明する断面図。
【図６】図１のヒューズ素子の平面図。
【図７】第１の実施例のヒューズ素子を適用したＤＲＡ
Ｍのローヒューズセレクタの概念図。
Ｍのローヒューズセレクタの概念図。
【図８】第１の実施例のヒューズ素子部分が示された半
導体基板の断面図。
導体基板の断面図。
【図９】第１の実施例の第２の配線層部分が示された半
導体基板の断面図。
導体基板の断面図。
【図１０】本発明による半導体メモリが示された半導体
基板の平面図。
基板の平面図。
【図１１】第２の実施例の半導体基板上のヒューズ素子
の平面図。
の平面図。
【図１２】第３の実施例の半導体基板上のヒューズ素子
の平面図。
の平面図。
【図１３】第４の実施例の半導体基板上のヒューズ素子
の平面図。
の平面図。
【図１４】図１３のＡ−Ａ′線に沿う部分の断面図。
【図１５】本発明の半導体基板上のヒューズ素子の平面
図。
図。
【図１６】本発明の半導体基板上のヒューズ素子の平面
図。
図。
【図１７】従来の第２の配線層部分が示された半導体基
板の断面図。
板の断面図。
【図１８】従来の半導体基板上のヒューズ素子の平面図
及びそのＡ−Ａ′線に沿う部分の断面図。
及びそのＡ−Ａ′線に沿う部分の断面図。
【図１９】レーザビーム照射位置及び照射方向を示した
従来のヒューズ素子の平面図及び断面図。
従来のヒューズ素子の平面図及び断面図。
【図２０】レーザビームで照射しヒューズ素子を切断し
たあとの平面図及び断面図。
たあとの平面図及び断面図。
【図２１】図２０の丸で囲ったエリアＱの拡大図。
【図２２】図２０の丸で囲ったエリアＲの拡大図。
【図２３】従来のヒューズ素子をレーザビームで切断す
る工程断面図。
る工程断面図。
【図２４】従来のヒューズ素子をレーザビームで切断す
る工程断面図。
る工程断面図。
１ ヒューズ素子 ２ ヒューズ窓 ３ 半導体基板 ４、２４、４１、４２、４３ 絶縁膜 ５ ゲート電極 ６ パッシベーション膜 ７ Ａｌ配線 １５ ダミーヒューズ素子 ２０ ドレイン領域 ２１ 熱酸化膜 ２２ 絶縁膜のコンタクト孔 ２３ 配線 １０１、２３３ Ｗ膜 １０２、２３４ ＴｉＮ／Ｔｉ膜 ２００、２０１ 絶縁膜の溝 ２３１ ＭｏＳｉ膜 ２３２ ポリシリコン膜 ５００ 絶縁膜の凹部
Claims (3)
- 【請求項１】 複数の半導体素子が形成された半導体基
板と、 前記半導体基板上に形成され、前記複数の半導体素子間
を電気的に接続する配線と、 前記半導体基板上に形成され、前記配線に電気的に接続
され、かつ、この配線が電気的に接続している半導体素
子間に挿入されたヒューズ素子と、 前記ヒューズ素子の少なくとも切断部の両側近傍に間隔
をおいて配置され、このヒューズ素子と同じ材料からな
るダミーヒューズ素子とを備え、 前記ダミーヒューズ素子は、前記ヒューズ素子と同じ平
面上に形成されていることを特徴とする半導体装置。 - 【請求項２】 前記ヒューズ素子は、窒化チタン膜とそ
の上のチタニウム膜の２層からなる下地層と、この下地
層の上のタングステンなどの高融点金属膜又はアルミニ
ウム膜から構成されていることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 複数の半導体素子が形成された半導体基
板と、 前記半導体基板上に形成され、前記複数の半導体素子間
を電気的に接続する配線と、 前記半導体基板上に形成され、前記配線に電気的に接続
され、かつ、この配線が電気的に接続する半導体素子の
間に挿入されているチタニウム膜及びその上の窒化チタ
ン膜の２層からなる下地層と、この下地層の上のタング
ステンなどの高融点金属膜又はアルミニウム膜から構成
されたヒューズ素子と、 前記半導体基板上に形成され、少なくとも前記ヒューズ
素子を被覆する絶縁膜とを備え、 前記絶縁膜は、前記ヒューズ素子の少なくとも切断部の
両側近傍に間隔をおいて配置された少なくとも１つの溝
又は凹部を有し、かつ、この溝又は凹部の底面の位置が
前記ヒューズ素子の表面より少なくとも下にあり、前記
ヒューズ素子は前記半導体基板上に複数整列され、各ヒ
ューズ素子の少なくとも切断部の両側近傍に形成される
前記溝又は凹部は、隣接するヒューズ素子の少なくとも
切断部の両側近傍に形成される前記溝又は凹部を共有し
ていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12445094A JP3256626B2 (ja) | 1994-05-15 | 1994-05-15 | 半導体装置 |
| US08/440,389 US5914524A (en) | 1994-05-15 | 1995-05-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12445094A JP3256626B2 (ja) | 1994-05-15 | 1994-05-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07307387A true JPH07307387A (ja) | 1995-11-21 |
| JP3256626B2 JP3256626B2 (ja) | 2002-02-12 |
Family
ID=14885825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12445094A Expired - Fee Related JP3256626B2 (ja) | 1994-05-15 | 1994-05-15 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5914524A (ja) |
| JP (1) | JP3256626B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0746025A2 (en) * | 1995-05-31 | 1996-12-04 | Siemens Aktiengesellschaft | Improved fuse link structures through the addition of dummy structures |
| US6524941B2 (en) | 1998-06-08 | 2003-02-25 | International Business Machines Corporation | Sub-minimum wiring structure |
| US6548358B2 (en) | 1998-06-08 | 2003-04-15 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
| JP2011108777A (ja) * | 2009-11-16 | 2011-06-02 | Renesas Electronics Corp | 半導体装置 |
| JP2016213293A (ja) * | 2015-05-01 | 2016-12-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体集積回路装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976917A (en) | 1998-01-29 | 1999-11-02 | Micron Technology, Inc. | Integrated circuitry fuse forming methods, integrated circuitry programming methods, and related integrated circuitry |
| TW442923B (en) * | 1998-03-20 | 2001-06-23 | Nanya Technology Corp | Manufacturing method of DRAM comprising redundancy circuit region |
| JP4390297B2 (ja) * | 1998-06-19 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6277674B1 (en) * | 1998-10-02 | 2001-08-21 | Micron Technology, Inc. | Semiconductor fuses, methods of using the same, methods of making the same, and semiconductor devices containing the same |
| JP3466929B2 (ja) * | 1998-10-05 | 2003-11-17 | 株式会社東芝 | 半導体装置 |
| US6172929B1 (en) * | 1999-06-25 | 2001-01-09 | Micron Technology, Inc. | Integrated circuit having aligned fuses and methods for forming and programming the fuses |
| KR100340906B1 (ko) | 1999-08-23 | 2002-06-20 | 박종섭 | 반도체 장치의 퓨즈 구조 |
| US6642084B2 (en) * | 2001-01-05 | 2003-11-04 | Micron Technology, Inc. | Methods for forming aligned fuses disposed in an integrated circuit |
| JP2003086687A (ja) * | 2001-09-13 | 2003-03-20 | Seiko Epson Corp | 半導体装置 |
| US6638796B2 (en) | 2002-02-13 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Method of forming a novel top-metal fuse structure |
| US6753482B1 (en) * | 2002-05-06 | 2004-06-22 | Micron Technology, Inc. | Semiconductor component with adjustment circuitry |
| US6872648B2 (en) * | 2002-09-19 | 2005-03-29 | Infineon Technologies Ag | Reduced splattering of unpassivated laser fuses |
| JP2007243075A (ja) * | 2006-03-10 | 2007-09-20 | Ricoh Co Ltd | 半導体装置 |
| US8749020B2 (en) * | 2007-03-09 | 2014-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal e-fuse structure design |
| JP5149576B2 (ja) * | 2007-09-21 | 2013-02-20 | パナソニック株式会社 | 半導体装置 |
| US10600902B2 (en) * | 2008-02-13 | 2020-03-24 | Vishay SIliconix, LLC | Self-repairing field effect transisitor |
| KR20110003051A (ko) * | 2009-07-03 | 2011-01-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US8971006B2 (en) | 2011-02-04 | 2015-03-03 | Denso Corporation | Electronic control device including interrupt wire |
| JP2012164755A (ja) | 2011-02-04 | 2012-08-30 | Denso Corp | 電子制御装置 |
| CN104835800B (zh) * | 2014-02-08 | 2019-01-22 | 北大方正集团有限公司 | 一种集成电路的熔丝结构及其制造方法 |
| JP6549466B2 (ja) * | 2015-10-22 | 2019-07-24 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| KR102471641B1 (ko) * | 2016-02-04 | 2022-11-29 | 에스케이하이닉스 주식회사 | 퓨즈구조 및 그를 포함하는 반도체장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180140A (ja) * | 1984-02-28 | 1985-09-13 | Toshiba Corp | 半導体装置 |
| JPS63140550A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 冗長回路用電気ヒユ−ズ |
| US5015604A (en) * | 1989-08-18 | 1991-05-14 | North American Philips Corp., Signetics Division | Fabrication method using oxidation to control size of fusible link |
| JP2656368B2 (ja) * | 1990-05-08 | 1997-09-24 | 株式会社東芝 | ヒューズの切断方法 |
| KR950015041B1 (ko) * | 1992-11-23 | 1995-12-21 | 삼성전자주식회사 | 로우리던던시회로를 가지는 고집적 반도체 메모리 장치 |
| JPH06252268A (ja) * | 1993-03-02 | 1994-09-09 | Nec Kyushu Ltd | 半導体装置 |
| JPH06275094A (ja) * | 1993-03-23 | 1994-09-30 | Mitsubishi Electric Corp | 半導体装置および半導体メモリ装置 |
| US5420455A (en) * | 1994-03-31 | 1995-05-30 | International Business Machines Corp. | Array fuse damage protection devices and fabrication method |
| US5608257A (en) * | 1995-06-07 | 1997-03-04 | International Business Machines Corporation | Fuse element for effective laser blow in an integrated circuit device |
| US5760674A (en) * | 1995-11-28 | 1998-06-02 | International Business Machines Corporation | Fusible links with improved interconnect structure |
-
1994
- 1994-05-15 JP JP12445094A patent/JP3256626B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-12 US US08/440,389 patent/US5914524A/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0746025A2 (en) * | 1995-05-31 | 1996-12-04 | Siemens Aktiengesellschaft | Improved fuse link structures through the addition of dummy structures |
| EP0746025A3 (en) * | 1995-05-31 | 1998-06-03 | Siemens Aktiengesellschaft | Improved fuse link structures through the addition of dummy structures |
| US6524941B2 (en) | 1998-06-08 | 2003-02-25 | International Business Machines Corporation | Sub-minimum wiring structure |
| US6548358B2 (en) | 1998-06-08 | 2003-04-15 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
| US6573585B2 (en) | 1998-06-08 | 2003-06-03 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
| JP2011108777A (ja) * | 2009-11-16 | 2011-06-02 | Renesas Electronics Corp | 半導体装置 |
| JP2016213293A (ja) * | 2015-05-01 | 2016-12-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3256626B2 (ja) | 2002-02-12 |
| US5914524A (en) | 1999-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3256626B2 (ja) | 半導体装置 | |
| US7402464B2 (en) | Fuse box of semiconductor device and fabrication method thereof | |
| US5589706A (en) | Fuse link structures through the addition of dummy structures | |
| JP2002043432A (ja) | 半導体装置およびその製造方法 | |
| JP2003086687A (ja) | 半導体装置 | |
| KR100297222B1 (ko) | 반도체장치및그제조방법 | |
| US6750529B2 (en) | Semiconductor devices including fuses and multiple insulation layers | |
| US6303970B1 (en) | Semiconductor device with a plurality of fuses | |
| KR100332456B1 (ko) | 퓨즈를 갖는 반도체 소자 및 그 제조방법 | |
| JP3625560B2 (ja) | 半導体装置およびヒューズの切断方法 | |
| US20030038339A1 (en) | Semiconductor devices | |
| US7804153B2 (en) | Semiconductor device preventing bridge between fuse pattern and guard ring | |
| JP3287293B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11340434A (ja) | 半導体装置及びその製造方法 | |
| US8860175B2 (en) | Fuse of semiconductor device and method for forming the same | |
| JPH09172087A (ja) | 半導体装置 | |
| US6876015B2 (en) | Semiconductor devices | |
| JP3224960B2 (ja) | 半導体装置 | |
| KR100921829B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100578224B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| US6310396B1 (en) | Semiconductor circuit apparatus and method for fabricating the semiconductor circuit apparatus | |
| JPH0831944A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100792442B1 (ko) | 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법 | |
| KR20040059789A (ko) | 반도체 장치의 제조방법 | |
| JPH03235351A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071130 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081130 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091130 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |