JP2011108777A

JP2011108777A - 半導体装置

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Publication number: JP2011108777A
Application number: JP2009260911A
Authority: JP
Inventors: Shigeki Obayashi; 茂樹大林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-11-16
Filing date: 2009-11-16
Publication date: 2011-06-02
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Abstract

【課題】ヒューズの線幅の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】この半導体装置１では、ヒューズＦＵに隣接してダミーヒューズＤＦＵを設け、ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅を最小線幅に設定し、ヒューズＦＵおよびダミーヒューズＤＦＵの間隔を最小間隔に設定した。したがって、ＯＰＣによってヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。
【選択図】図１０

Description

この発明は半導体装置に関し、特に、溶断されるか否かによってデータ信号を記憶するヒューズを備えた半導体装置に関する。

半導体集積回路装置（半導体装置）においては、種々の用途に対してヒューズプログラム回路が用いられる。ヒューズプログラム回路は、ヒューズ素子の溶断／非溶断によりその出力信号の状態が、固定的に設定される。たとえば、アナログ回路の定数を微調整（トリミング）するために、このようなヒューズ素子が用いられる。具体的に、トランジスタ素子の電流駆動力の調整、基準電流源の供給電流量の調整、および／または基準電圧源の生成する基準電圧レベルの調整などを行なうために、ヒューズ素子のプログラミング（溶断／非溶断）が行なわれる。また、抵抗素子の抵抗値を微調整するためにも、このようなヒューズプログラム回路が用いられる。

さらに、半導体メモリにおいては、不良セルを冗長セルで置換するために不良セルを特定する不良アドレスをプログラムする必要があり、このような不良アドレスを格納するためにヒューズプログラム回路が用いられる。このようなヒューズプログラム回路を利用することにより、アナログ回路およびデジタル回路に係わらず回路動作特性の最適化を実現し、また半導体メモリにおいて不良セルの救済による歩留まりの改善を図る。

このようなヒューズプログラムにおいて、ヒューズ素子を電流により溶断する配線溶断型電気ヒューズ素子を含むヒューズプログラム回路の構成が、特許文献１（特開２００７−３１７８８２号公報）に示されている。この特許文献１に記される構成においては、多層金属配線層の上層の配線を用いてヒューズを形成し、このヒューズを囲むように拡散防護壁を形成する。ヒューズは銅（Ｃｕ）配線で形成され、溶断後の銅の拡散による切断不良が生じるのを拡散防護壁により抑制する。

特開２００７−３１７８８２号公報

このようなヒューズを小電流で溶断させるためには、ヒューズをできるだけ細く形成する必要がある。しかし、１００ｎｍノード以下の製造プロセスでは、孤立した銅配線であるヒューズを最小線幅に設計しても、実際には最小線幅よりも太く形成されると言う問題がある。

すなわち、そのような製造プロセスでは、ＯＰＣ（Optical Proximity Correction)が行なわれる。ＯＰＣとは、製造装置の解像力の不足を予め考慮して元画像に修正を加える技術である。このＯＰＣでは、最小線幅の複数の配線が最小間隔で配列された領域で露光条件が最適化され、孤立した配線の解像度が低下してしまう。このため、孤立した銅配線であるヒューズを最小線幅に設計しても、実際には太く形成されてしまう。

また、特許文献１では、各ヒューズ毎に拡散防護壁を設けていたので、ヒューズの数が多くなると、レイアウト面積が大きくなると言う問題があった。

それゆえに、この発明の主たる目的は、ヒューズの線幅の縮小化を図ることが可能な半導体装置を提供することである。

また、この発明の他の目的は、レイアウト面積の縮小化を図ることが可能な半導体装置を提供することである。

この発明に係る半導体装置は、複数の金属配線層を有する半導体装置であって、複数の金属配線層のうちの最下層の金属配線層よりも上層の金属配線層のうちの第１の銅配線を用いて形成され、溶断されるか否かによってデータ信号を記憶するたヒューズと、ヒューズに隣接して設けられ、ヒューズと同じ金属配線層のうちの第２の銅配線を用いて形成されたダミーヒューズと、ヒューズおよびダミーヒューズを囲むように複数の金属配線層を用いて形成され、銅の拡散を防止する拡散防護壁とを備えたものである。ここで、ヒューズおよびダミーヒューズの各々の配線幅は拡散防護壁によって囲まれる領域内の最小線幅に設定され、ヒューズおよびダミーヒューズの間隔は、拡散防護壁で囲まれる領域内の最小間隔に設定されている。

また、この発明に係る他の半導体装置は、複数の金属配線層を有する半導体装置であって、複数行複数列に配置され、各々が、溶断されるか否かによってデータ信号を記憶する複数のヒューズと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線と、各ヒューズに対応して設けられ、ゲートが対応のワード線に接続されたトランジスタとを含むメモリアレイを備える。各ヒューズとそれに対応するトランジスタは、ヒューズ電源ノードと対応のビット線との間に直列接続される。各ヒューズは、複数の金属配線層のうちの最下層の金属配線層よりも上層の金属配線層のうちの第１の銅配線を用いて形成される。この半導体装置は、さらに、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択レベルにして、そのワード線に対応する各トランジスタを導通させる行デコーダと、列アドレス信号に従って、複数のビット線のうちのいずれかのビット線を選択する列デコーダと、書込動作時に、ヒューズ電源ノードと列デコーダによって選択されたビット線との間に予め定められた電圧を与えて、選択されたヒューズを溶断させる書込回路と、読出動作時に、ヒューズ電源ノードと列デコーダによって選択されたビット線との間に電流が流れるか否かを検出し、検出結果に応じた論理レベルのデータ信号を出力する読出回路と、少なくとも複数のヒューズを囲むように複数のヒューズと同じ金属配線層の金属配線を用いて形成され、銅の拡散を防止する拡散防護壁とを備える。

この発明に係る半導体装置では、ヒューズに隣接してダミーヒューズが設けられ、ヒューズおよびダミーヒューズの各々の配線幅は最小線幅に設定され、ヒューズおよびダミーヒューズの間隔は最小間隔に設定される。したがって、ヒューズおよびダミーヒューズの露光条件が最適化されるので、最小線幅のヒューズを形成することができる。

また、この発明に係る他の半導体装置では、複数のヒューズを１つの拡散防護壁で囲むので、各ヒューズ毎に拡散防護壁で囲んでいた従来に比べ、レイアウト面積の縮小化を図ることができる。

この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１に示す配線溶断プログラム回路の構成を概略的に示す図である。図１に示すＡＮＤ回路の構成の一例を示す図である。図２に示したヒューズ素子の全体の平面レイアウトを概略的に示す図である。図４に示す線Ｌ５−Ｌ５に沿った断面構造を概略的に示す図である。図４に示す線Ｌ６−Ｌ６に沿った断面構造を概略的に示す図である。図４に示す線Ｌ７−Ｌ７に沿った断面構造を概略的に示す図である。図４に示すヒューズ素子の第２メタル配線層および第２ビアの平面レイアウトを概略的に示す図である。図８に示す平面レイアウトの上層の第３メタル配線層および第３ビアの平面レイアウトを概略的に示す図である。図９に示す配線レイアウトの上層の第４メタル配線層および第４ビアの平面レイアウトを概略的に示す図である。図１０に示す平面レイアウトの上層の第５メタル配線層および第５ビアのレイアウトを概略的に示す図である。図１１に示す平面レイアウトの上層の第６メタル配線層の平面レイアウトを概略的に示す図である。図５に示すヒューズの構成をより詳細に示す図である。図１３に示すヒューズを溶断させる従来方法を示す断面図である。図１３に示すヒューズを溶断させる従来方法を示す平面図である。図１４および図１５に示す従来方法で溶断されたヒューズのＳＥＭ写真である。図１４−図１６に示す従来方法における溶断電流供給トランジスタの動作を示す図である。本願のヒューズ溶断方法における溶断電流供給トランジスタの動作を示す図である。本願のヒューズ溶断方法で利用されるピンチ効果を示す図である。ヒューズを溶断させるときにヒューズに作用するピンチ効果のＦＥＭ解析を用いたシミュレーション結果を示す図である。図１８−図２０に示す本願のヒューズ溶断方法で溶断されたヒューズのＳＥＭ写真である。図１８−図２０に示す本願のヒューズ溶断方法で溶断されたヒューズを立体的に示すイメージ図である。実施の形態１の効果を説明するための図である。実施の形態１の比較例を示す図である。図２４に示した比較例の問題点を示す図である。実施の形態１の変更例１を示す図である。図２６に示した変更例１の効果を示す図である。実施の形態２の変更例２のヒューズ素子の断面構造を概略的に示す図である。図２８に示す第４メタル配線層および第４ビアの平面レイアウトを概略的に示す図である。実施の形態２の変更例３のヒューズ素子の断面構造を概略的に示す図である。図３０に示す第４メタル配線層および第４ビアの平面レイアウトを概略的に示す図である。この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。図３２に示すメモリセルアレイの構成を示す回路図である。図３３に示す拡散防護壁の構成を示す図である。図３３に示すメモリセルのヒューズのレイアウトを示す図である。図３３に示すメモリセルのトランジスタのレイアウトを示す図である。図３５に示すメタル配線層と図３６に示すトランジスタとの間のメタル配線層のレイアウトを示す図である。実施の形態２の変更例を示す図である。実施の形態２の他の変更例を示す図である。図３９に示すメモリセルのトランジスタのレイアウトを示す図である。図３９に示すメタル配線層と図４０に示すトランジスタとの間のメタル配線層のレイアウトを示す図である。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置１は、所定の機能を実現する内部回路（コア回路）２と、内部回路２の動作状態または動作態様を規定する情報（内部回路に関連する情報）を固定的に記憶する配線溶断プログラム回路４と、信号入出力回路（Ｉ／Ｏ）５とを含む。

この半導体装置１は、１つの半導体チップ上に形成されてもよく、また他のプロセッサまたはメモリなどの機能ブロックと同一チップ上に集積化されてもよく、この半導体装置は、半導体集積回路装置と等価である。

内部回路２は、電源パッドＰ１を介して外部から与えられる電源電圧ＶＤＤを動作電源電圧として受けるとともに、接地パッドＰ５を介して外部から与えられる接地電圧ＶＳＳを基準電圧として受け、所定の機能を実現する。この内部回路２は、半導体装置（半導体集積回路装置）１のコア回路であり、たとえばメモリセルアレイを含むメモリ回路であってもよく、またプロセッサなどの処理装置であってもよい。内部回路２は、銅（Ｃｕ）の多層配線を用いて内部配線の配置・配線が行なわれていればよい。

この内部回路２においては、ヒューズ情報利用回路３が含まれ、ヒューズ情報利用回路
３は、配線溶断プログラム回路４からのプログラム情報（ヒューズ情報）に従ってその動作状態または動作態様が規定される。

たとえばこの内部回路２がメモリ回路の場合、ヒューズ情報利用回路３は不良セル救済のための冗長デコーダを含み、この冗長デコーダが配線溶断プログラム回路４の記憶情報に従って選択的に冗長置換を行なって不良セルの救済を行なう。このヒューズ情報利用回路３は、また、配線溶断プログラム回路４からのプログレシブ情報（ヒューズ情報）に従ってその発生する電圧レベルまたは電流、もしくは抵抗値などのアナログ量が設定されてもよい。

配線溶断プログラム回路４は、複数のヒューズ素子を含み、これらのヒューズ素子の溶断／非溶断により情報を固定的に記憶する。ヒューズ素子ＦＳのヒューズは、多層配線の内の第ｉ層の配線Ｍｉにより形成される。

この配線溶断プログラム回路４は、内部回路２と同じ配線およびメタル配線（銅（Ｃｕ）配線）のうちの上層のメタル配線を用いてヒューズ素子を実現する。配線溶断プログラム回路４は、電源ノードＰ１からの電源電圧ＶＤＤと、接地パッドＰ５からの接地電圧ＶＳＳと、ヒューズ電源パッドＰ２を介して外部から与えられるヒューズゲート電源電圧ＦＧＶＤＤとを受ける。このヒューズゲート電源電圧ＦＧＶＤＤは、ヒューズ素子プログラム時に、溶断用の電流を流すための制御電圧として利用される。ヒューズゲート電源電圧ＦＧＶＤＤを外部から印加することにより、ヒューズ溶断時にヒューズに供給される溶断電流量を最適値に設定する。

この配線溶断プログラム回路４においては、後に説明するように、複数のヒューズ素子が並列に配列され、これらのヒューズ素子の溶断／非溶断の選択的なプログラムを行なうためにスキャンパスが設けられる。このスキャンパスにおいては、ヒューズ素子に対応してフリップフロップが設けられる。フリップフロップ列で構成されるスキャンパスを介して入力パッドＰ３からのシリアル入力ＳＩＮを転送し、各ヒューズ素子に対応するフリップフロップにヒューズプログラム情報を設定し、出力パッドＰ６からフリップフロップの記憶情報をシリアル出力ＳＯＵＴとして出力する。シリアル出力ＳＯＵＴの用途については、後に説明する。

信号入出力回路５は、電源パッドＰ１からの電源電圧ＶＤＤと、接地パッドＰ５からの接地電圧ＶＳＳを受けて動作し、大きな駆動力と、低い出力インピーダンスを有する。この信号入出力回路５は、内部回路２で生成された複数ビットのデータ信号Ｄおよび制御信号ＣＮＴの振幅を拡大し、複数の入出力パッドＰ４を介して外部に出力する。また、信号入出力回路５は、外部から複数の入出力パッドＰ４を介して与えられた複数ビットのデータ信号Ｄおよび制御信号ＣＮＴの振幅を縮小し、内部回路２に与える。

内部回路２、ヒューズ情報利用回路３、および配線溶断プログラム回路４を構成するトランジスタとしては、高速動作が可能な低耐圧トランジスタが用いられる。この低耐圧トランジスタのゲート絶縁膜は、耐圧が低く、膜厚が薄く、所定の材料（たとえば窒化されたシリコン酸化膜や、ＨＦ化合物で構成された高誘電率材料）で形成される。一方、信号入出力回路５には、低耐圧トランジスタの他に、高耐圧トランジスタも使用される。この高耐圧トランジスタのゲート絶縁膜は、低耐圧トランジスタのゲート絶縁膜よりも耐圧は高く、膜厚が厚く、低耐圧トランジスタのゲート絶縁膜とは異なる材料で形成される。高耐圧トランジスタは、低耐圧トランジスタよりも、動作電圧範囲が大きく、高い駆動力を持ち、動作速度は遅い。

図２は、配線溶断プログラム回路４の具体的構成の一例を示す図である。図２において、配線溶断プログラム回路４は、各々がヒューズ回路を含みかつ互いに縦続接続される複数のヒューズプログラム回路ＦＰＫ１−ＦＰＫｎを含む。これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎの数は任意である。このヒューズプログラム回路ＦＰＫ１−ＦＰＫｎは、同一構成を有するため、図２においては、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎ各々において同一または対応する部分には同一参照番号を付す。ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎは、上記低耐圧トランジスタで構成される。

ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎの各々は、電源電圧ＶＤＤを供給するノード（ヒューズ電源ノード）と内部ノードＮＤ１の間に接続されるヒューズ素子ＦＳと、内部ノードＮＤ１と接地ノードの間に接続される溶断電流供給トランジスタＣＴｒと、溶断電流供給トランジスタＣＴｒの導通を制御する３入力ＡＮＤ回路ＡＧ１を含む。ＡＮＤ回路ＡＧ１は、内部ヒューズゲート電源電圧ＦＧＶＤ１を動作電源電圧として受ける。

このヒューズゲート電源電圧ＦＧＶＤ１は、電源電圧ＶＤＤおよび外部ヒューズゲート電源電圧ＦＧＶＤＤの一方を溶断イネーブル信号ＣＵＴＥＮに従って選択する電圧選択回路９から与えられる。溶断イネーブル信号ＣＵＴＥＮは、ヒューズ素子ＦＳの溶断時に活性化される。

ヒューズプログラム回路ＦＰＫ２−ＦＰＫｎ各々においては、また、プログラムスキャ
ンフリップフロップ（ＦＦ）ＰＳＲとＦＳ選択スキャンフリップフロップ（ＦＦ）ＦＳＳＲが設けられ、これらのフリップフロップＰＳＲおよびＦＳＳＲにより、ヒューズ素子ＦＳの溶断／非溶断を規定するプログラム情報の転送および設定が行なわれる。

ＡＮＤ回路ＡＧ１は、対応のＦＳ選択スキャンフリップフロップＦＳＳＲの出力信号と対応のプログラムスキャンフリップフロップＰＳＲの出力信号とヒューズカットクロック信号ＦＣＣＬＫとを受ける。

ＦＳ選択スキャンフリップフロップＦＳＳＲは、前段のヒューズプログラム回路のＦＳ選択スキャンフリップフロップＦＳＳＲの出力データを、ヒューズ選択スキャンクロック信号ＳＥＳＣＬＫに従って取込み次段へ転送する。プログラムスキャンフリップフロップＰＳＲは、入力部に配置されたマルチプレクサ（ＭＵＸ）ＳＸ１を介して与えられるデータを、プログラムスキャンクロック信号ＰＳＣＬＫに従って取込み、次段へ転送する。したがって、ＦＳ選択スキャンフリップフロップＦＳＳＲは、ヒューズ選択スキャンクロック信号ＳＥＳＣＬＫに従ってシフト動作を行なってデータを転送するスキャンパスを構成し、また、プログラムスキャンフリップフロップＰＳＲも、プログラムスキャンクロック信号ＰＳＣＬＫに従って順次シフト動作を行なってデータを転送するスキャンパスを構成する。

これらのフリップフロップＦＳＳＲおよびＰＳＲの組を、各ヒューズ回路（ヒューズ素子ＦＳと溶断電流供給トランジスタＣＴｒで構成される）に対応して設けることにより、ヒューズ回路のヒューズ素子ＦＳのプログラミング（溶断／非溶断処理）を、選択的にかつ逐次的に１つのヒューズ素子単位で実行することができる。また、少ないパッドを用いて、ヒューズ素子のプログラム情報を各ヒューズ素子に対して転送することができる。

ヒューズプログラム回路ＦＰＫ２−ＦＰＫｎの各々は、さらに、ノードＮＤ１の電圧レベルに従ってヒューズ素子ＦＳの切断状態を判定する切断判定回路ＣＪＣと、プログラムスキャンフリップフロップＰＳＲの出力信号と切断判定回路ＣＪＣの出力信号の一方を選択して出力するマルチプレクサＳＸ２を含む。マルチプレクサＳＸ２の出力信号は、また、対応の同じヒューズプログラム回路内に設けられるマルチプレクサＳＸ１へ与えられる。このマルチプレクサＳＸ１は、前段のプログラムスキャンフリップフロップＰＳＲの出力信号と対応のマルチプレクサＳＸ２の出力信号の一方を、スキャン選択信号ＳＣＳＥＬに従って選択する。ここで、「切断」と「溶断」とを同じ意味で用いる。

１つのヒューズプログラム回路において２つのマルチプレクサＳＸ１およびＳＸ２を用い、そのデータ転送経路を切換えることにより、以下の効果を得ることができる。マルチプレクサＳＸ１によりマルチプレクサＳＸ２の出力信号を選択してプログラムスキャンフリップフロップＰＳＲへ伝達する。マルチプレクサＳＸ２は、テスト動作時、プログラムフリップフロップ選択信号ＰＲＦＦＳＥＬに従って切断判定回路ＣＪＣの出力信号を選択する。この接続態様により、切断判定回路ＣＪＣの出力信号は、順次プログラムスキャンフリップフロップＰＳＲを介して転送され、対応のヒューズ素子ＦＳの状態をシリアル出力ＳＯＵＴとして外部へ読出すことができる。これにより、外部でヒューズ素子ＦＳの切断不良の有無を判定することができる。

また、マルチプレクサＳＸ２において、プログラムスキャンフリップフロップＰＳＲの出力信号を選択し、マルチプレクサＳＸ１においてスキャン選択信号ＳＣＳＥＬに従ってマルチプレクサＳＸ２の出力信号を選択する。この接続態様において、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎ各々において、プログラムスキャンフリップフロップＰＳＲの保持データをフィードバックしてループ状に転送することができる。したがって、プログラムスキャンクロック信号ＰＳＣＬＫを自走状態に設定することができ（各ヒューズプロ
グラム回路ＦＰＫ１−ＦＰＫｎのフリップフロップＰＳＲの保持データが維持され）、クロック信号の制御および設計の自由度が高くなる（タイミング関係の制御が簡略化され、またタイミング関係の自由度が高くなる）。

また、マルチプレクサＳＸ２から、ヒューズ素子ＦＳの溶断／非溶断に応じたプログラム情報ＦＯＳ１−ＦＯＳｎが出力される。マルチプレクサＳＸ２の出力信号をマルチプレクサＳＸ１で選択して対応のプログラムスキャンフリップフロップＰＳＲに格納する。この後、マルチプレクサＳＸ１を前段のフリップフロップＰＳＲの出力信号を選択する状態に設定して、プログラムスキャンフリップフロップＰＳＲの列を介して順次格納データを転送する。この転送データを外部のテスタまたはＢＩＳＴ（ビルトインセルフテスト回路）で書込情報と比較する。これにより、マルチプレクサＳＸ２が正常にプログラムフリップフロップ選択信号ＰＲＦＦＳＥＬに従って切換動作を行なっているかをテストすることができる。

初段のヒューズプログラム回路ＦＰＫ１は、以下の点を除いて、２段以降のヒューズプログラム回路ＦＰＫ２−ＦＰＫｎと構成が同じである。すなわち、ＦＳスキャンフリップフロップＦＳＳＲおよびプログラムスキャンフリップフロップＰＳＲへは、前段のヒューズプログラム回路の出力信号に代えて、外部のテスタまたは同一チップ上に形成されるＢＩＳＴ（ビルトイン・セルフ・テスト回路）からの切断制御情報ＣＴＳＣＩＮおよびヒューズプログラム用のスキャン入力ＳＣＩＮがそれぞれ与えられる。

このヒューズプログラム回路ＦＰＫ１−ＦＰＫｎの出力信号ＦＯＳ１−ＦＯＳｎがヒューズ情報利用回路３の対応の内部状態を設定する回路へ与えられる。

ヒューズ情報利用回路３は、前述のように、メモリ回路における冗長セル置換を行なうための冗長デコーダであってもよく、またアナログ回路の定数を決定する、すなわちアナログ回路の抵抗素子の抵抗値のトリミングまたはトランジスタ素子の駆動電流量の調整または基準電圧レベルの調整）を行なう回路のいずれであってもよい。したがって、ヒューズ情報利用回路３は、これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎのプログラム情報に従って動作態様または動作状態が設定されればよく、配線溶断プログラム回路４において記憶される情報は、内部回路（コア回路）２の内部状態に関連する情報であればよい。

ＦＦ選択スキャンフリップフロップＦＳＳＲの記憶データに従って、各ヒューズプログラム回路において対応のヒューズ素子ＦＳの切断サイクルが規定される。ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎにおいて、順次、プログラムスキャンフリップフロップＰＳＲの格納データおよびヒューズカットクロック信号ＦＣＣＬＫに従って選択的に溶断電流が供給され、書込情報に応じてヒューズ素子ＦＳが選択的に溶断される。

ヒューズ素子ＦＳは、本実施の形態１においては、内部回路（コア回路）に対する電源ノードからの電源電圧ＶＤＤが供給される。この構成の場合、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに対して設けられるヒューズ溶断のための専用のパッドの数を低減することができる。

ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎおよび図２においては示されない制御回路のトランジスタとしては、図１に示す内部回路（コア回路）２において用いられるトランジスタと同一構造（ゲート絶縁膜の膜厚および材質が同じ）を用いる。これにより、配線溶断プログラム回路４の占有面積の増大および製造工程の増加を抑制する。

通常、ヒューズ素子ＦＳの溶断のために必要とされる電流（溶断電流）は、２０ｍＡか
ら４０ｍＡと比較的大きい。しかしながら、後に説明するように、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎにおいては、順次、ＦＳ選択スキャンフリップフロップＦＳＳＲの記憶情報に従って順次選択的にヒューズ素子のプログラム（溶断）が実行されるため、その消費電流は小さく、電源を、内部回路（コア回路）の電源と共有することができ、パッド数を低減することができる。

ＡＮＤゲートＡＧ１に対し、ヒューズゲート電源電圧ＦＧＶＤ１が動作電源電圧として与えられる。ヒューズ溶断時には、ヒューズゲート電源電圧ＦＧＶＤ１として、外部からのヒューズゲート電源電圧ＦＧＶＤＤが選択される。この場合に、単に溶断電流供給トランジスタＣＴｒのゲートを駆動することが要求されるだけであり、ＡＮＤ回路ＡＧ１の消費電流は、交流電流（ＡＣ電流）を含めてもわずかである。したがって、ヒューズ素子ＦＳが数多く設けられる場合においても、１つのヒューズゲート電源電圧ＦＧＶＤＤ供給用のパッド（図１のパッドＰ２）を設けることが要求されるだけであり、配線溶断プログラム回路４のレイアウト面積を低減することができる。

また、マルチプレクサＳＸ２を用いてプログラムスキャンフリップフロップＰＳＲの格納データと切断判定回路ＣＪＣの出力信号の一方を選択して出力する。したがって、ヒューズ素子ＦＳの切断前に、冗長デコーダなどの対象回路（ヒューズ情報利用回路３）の状態をプログラム情報に従って設定してテストを行なうことができる。たとえばメモリ回路などにおいて、ヒューズ情報利用回路の対象回路が冗長デコーダの場合、外部から順次、冗長アドレスを印加して冗長セル行／列を選択し、冗長デコーダおよび冗長セルが正常であるかのテストを行なうことができる。これにより、不良発生時、ヒューズ素子の切断不良と冗長セル系の不良とを分離することができる。

図２に示す各ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに含まれるスキャンフリップフロップＰＳＲおよびＦＳＳＲの構成としては、二相のクロック信号に従ってホールド状態およびスルー状態を繰返す２段のラッチ回路が用いられればよく、その構成としては、任意の構成を利用することができる。

図３は、図２に示すＡＮＤ回路ＡＧ１の構成の一例を示す図である。図３において、ＡＮＤ回路ＡＧ１は、内部回路（コア回路）２の電源電圧ＶＤＤを動作電源電圧として受ける３入力ＮＡＮＤゲート１０と、３入力ＮＡＮＤゲート１０の出力信号の振幅を、内部ヒューズゲート電源電圧ＦＧＶＤ１レベルに変換するレベル変換器１２と、レベル変換器１２の出力信号を反転するインバータ１４を含む。このインバータ１４の出力信号が、図２に示す溶断電流供給トランジスタＣＴｒのゲートへ与えられ、インバータ１４の出力信号に従って溶断電流供給トランジスタＣＴｒのゲート電圧が制御される。

このＡＮＤ回路ＡＧ１において、ＮＡＮＤゲート１０に対し、プログラムスキャンフリップフロップＰＳＲと、ＦＳ選択スキャンフリップフロップＦＳＳＲの出力信号と、ヒューズカットクロック信号ＦＣＣＬＫとが与えられる。これらの信号の振幅は、内部回路（コア回路）の電源電圧ＶＤＤのレベルである。ＮＡＮＤゲート１０は、これらの与えられた信号に従って電源電圧振幅の信号を生成し、すべての入力信号がＨレベルのときにＬレベルの信号を出力する。

レベル変換器１２およびインバータ１４は、電源ノード１３に、内部ヒューズゲート電源電圧ＦＧＶＤ１を動作電源電圧として受け、ＮＡＮＤゲート１０の出力信号の振幅を、内部ヒューズゲート電源電圧ＦＧＶＤ１レベルに変換する。

レベル変換器１２は、交差結合される１対のＰチャネルＭＯＳトランジスタと、これらの１対のＰチャネルＭＯＳトランジスタと接地ノードの間にそれぞれ接続され、ＮＡＮＤゲート１０の出力信号およびその反転信号を受ける１対のＮチャネルＭＯＳトランジスタを含む。ＮＡＮＤゲート１０の出力信号がＨレベルのとき、レベル変換器１２においてインバータ１４への出力信号がＨレベルとなり、応じて、Ｌレベルの信号がインバータ１４から出力される。一方、ＮＡＮＤゲート１０の出力信号がＬレベルのとき、レベル変換器１２においてインバータ１４への出力信号がＬレベルとなり、インバータ１４の出力信号が、ヒューズゲート電源電圧ＦＧＶＤ１レベルとなる。

インバータ１４は、このレベル変換器１２の出力信号を反転し、ＮＡＮＤゲート１０の出力信号と反対の論理値の信号を出力する。従って、フリップフロップＦＳＳＲおよびＰＳＲからのデータとヒューズカットクロック信号ＦＣＣＬＫが全てＨレベルの時に、インバータ１４の出力信号がＨレベルとなり、溶断電流供給トランジスタＣＴｒがオン状態となり、対応のヒューズ素子が溶断される。

このレベル変換器１２およびインバータ１４のヒューズゲート電源ノード１３は、図１に示すヒューズゲート電源パッドＰ２に、図２のヒューズゲート電源選択回路（ＭＵＸ）９を介して結合される。ヒューズ溶断時には、外部からのヒューズゲート電源電圧ＦＧＶＤＤが選択されて内部ヒューズゲート電源線に伝達される。したがって、ヒューズゲート電源パッドＰ２からの電圧ＦＧＶＤＤの電圧レベルを調整することにより、図２に示す溶断電流供給トランジスタＣＴｒのゲート電圧を調整することができる。応じて、ヒューズ素子ＦＳの溶断電流を調整することができ、ヒューズ素子ＦＳのプログラム時の溶断電流を最適化することができる。

このヒューズ選択スキャンフリップフロップＦＳＳＲからの信号がＨレベルとなると、対応のヒューズプログラム回路が選択されたことが示される。プログラムスキャンフリップフロップＦＳＲからの信号のＨレベル／Ｌレベルにより、対応のヒューズ素子の溶断／非溶断が設定される。すなわち、プログラムスキャンフリップフロップＰＳＲからの信号がＨレベルのときには、対応のヒューズ素子を切断することが指定される。

ヒューズカットクロック信号ＦＣＣＬＫは、所定のパルス幅で与えられる。したがってこのヒューズカットクロック信号ＦＣＣＬＫのパルス幅および印加回数を調整することにより、ヒューズ素子溶断に必要な電流パルス幅および電流パルス印加回数を実現することができる。

電源電圧ＶＤＤの投入時においては、内部ヒューズゲート電源電圧ＦＧＶＤ１としてヒューズゲート電源電圧ＦＧＶＤＤが選択される。内部回路電源電圧ＶＤＤが安定化すると、たとえばパワーオンリセット信号に従ってリセット信号ＲＳＴがワンショットパルスの形態で生成される。このリセット信号ＲＳＴが活性化されると、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎのプログラムスキャンフリップフロップＰＳＲおよびＦＳ選択スキャンフリップフロップＦＳＳＲの内部ノードがＬレベルに設定される。これらの出力信号ＣＴＳ（１）−ＣＴＳ（ｎ）およびＳＣ（１）−ＳＣ（ｎ）がすべてＬレベルに固定される。応じて、ＡＮＤ回路ＡＧ１からの出力信号が、Ｌレベルに初期設定される。この状態においては、溶断電流供給トランジスタＣＴｒが、確実に非導通状態に設定され、電源投入時に非切断状態のヒューズ素子ＦＳを介して貫通電流が流れるのを防止することができる。

また、内部回路電源電圧ＶＤＤ投入時、ヒューズゲート電源電圧ＦＧＶＤＤは、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベルに維持される。これは、以下の効果を得るために行なわれる。すなわち、電源投入時においてヒューズゲート電源電圧ＦＧＶＤＤが、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも高い電圧レベルとなると、不安定な状態でＡＮＤ回路ＡＧ１の出力信号がＨレベルとなり
、溶断電流供給トランジスタＣＴｒが導通する可能性がある。非切断状態のヒューズ素子においては溶断電流供給トランジスタＣＴｒのゲート電圧を、このしきい値電圧Ｖｔｈよりも低い電圧レベルに設定することにより、非切断状態のヒューズ素子および溶断電流供給トランジスタを介して大きな貫通電流が流れるのを防止する。

また、レベル変換器１２において、不安定なＮＡＮＤゲート１０の出力信号に従って内部ノードの電圧レベルが中間電圧レベルとなる場合がある。この場合、ヒューズゲート電源電圧ＦＧＶＤＤを、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベルに維持することにより、インバータ１４の出力信号を、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベルに維持することができる。これにより、溶断電流供給トランジスタＣＴｒが導通するのを防止することができる。

したがって、電源投入時、リセット信号ＲＳＴが活性化されるまで、ヒューズゲート電源電圧ＦＧＶＤＤは、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベル（例えば接地電圧レベル）に設定して、電源ノードから接地ノードへ大きな電流が流れる状態が生じるのを防止する。

ヒューズゲート電源電圧ＦＧＶＤＤおよび内部回路電源電圧ＶＤＤは、先の図１に示すように、半導体装置（半導体集積回路装置）外部から与えられる。したがって、外部の電源制御部において、この電源電圧ＶＤＤの供給開始時のパワーオンリセット信号を用いてリセット信号ＲＳＴを生成し、配線溶断プログラム回路４の内部を初期設定した後に、ヒューズゲート電源電圧ＦＧＶＤＤを供給する（その電圧レベルを上昇させる）。この電源制御は、プロセッサなどのシーケンスコントローラにより、この電源供給シーケンスが制御されればよい。

図４は、ヒューズ素子ＦＳの上から見た平面レイアウトを概略的に示す図である。図４において、ヒューズ素子ＦＳの形成領域は、ヒューズＦＵと、ヒューズＦＵ両端に配置されるパッド／ベッド配線領域２０，２２とを含む。パッド／ベッド配線領域２０，２２は、一方がノードＮＤ１に接続され、他方が、電源電圧ＶＤＤを供給する電源線に結合される。

ヒューズＦＵの一方側に２本のダミーヒューズＤＦＵが設けられ、ヒューズＦＵの他方側に２本のダミーヒューズＤＦＵが設けられる。ここでダミーヒューズＤＦＵとは、回路動作に用いられないヒューズ、フローティング状態にされているヒューズ、固定電位が与えられているヒューズのうちのいずれかのヒューズである。通常、ダミーヒューズＤＦＵは、回路動作に関係するものではない。ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅は、ヒューズ素子ＦＳが形成される領域の中の最小線幅に設定されている。また、ヒューズＦＵと４本のダミーヒューズＤＦＵは等間隔で配置され、それらの間隔は、ヒューズ形成領域の中の最小間隔に設定されている。したがって、製造プロセスのＯＰＣにおいてヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。

ヒューズＦＵおよび４本のダミーヒューズＤＦＵの両側に第１の拡散防護壁構造を形成する第１のサブ拡散防護壁構造２４Ａおよび２４Ｂが配置され、この第１の拡散防護壁構造の外部に、第２の拡散防護壁構造を形成する第２のサブ拡散防護壁構造２６Ａ、２６Ｂおよび２６Ｃがコの字形状に連続的に延在して形成される。この第１のサブ拡散防護壁構造２４Ａおよび２４Ｂが電源電圧ＶＤＤを供給する電源線に結合され、第２のサブ拡散防護壁構造２６Ａ、２６Ｂおよび２６Ｃが接地電圧ＶＳＳを伝達する接地線に結合される。これらの拡散防護壁構造２４Ａ，２４Ｂおよび２６Ａ−２６Ｃにより、ヒューズＦＵ溶断時に生成された銅（Ｃｕ）原子の熱拡散の経路を遮断する。

このパッド／ベッド配線領域２０の外部に、さらにグローバル配線領域２８が配置される。このグローバル配線領域２８は、複数のヒューズ素子ＦＳに共通に設けられ、また溝形状ビアと協働してヒューズボックス外部に銅原子が熱拡散するのを防止する拡散防護壁構造を実現する。複数のヒューズ素子ＦＳは、ヒューズＦＵの延在方向と直交する方向（図４中の上下方向）に１列に配列される。

また、図４においては明確に示していないが、ヒューズＦＵの上部（ヒューズトリミング領域上部）には、電源配線を用いて銅拡散防護壁が形成される。

図５は、図４に示す線Ｌ５−Ｌ５に沿った断面構造を概略的に示す図である。図５において、ヒューズ素子ＦＳは、Ｐウェル（半導体基板領域）３０表面上に形成される。このＰウェル３０表面に互いに間をおいて不純物領域３２ｘ、３２ａ−３２ｄおよび３２ｙが形成される。不純物領域３２ａおよび３２ｄは、それぞれ隣接するヒューズ素子間で共有される。不純物領域３２ａ−３２ｄにより、１つのヒューズ素子に対する溶断電流供給トランジスタの単位トランジスタのソース／ドレイン不純物領域が形成され、隣接ヒューズ素子の不純物領域３２ｘおよび３２ｙも、それぞれ対応の溶断電流供給トランジスタのドレイン領域を形成するために利用される。

これらの不純物領域３４ｘ、３２ａ−３２ｄおよび３２ｙの間の基板領域表面上にゲート電極配線３４ｘ、３４ａ−３４ｃおよび３４ｙが配置される。これらの不純物領域およびゲート電極配線により、溶断電流供給単位トランジスタが実現される。

不純物領域３２ｘ、３２ａ−３２ｄおよび３２ｙそれぞれに対応して第１メタル配線層Ｍ１において第１メタル配線３５ｘ、３５ａ−３５ｄおよび３５ｙが配置される。これらの配線はそれぞれ、コンタクト３６ｘ、３６ａ−３６ｄおよび３６ｙを介して対応の不純物領域に接続される。

第２メタル配線層Ｍ２において、第１メタル配線３５ｘ、３５ａ−３５ｄおよび３５ｙに対応してかつ整列して第２メタル配線３７ｘ、３７ａ−３７ｄおよび３７ｙが配置される。これらの第２メタル配線３７ｘ、３７ａ−３７ｄおよび３７ｙは、それぞれ溝形状の第１ビア３８ｘ、３８ａ−３８ｄおよび３８ｙを介して第１メタル配線３５ｘ、３５ａ−３５ｄおよび３５ｙに接続される。第２メタル配線３７ｂおよび３７ｃが、ノードＮＤ１に結合され、溶断電流供給トランジスタのドレイン不純物領域３２ｂおよび３２ｃに結合される。隣接ヒューズ素子においても、同様、第２メタル配線３７ｘおよび３７ｙが、対応のヒューズの端部が接続されるノードＮＤ１を構成し、ドレイン不純物領域３２ｘおよび３２ｙに結合される。

第３メタル配線層Ｍ３においては、第２メタル配線３７ａおよび３７ｄに対応してかつ整列して第３メタル配線３９ａおよび３９ｂが配置される。これらの第２メタル配線３７ｂおよび３７ｃ上には、第３メタル配線は配設されない。第３メタル配線３９ａおよび３９ｂは、それぞれ溝形状の第２ビア４０ａおよび４０ｂを介して下層の第２メタル配線３７ａおよび３７ｄに結合される。

第４メタル配線層Ｍ４において、第３メタル配線３９ａおよび３９ｂに対応してかつ整列して第４メタル配線４１および４１ｂが配設される。また、これらの第４メタル配線４１ａおよび４１ｂの間に、第４メタル配線（銅配線）を用いてヒューズＦＵと４本のダミーヒューズＤＦＵが配設される。

第４メタル配線４１ａおよび４１ｂは、それぞれ溝形状の第３ビア４２ａおよび４２ｂを介して下層の第３メタル配線３９ａおよび３９ｂに結合される。

第５メタル配線層Ｍ５において、第５メタル配線４３ａおよび４３ｂがそれぞれ第４メタル配線４１ａおよび４１ｂに対応してかつ整列して配置され、これらの第５メタル配線４３ａおよび４３ｂの内側に、第５メタル配線４４ａおよび４４ｂが配置される。第５メタル配線４３ａおよび４３ｂは、それぞれ、溝形状の第４ビア４５ａおよび４５ｂを介して第４メタル配線４１ａおよび４１ｂに結合される。第５メタル配線４４ａおよび４４ｂは、それぞれ溝形状の第５ビア４６ａおよび４６ｂを介して第６メタル配線層Ｍ６に形成される第６メタル配線４８に結合される。

第５メタル配線４３ａおよび４３ｂは、接地線に結合され、接地電圧ＶＳＳを伝達する。第６メタル配線４８は、電源線に結合され電源電圧ＶＤＤを伝達する。この第６メタル配線４８は、ヒューズＦＵのトリミング領域４９を蔽うように配置され、上部拡散防護壁配線を構成する。第６メタル配線４８は、グローバル電源線を構成し、電源電圧ＶＤＤを伝達する。ヒューズＦＵ直上部に形成される第６メタル配線４８の形状は、ベタ配線であってもよく、ストライプ形状の配線であってもよい。

第５メタル配線４３ａから第１メタル配線３５ａおよび第５メタル配線４３ｂから第１メタル配線３５ｄが縦方向に連続的に配設され、図４に示す第２拡散防護壁構造２６Ｂおよび２６Ａを、それぞれ構成する。第５メタル配線４４ａおよび４４ｂと第５ビア４６ａおよび４６ｂにより、図４に示す第１拡散防護壁構造２４Ｂおよび２４Ａが形成される。

この図５に示すように、ヒューズＦＵのトリミング領域４９からの破線矢印で示す銅熱拡散経路は、この上層に形成される第５メタル配線４４ａおよび４４ｂにより遮断される。したがって、ヒューズＦＵの銅切片からの銅原子が熱拡散により隣接ヒューズへ伝搬するのを確実に抑制することができる。

また、少なくとも第４メタル配線層Ｍ４および第５メタル配線層Ｍ５の層間絶縁膜はポーラスな低誘電率材料で形成されており、ヒューズＦＵおよび４本のダミーヒューズＤＦＵはポーラスな低誘電率材料で形成された絶縁層内に形成されている。これにより、層間絶縁膜の熱伝導率を下げ、ヒューズＦＵの熱がダミーヒューズＤＦＵに伝達するのを抑制することができる。このため、ダミーヒューズＤＦＵを設けても、ヒューズＦＵを容易に溶断することができる。

ここで、ポーラスな低誘電率材料で形成された絶縁膜としては、ＳｉＯＣ膜がある。このＳｉＯＣ膜は、…−Ｓｉ−Ｏ−Ｓｉ−Ｏ−Ｓｉ−…と続く分子結合鎖において、Ｓｉの残りの２つの結合対にＣＨ_３等が結合されたような酸化シリコン材料で形成される。このＳｉＯＣ膜は、たとえばプラズマＣＶＤ工程によって形成される。

また、ポーラスな低誘電率材料で形成された他の絶縁膜としては、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜がある。このＨＳＱ膜は、Ｓｉ−Ｈ結合を持つ酸化シリコン、または水素含有シルセルキオキサンで形成される。このＨＳＱ膜は、塗布工程によって形成される。

また、ポーラスな低誘電率材料で形成されたさらに他の絶縁膜としては、ＭＳＱ（メチルシルセスキオキサン）膜がある。このＭＳＱ膜は、Ｓｉ−Ｃ結合をもつ酸化シリコン、または炭素含有シルセスキオキサンで形成される。このＭＳＱ膜は、塗布工程により形成される。これらＳｉＯＣ膜、ＨＳＱ膜およびＭＳＱ膜の各々は、空孔を有している。空孔の大きさは１〜５ｎｍ程度である。

また、各配線層の境界領域においては、メタル配線の上面と接するように層間絶縁膜の間に銅拡散防止膜ＣＤＰが配置され、層間絶縁膜を介して銅が熱拡散するのは抑制される。銅拡散防止膜ＣＤＰは、ＳｉＣＮ、ＳｉＮ、ＳｉＣ、ＳｉＣＯ、ＳｉＯＮのうちの少なくとも１つを含む材料で形成される。また、拡散防護壁構造２６Ａおよび２６Ｂは、それぞれ隣接するヒューズ素子間で共有され、ヒューズ素子のレイアウト面積を低減することができる。

図６は、図４に示す線Ｌ６−Ｌ６に沿った断面構造を概略的に示す図である。この図６に示す断面構造において、図５に示す断面構造の対応する構成要素（メタル配線、ビア、不純物領域等）に対しては、同一参照番号を付し、その詳細説明は省略する。

この図６に示す構造においては、図４に示すパッド／ベッド配線領域２０において、第４メタル配線層Ｍ４において第４メタルパッド／ベッド配線５０が配置される。この第４メタルパッド／ベッド配線５０は、複数の単位ビア５１を介して第５メタル配線層Ｍ５に形成されるパッド／ベッド配線５２に結合される。この第５メタルパッド／ベッド配線５２は、その上層に形成される第６メタル配線層Ｍ６のメタル配線５５に単位第５ビア５３を介して結合される。

第６メタル配線５５は、グローバル電源線を構成し、電源電圧ＶＤＤを伝達する。ヒューズＦＵ直上部に形成される第６メタル配線４８（図５参照）は、ヒューズＦＵのトリミング領域４９が覆われる構造であればよいため、図６においては、第６メタル配線５５と第６メタル配線４８とは別の参照番号を付しているが、これらは図示しない第６メタル配線により電気的に結合される。

このヒューズ素子ＦＳの端部においても、第４メタル配線層Ｍ４において、第４メタル配線４１ａ、パッド／ベッド配線５０および第５メタル配線４１ｂが配置されており、このヒューズ素子外部への銅原子の熱拡散経路は遮断される（図６に示す領域においてはヒューズＦＵは設けられていないが、ヒューズＦＵと同一メタル配線層Ｍ４において、パッド／ベッド配線５０が配置されているため）。

図７は、図４に示す線Ｌ７−Ｌ７に沿った断面構造を概略的に示す図である。この図７に示す断面構造は、以下の点で、図５に示すヒューズ素子の断面構造とその構造が異なる。すなわち、図４に示すパッド／ベッド配線領域２２においてヒューズは配置されず、代わりに、ノードＮＤ１を構成するパッド／ベッド配線６４が第４メタル配線層Ｍ４において配置される。パッド／ベッド配線６４は、第３メタル配線層Ｍ３に配置される第４メタル中間配線６０ｕ−６０ｗに単位ビア６２を介してそれぞれ結合される。これらの第４メタル中間配線６０ｕ−６０ｗは、第２メタル配線層Ｍ２に配置される第２メタル配線３７ｂ−３７ｃそれぞれに対応して配置され、それぞれ単位ビア６１ｕ−６０ｗを介して対応の第２メタル配線に結合される。このヒューズ素子ＦＳ形成領域内においては、溶断電流供給トランジスタが複数の単位トランジスタで形成され、各単位トランジスタのドレイン電極に対応して第３メタル中間配線６０（６０ｕ−６０ｗ）が配置される。図７においては、この単位トランジスタが多く形成されることを示すために、第２メタル配線層Ｍ２における第２メタル配線３７ｂ，３７ｃよりも多くの第４メタル中間配線６０が配置されるように示す。

この図７に示すヒューズ素子の断面構造の他の構造は、図５に示すヒューズ素子の断面構造と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。

図７に示すヒューズ素子ＦＳの構造においても、ヒューズＦＵが形成される第４メタル配線層Ｍ４と同一配線層にパッド／ベッド配線６４が形成され、その上部に第５メタル配線４３ａ、４３ｂ、４４ａおよび４４ｂが配置されおり、ヒューズ終端部においても、溝形状ビア４５ａ、４５ｂ、４６ａおよび４６ｂにより、隙間のない拡散防護壁構造が形成されており、ヒューズボックス外部への銅の熱拡散経路を遮断することができる。

また、図５から図７に示すように、隣接ヒューズ素子で第１の拡散防護壁構造を共有しており、また、その内部に第２の防護壁を第５メタル配線層に形成しており、確実に、銅の熱拡散が隣接ヒューズ素子へ生じる経路を遮断することができるとともに、ヒューズ素子の占有面積を低減することができる。

図８は、図４から図７に示すヒューズ素子ＦＳの第２メタル配線層Ｍ２の配線レイアウトを概略的に示す図である。この図８において線Ｌ５−Ｌ５に沿って切断すると図５に示す断面構造の第２メタル配線層Ｍ２の配置が得られ、線Ｌ７−Ｌ７に沿って切断すると図７に示す第２メタル配線層下部の断面構造が得られる。

図８において、第２メタル配線３７ａおよび３７ｄが、縦方向に連続的に延在してヒューズ素子形成領域内に配置される。第２メタル配線３７ａおよび３７ｄ上に溝形状の第２ビア４０ａおよび４０ｂが連続的に縦方向に延在して形成される。この第２メタル配線３７ａおよび３７ｄに対し、横方向に連続的に延在する第２メタル配線７０が形成され、また、この第２メタル配線７０表面に横方向に延在する溝形状第２ビア７１が形成される。溝形状第２ビア４０ａおよび４０ｂが溝形状第２ビア７１に結合され、また、第２メタル配線３７ａおよび３７ｄが、第２メタル配線７０に結合される。

第２メタル配線３７ｂおよび３７ｃが、縦方向に延在して形成され、その端部においてビア６１ｕおよび６１ｗが形成される。この第２メタル配線配置領域外部のグローバル配線領域２８に、横方向に連続的に延在する第２メタル配線７２が形成され、第２メタル配線７２表面上に溝形状第２ビア７３が形成される。これらの配線７２およびビア７３は、電源電圧ＶＤＤを伝達する。

なお、図８において、接地電圧ＶＳＳが印加される配線は、櫛歯状に形成される。接地電圧ＶＳＳが印加される配線（たとえば３７ａ，３７ｄ）とノードＮＤ１を構成する配線群（たとえば３７ｂ，３７ｃ）とは、交互に配置される。接地電圧ＶＳＳが印加される配線（たとえば３７ａ，３７ｄ）は、図５で示した溶断電流供給トランジスタの単位トランジスタのソース不純物領域（たとえば３２ａ，３２ｄ）に接続される。ノードＮＤ１を構成する配線（たとえば３７ｂ，３７ｃ）は、図５で示した溶断電流供給トランジスタの単位トランジスタのドレイン不純物領域（たとえば３２ｂ，３２ｃ）に接続される。

図８に示すように、第２メタル配線層Ｍ２において、破線矢印で示すように、トリミング領域４９からの銅の熱伝搬経路はすべて遮断され、特にヒューズボックス外部への銅の熱拡散経路は確実に遮断される。また、第２メタル配線層において溝形状第２ビア４０ａおよび４０ｂに沿って銅の熱拡散経路が破線矢印で示すように存在するものの、この経路長は、銅の熱拡散距離より十分長く、隣接ヒューズ素子への銅の熱拡散は確実に抑制される。

図９は、図４から図７に示すヒューズ素子の第３メタル配線層Ｍ３の配線レイアウトを概略的に示す図である。図９においても、図５および図７に示す断面構造の切断線Ｌ５−Ｌ５およびＬ７−Ｌ７を併せて示す。

図９において、第３メタル配線３９ａおよび３９ｂが縦方向に延在して形成され、これらの第３メタル配線３９ａおよび３９ｂ表面上に溝形状第３ビア４２ａおよび４２ｂが連続的に縦方向に延在して形成される。これらの第３メタル配線３９ａおよび３９ｂの間に矩形形状の第３メタル中間配線６０が配置される。この第３メタル中間配線６０は、図７に示す第３メタル中間配線６０ｕ，６０ｖおよび６０ｗに対応し、それぞれ第３ビア６２が設けられる。この第３メタル中間配線６０は、図８に示す第２メタル配線３７ｂ，３７ｃにそれぞれビア６１ｕおよび６１ｗを介して結合される。この第３メタル中間配線は、下層の第２メタル配線それぞれに対応して分離されて配置されてもよい（配線６０ｕ、５４０ｗ個々に配設してもよい）。ここでは、図面を簡略化するため、矩形形状の中間配線６０を示す。

第３メタル配線３９ａおよび３９ｂに対応して横方向に連続的に延在して第３メタル配線８０が形成され、この第３メタル配線８０表面に、溝形状第３ビア８１が形成される。第３メタル配線３９ａおよび３９ｂが、第３メタル配線８０に結合され、第３ビア４２ａおよび４２ｂが第３ビア８１に結合される。この第３メタル配線８０は、接地線に結合され、接地電圧ＶＳＳを伝達する。

領域２８において、横方向に連続的に延在して第３メタル配線８２が配設され、この第３メタル配線８２表面上に横方向に連続的に延在する溝形状第３ビア８３が配設される。この第３メタル配線８２は、電源電圧ＶＤＤを伝達する。

この図９において破線矢印で示すように、第３メタル配線層Ｍ３においても、第３メタル配線３９ａ，３９ｂおよび８０と第３ビア４２ａ，４２ｂおよび８１とにより、ヒューズトリミング領域４９からの銅（Ｃｕ）の熱拡散経路は確実に遮断されており、ヒューズボックス外部への銅の熱拡散は確実に抑制される。

図１０は、図４から図７に示すヒューズ素子ＦＳの第４メタル配線層Ｍ４の配線レイアウトを概略的に示す図である。図１０において、図５に示す断面構造に対する切断線Ｌ５−Ｌ５を併せて示す。

図１０において、第４メタル配線４１ａおよび４１ｂが縦方向に延在して配置され、これらの第４メタル配線４１ａおよび４１ｂ表面上に、それぞれ、溝形状の第４ビア４５ａおよび４５ｂが配置される。ヒューズＦＵと４本のダミーヒューズＤＦＵが第４メタル配線層Ｍ４の銅配線を用いて形成される。２本のダミーヒューズＤＦＵがヒューズＦＵの一方側の中央部に隣接して配置され、２本のダミーヒューズＤＦＵがヒューズＦＵの他方側の中央部に隣接して配置されている。フューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅は、ヒューズ形成領域の中の最小線幅に設定されている。また、フューズＦＵと４本のダミーヒューズＤＦＵは等間隔で平行に配置され、それらの間隔は、ヒューズ形成領域の中の最小間隔に設定されている。したがって、製造プロセスのＯＰＣにおいてヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。

また、ヒューズＦＵの両端部それぞれに、パッド／ベッド配線５０およびベッド配線６４が配置される。パッド／ベッド配線５０は、パッド配線５０ａとベッド配線５０ｂとを含み、互いに結合される。パッド配線５０ａがヒューズＦＵの一端に結合され、ベッド配線５０ｂの表面に単位ビア５１が複数個整列して配置される。ベッド配線６４は、第３メタル中間配線６０にビア６２を介して結合され、ノードＮＤ１を構成する。

ベッド配線６４外部領域に、第４メタル配線９０が連続的に横方向に延在して配置され、また、第４メタル配線９０表面上に溝形状第４ビア９１が配置される。第４メタル配線９０が、第４メタル配線４１ａおよび４１ｂに結合され、溝形状第４ビア９１が溝形状第４ビア４５ａおよび４５ｂに結合される。この第４メタル配線９０においては、また上部配線との接続を取るための単位第４ビア９２が複数個整列して配置される。この第４メタル配線９０は、図９に示す第３メタル配線８０にビア８１を介して結合される。

このパッド／ベッド配線５０外部のグローバル配線領域２８に、また横方向に延在して第４メタル配線９３が配置され、またこの第４メタル配線９３上に溝形状の第４ビア９４が配置される。第４メタル配線９３は、図９に示す第３メタル配線８２に第３ビア８３を介して電気的に結合される。第４メタル配線９０が接地線に結合され、接地電圧ＶＳＳを伝達し、第４メタル配線９３が、電源線に結合され、電源電圧ＶＤＤを伝達する。

この図１０に示すように、第４メタル配線層Ｍ４においても、ヒューズトリミング領域４９からの破線矢印で示す銅の熱拡散経路は確実に遮断されており、ヒューズボックス外部への銅の熱拡散は抑制される。また、隣接ヒューズ素子に対する銅の熱拡散経路は存在するものの、この経路の長さは、銅の熱拡散距離より十分長く、隣接ヒューズへの銅原子の熱拡散は確実に抑制される。

図１１は、図４から図７に示すヒューズ素子ＦＳの第５メタル配線層Ｍ５の配線レイアウトを概略的に示す図である。図１１において、ヒューズ素子ＦＳにおいて、第５メタル配線４３ａおよび４３ｂがヒューズ素子形成領域内に連続的に縦方向に延在して配置される。第５メタル配線４３ａおよび４３ｂの内側に、ヒューズ形成領域内において連続的に延在する第５メタル配線４４ａおよび４４ｂが配設される。これらの第５メタル配線４４ａおよび４４ｂ表面上に、溝形状第５ビア４６ａおよび４６ｂがそれぞれ連続的に縦方向に延在して形成される。第５メタル配線４３ａおよび４３ｂ表面にはビアは形成されない。

図１０に示すベッド配線５０ｂに対応して第５メタルベッド配線５２が配設され、これらの第５メタル配線４４ａおよび４４ｂが、第５メタルベッド配線５２により相互結合される。この第５メタルベッド配線５２は、下層のヒューズＦＵのパッド／ベッド配線に結合される。図１１においては、このヒューズＦＵに対して配置されるパッド配線５０ａを示す。また、ヒューズＦＵの第４メタルパッド配線６４もこのヒューズに対する第５メタル配線層の配置を示すために併せて示す。第５メタルベッド配線５２表面には上層配線との電気的接続を取るために、単位第４ビア５３が、複数個整列して配置される。

この第５メタル配線４３ａおよび４３ｂは、ともに、横方向に連続的に延在して配置される第５メタル配線１００に結合される。この第５メタル配線１００は、グローバル接地線を構成し、ヒューズボックス内のヒューズ素子に対して共通に接地電圧ＶＳＳを伝達する。グローバル接地線を構成する第６メタル配線１００には、上層に電源電圧ＶＤＤを伝達する電源線が配置されるため、溝形状ビアは形成されない。同様、第５メタル配線４３ａおよび４３ｂに対しても、その上層に電源配線が配置されるためビアは配置されない。

一方、このベッド配線５２外部のグローバル配線領域２８に、横方向に連続的に延在する第６メタル配線１０１が形成され、この第５メタル配線１０１表面上に、溝形状第５ビア１０２が形成される。溝形状の第５ビア１０２は、溝形状第５ビア４６ａおよび４６ｂに結合され、また、第５メタル配線４４ａおよび４４ｂならびにベッド配線５２が、第５メタル配線１０１に結合される。第５メタル配線１０１は、図１０に示す第４メタル配線９３に、溝形状第４ビア９４を介して結合される。

この図１１に示す構成においても、第５メタル配線層Ｍ５においても、第５メタル配線および溝形状ビアにより、トリミング領域４９からの破線矢印で示す銅の熱拡散経路は確実に遮断され、隣接ヒューズへの銅原子の熱拡散は確実に抑制されるとともに、ヒューズボックス外部への銅の熱拡散も防止される。

図１２は、図４から図７に示すヒューズ素子の第６メタル配線層Ｍ６の配線レイアウトを概略的に示す図である。この図１２においては、下層のヒューズＦＵに対する配線部分および第５メタル配線４３ａおよび４３ｂの配置を併せて示す。

図１２に示す線Ｌ５−Ｌ５、Ｌ６−Ｌ６およびＬ７−Ｌ７は、それぞれ、図５から図７に示す断面構造を得るための切断線を示す。図１２において、第６メタル配線５５が横方向に連続的に延在してベッド配線５２上部に配置される。この第６メタル配線５５は複数のヒューズ素子に共通に設けられ、電源電圧ＶＤＤを伝達し、図１１に示すビア５３を介して下層のベッド配線５２に電気的に結合される。同様、ヒューズ素子の下側領域においても、第６メタル配線５６が、図１１に示す第５メタル配線１００上層に配置され、電源電圧ＶＤＤを複数のヒューズ素子に対して共通に伝達する。

中央部のヒューズＦＵの溶断領域（トリミング領域）４９上部に、図５に示す第６メタル配線４８に対応するメタル配線１１０が配置される。この第６メタル配線１１０は、ベタ配線であり、それぞれ第６メタル配線１１２ａ，１１２ｂおよび１１４ａおよび１１４ｂを介してそれぞれ第６メタル配線５５および５６に結合される。第６メタル配線１１２ａ，１１２ｂは、図１１に示す第５メタル配線４４ａにビア４６ａを介して結合され、また、第６メタル配線１１４ａおよび１１４ｂは、図１１に示す第５メタル配線４４ｂに第５ビア４６ｂを介して結合される。

この図１２に示すように、ヒューズＦＵの溶断領域（トリミング領域）直上部に電源電圧ＶＤＤを伝達する第６メタル配線１１０を配置することにより、ヒューズ溶断部近傍からの銅の熱拡散を抑制することができる。またノードＮＤ１を構成する配線をヒューズ上部の拡散防止配線として利用していないため、銅の熱拡散を防止するために必要とされる配線層の数を低減することができる。

次に、ヒューズＦＵを溶断させる方法について説明する。図１３（ａ）はフューズＦＵの構成を示す断面図であり、図１３（ｂ）はフューズＦＵの構成を示す平面図である。図１３（ｂ）に示す線Ｌ１３Ａ−Ｌ１３Ａは、図１３（ａ）に示す断面構造を得るための切断線を示す。図１３(ａ）（ｂ）において、ヒューズＦＵは、絶縁層１２０の表面に形成された溝内に形成されており、溝の底面および側壁を覆うように形成されたバリア層１２１と、バリア層１２１で囲まれた領域に充填された銅からなる主配線層１２２とを含む。絶縁層１２０の上には、銅の拡散を防止するための銅拡散防止膜１２３と、絶縁層１２４が積層されている。絶縁層１２０，１２４は、ポーラスな低比誘電率材料で形成されている。

図１４（ａ）（ｂ）（ｃ）（ｄ）および図１５（ａ）（ｂ）（ｃ）（ｄ）は、ヒューズＦＵに大電流を流して溶断させる従来の方法を示す図であって、ヒューズＦＵに電流を流し始めてからヒューズＦＵが溶断されるまでの状態を時系列で示す図である。図１５（ａ）（ｂ）（ｃ）（ｄ）に示す線Ｌ１４Ａ−Ｌ１４Ａ，Ｌ１４Ｂ−Ｌ１４Ｂ，Ｌ１４Ｃ−Ｌ１４Ｃ，Ｌ１４Ｄ−Ｌ１４Ｄは、図１４（ａ）（ｂ）（ｃ）（ｄ）に示す断面構造を得るための切断線を示す。また、図中のドットの密度は、銅原子の密度を示している。

まず図１４（ａ）および図１５(ａ）において、ヒューズＦＵに電流を流すと、ヒューズＦＵの中央部で温度が最高になり、ヒューズＦＵの中央部が膨張する。これにより、ヒューズＦＵの上面の両側のエッジにストレスが集中し、２つのクラック１２５が発生する。図１４（ｂ）および図１５(ｂ）においてクラック１２５はさらに大きくなり、図１４（ｃ）および図１５(ｃ）において液状化した銅がクラック１２５に毛細管現象で吸い上げられる。図１４（ｄ）および図１５(ｄ）において、クラック１２５に銅が吸い上げられてヒューズＦＵがあった溝内の銅の密度が小さくなり、ヒューズＦＵにギャップ１２６が発生し、ヒューズＦＵの切断が完了する。

図１６（ａ）（ｂ）は、溶断されたヒューズＦＵのＳＥＭ写真図である。図１６（ａ）は、溶断されたヒューズＦＵの中央断面図であって、図１４（ｄ）に対応する図である。また、図１６（ｂ）は、溶断されたヒューズＦＵを上から見た図であって、図１５（ｄ）に対応する図である。図１６（ａ）（ｂ）から、ヒューズＦＵの両側に羽状のクラック１２５が発生し、その近傍にギャップ１２６が発生していることが分かる。

本願発明者は、クラック１２５に銅が吸い上げられて形成された羽状の金属部分をバタフライ・ウィングと呼ぶこととした。この従来の溶断方法では、バタフライ・ウィングが他の配線（たとえばダミーヒューズＤＦＵ）に接触する恐れがある。そこで、クラック１２５を発生させずにヒューズＦＵを溶断させる必要がある。

ここで、クラック１２５が発生するメカニズムを考察する。上記方法では、ヒューズＦＵを溶断させるために、ヒューズＦＵに大電流を流した。その大電流のため、ジュール加熱（１００ｎｓｅｃ当たり約５００℃）でヒューズＦＵの温度は急速に上昇する。

しかし、ヒューズＦＵの周りの絶縁層１２０，１２４の熱伝導率が低いので、絶縁層１２０，１２４の温度は、ヒューズＦＵと同じ速度で上昇しない。このため、ヒューズＦＵと絶縁層１２０，１２４の間の温度勾配は非常に急となる。同じ温度状態において、絶縁層１２０，１２４とヒューズＦＵの熱膨張率の比率は、およそ１０：１である。このため、非常に大きな熱ストレスがヒューズＦＵの上面部のエッジに発生し、クラック１２５がヒューズＦＵの上面部のエッジに発生すると考えられる。

この仮定より、クラック１２５の発生を抑えるためには、ヒューズＦＵの温度が銅の融点（７００℃）以下である期間は、溶断時の熱ストレスを絶縁層１２０，１２４のブレークダウン強度よりも低く保つ必要があると考えた。そこで、クラック１２５の発生を抑えてヒューズＦＵを溶断するために、溶断電流の制御と、ピンチ効果の利用について検討した。

まず、溶断電流の制御について説明する。上記従来の溶断方法では、溶断電流供給トランジスタＣＴｒにより大電流をヒューズＦＵに流して溶断を行なう。この場合、図１７（ａ）に示すように、トランジスタＣＴｒのＩ−Ｖ特性の飽和領域を使用する。ヒューズＦＵに電流を流すと、ヒューズＦＵの温度が上昇してヒューズＦＵの抵抗値が増大する（Ｒ→２Ｒ→３Ｒ→４Ｒ）。しかし、トランジスタＣＴｒのＩ−Ｖ特性の飽和領域を使用するので、図１７（ｂ）に示すように、ヒューズＦＵに流れる電流は一定である。したがって、ヒューズＦＵで発生するジュール熱（ＩＲ^２）は指数関数的に増加する。

このため、ヒューズＦＵと絶縁層１２０，１２４間の温度勾配は非常に急峻となる。その結果、ヒューズＦＵの上面のエッジの熱ストレスは絶縁層１２０，１２４のブレークダウン強度を超え、クラック１２５がヒューズＦＵの上面のエッジで発生する。このため、クラック１２５の発生を防ぐためには、ヒューズＦＵを溶断させる間、ヒューズＦＵと絶縁層１２０，１２４の間の温度勾配を制御する必要がある。

この温度勾配を減少させるために、図１８（ａ）に示すように、ヒューズＦＵを溶断させる期間は、トランジスタＣＴｒのＩ−Ｖ特性の線形領域から飽和領域の間の電流が変化する領域を使用する。具体的には、トランジスタＣＴｒのゲートに印加するヒューズゲート電源電圧ＦＧＶＤＤを電源電圧ＶＤＤよりも低い適値に設定する。ヒューズＦＵに電流を流すと、ヒューズＦＵの温度が上昇してヒューズＦＵの抵抗値が増大する（Ｒ→２Ｒ→３Ｒ→４Ｒ）。しかし、トランジスタＣＴｒのＩ−Ｖ特性の線形領域を使用するので、図１８（ｂ）に示すように、ヒューズＦＵに流れる電流は徐々に低下する。これにより、ジュール熱により引き起こされるヒューズＦＵの急速な温度上昇を抑えることができ、その結果、温度勾配を減少させることができる。この現象を利用することにより、クラック１２５の発生を防ぐことができる。また、溶断電流供給トランジスタＣＴrとして上述の低耐圧トランジスタを用いることにり、ヒューズＦＵの急速な温度上昇を抑えることができ、その結果、温度勾配を減少させることができる。なお、溶断電流供給トランジスタＣＴrとして高耐圧トランジスタを用いた場合には、図１７で示した飽和領域を使用することとなるので、クラックが発生してしまう。

次に、ピンチ効果の利用について説明する。図１９（ａ）（ｂ）に、フレミングの左手の法則を示す。図１９（ａ）（ｂ）より、ヒューズＦＵに電流を流すと、ヒューズＦＵの周囲から中心に向かってローレンツ力が作用することが分かる。ＦＥＭ解析によりシミュレーションした結果、ヒューズＦＵに働くローレンツ力は２００ＧＮ／ｍ^３もの値となることが分かった。地球表面において質量１ｋｇの物体の重力は約９．８１Ｎ（ニュートン）である。つまり、２００ＧＮ（ニュートン）の力は、１ｋｇの重力の約１０桁も大きな力である。

図２０（ａ）（ｂ）（ｃ）に、ヒューズＦＵを溶断させるときにヒューズＦＵに作用するピンチ効果のＦＥＭ解析を用いたシミュレーション結果を示す。解析を容易にするために、ヒューズＦＵの形状を円筒とし、ヒューズＦＵは空気中に配置されていると仮定した。図２０（ａ）に示すように、ヒューズＦＵが固相である場合は、非常に大きなローレンツ力が作用してもヒューズＦＵの形状は変化しない。しかし、ヒューズＦＵが液相になると、ヒューズＦＵの形状はローレンツ力によって変化する。この現象は一般にピンチ効果と呼ばれる。図２０（ｂ）（ｃ）に示すように、ヒューズＦＵが液相になると、ヒューズＦＵの一部がピンチ効果により急速に中心に向かって縮小する。そして、液相の銅が急速にヒューズＦＵの両端に向かって動くことによりギャップが形成される。その結果、ヒューズＦＵの溶断が完了する。このように、本願発明では、ヒューズＦＵに流す電流をうまく制御して、クラック１２５の発生を抑え、ピンチ効果を利用してヒューズＦＵを溶断させる。

図２１（ａ）は４本の溶断されたヒューズＦＵを上方から見たＳＥＭ写真図であり、図２１（ｂ）は溶断されたヒューズＦＵの中央部を拡大したＳＥＭ写真図であり、図２１（ｃ）は図２１（ｂ）のＡ−Ａ′線断面写真図である。図２１（ａ）（ｂ）（ｃ）から分かるように、図１６（ａ）（ｂ）で示したバタフライ・ウィングは発生していない。また、ヒューズＦＵの溶断箇所は、必ずヒューズＦＵの中央部で見られる。これは、図２０（ａ）（ｂ）（ｃ）で示したシミュレーションにおいて、最も温度の上がるヒューズＦＵの中央部でピンチ効果によってヒューズＦＵが溶断された結果と一致している。ヒューズＦＵを溶断するために電流を流す時間は、ヒューズ１本当たり１０μｓｅｃと非常に短くて済む。

図２２は、溶断されたヒューズＦＵの中央部を立体的に示す図である。この図２２は、溶断されたヒューズＦＵの中央部に対して、少しずつ複数回のドライエッチングを施し、１回のドライエッチングが終了する毎にＳＥＭ写真撮影を行ない、全部のＳＥＭ写真を合成したものである。この図２２から、ヒューズＦＵの中央部にギャップが発生し、そのギャップにあった銅が両側に移動し、ギャップの両側が銅によって膨らんでいることが分かる。すなわち、ヒューズＦＵは、その中央部で溶断されて２つのヒューズ片に分割されており、２つのヒューズ片の互いに対向する部分は、各ヒューズ片の他の部分よりも太くなっている。

ヒューズＦＵの溶断前後でヒューズＦＵの抵抗値を測定したところ、ヒューズＦＵの抵抗値は溶断前後で５桁以上変化し、抵抗値の分布も非常に安定していることが分かった。これは、単純な構成の切断判定回路を使用できることを意味している。また、溶断されたヒューズＦＵのリーク電流の高温保存試験を行なった。リーク電流は、１５００時間後でも十分に安定であった。

以上のように、この実施の形態１では、ヒューズＦＵに隣接してダミーヒューズＤＦＵを設け、ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅を最小線幅に設定し、ヒューズＦＵおよびダミーヒューズＤＦＵの間隔を最小間隔に設定した。したがって、ＯＰＣによってヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。

図２３（ａ）はヒューズＦＵおよびダミーヒューズＤＦＵの設計図であり、図２３（ｂ）はその設計図に基づいてシリコンウェハ上に実際に形成されたヒューズＦＵおよびダミーヒューズＤＦＵを示す図である。図２３（ａ）（ｂ）から分かるように、設計図におけるヒューズＦＵの寸法と製品におけるヒューズＦＵの寸法は同じになっている。

図２４は、本願の比較例を示す図であって、図１０と対比される図である。この比較例が実施の形態１と異なる点は、ダミーヒューズＤＦＵが設けられていない点である。この場合、ヒューズＦＵは孤立配線となっているので、ＯＰＣによりマスクでの配線幅は設計図よりも大きく設定される。

図２５（ａ）はヒューズＦＵの設計図であり、図２５（ｂ）はその設計図に基づいてシリコンウェハ上に実際に形成されたヒューズＦＵを示す図である。図２５（ａ）（ｂ）から分かるように、製品におけるヒューズＦＵの配線幅は設計図におけるヒューズＦＵの配線幅よりも大きくなっている。したがって、ヒューズＦＵを溶断させるためには、本願発明よりも大きな電流を流す必要がある。

また、この実施の形態１では、ヒューズＦＵとダミーヒューズＤＦＵの間にポーラスな低比誘電率材料で形成された絶縁層を設けたので、ヒューズＦＵの熱がダミーヒューズＤＦＵに伝導してヒューズＦＵの温度上昇が抑制されるのを防止することができる。したがって、ダミーヒューズＤＦＵを設けたことによりヒューズＦＵの溶断が妨げられることはない。

また、ピンチ効果を利用してヒューズＦＵを溶断させるので、バタフライ・ウィングがダミーヒューズＤＦＵなどに接触することは無い。なお、図１７や図１８を用いて説明したように、ヒューズＦＵの温度を急激に上昇させるとクラックが発生するが、ある一定温度まで上昇させないとヒューズＦＵを溶断させることはできない。この実施の形態１では、ピンチ効果を利用してヒューズＦＵを溶断させ、溶断電流供給トランジスタＣＴｒとして低耐圧トランジスタを使用し、ヒューズＦＵの周りの絶縁膜をポーラスな低比誘電率材料で形成している。したがって、ヒューズＦＵを溶断するだけの十分な駆動能力の溶断電流供給トランジスタＣＴｒを小面積の領域に配置することができる。また、ポーラスな低比誘電率材料により熱を逃がし難くしたので、小面積の溶断電流供給トランジスタＣＴｒによってヒューズＦＵを溶断するだけの十分なエネルギーをヒューズＦＵに与えることができ、配線溶断プログラム回路４の小面積化を図ることができる。

また、ヒューズＦＵおよびダミーヒューズＤＦＵの周りを拡散防護壁で囲み、メタル配線層間に銅拡散防止膜を設けたので、ヒューズＦＵを溶断させたときに発生した銅原子が周辺回路に拡散することを防止することができ、拡散した銅原子によって周辺回路が誤動作するのを防止することができる。

[変更例１]
図２６は、実施の形態１の変更例１を示す図であって、図１０と対比される図である。図２６において、この変更例１では、ヒューズＦＵの両側の各々に複数本（図では８本）のダミーヒューズＤＦＵが配置される。ヒューズＦＵは縦方向に延在し、ダミーヒューズＤＦＵは横方向に延在している。

フューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅は、ヒューズ形成領域の中の最小線幅に設定されている。また、フューズＦＵと各ダミーヒューズＤＦＵの間隔は、ヒューズ形成領域の中の最小間隔に設定されている。また、複数のダミーヒューズＤＦＵは等間隔で配列され、隣接する２つのダミーヒューズＤＦＵの間隔は、ヒューズ形成領域の中の最小間隔に設定されている。したがって、製造プロセスのＯＰＣにおいてヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。

図２７（ａ）はヒューズＦＵおよびダミーヒューズＤＦＵの設計図であり、図２７（ｂ）はその設計図に基づいてシリコンウェハ上に実際に形成されたヒューズＦＵおよびダミーヒューズＤＦＵを示す図である。図２７（ａ）（ｂ）から分かるように、設計図におけるヒューズＦＵの寸法と製品におけるヒューズＦＵの寸法は同じになっている。

[変更例２]
図２８は、実施の形態１の変更例２を示す断面図であって、図５と対比される図である。図２８において、Ｐ型ウェル（Ｐウェル）１３０表面に、Ｎ型活性領域（不純物領域）１３４ａ−１３４ｄが互いに間をおいて形成される。このＰウェル１３０下部にディープＮウェル１３２が形成され、Ｐウェル１３０が、他の回路形成領域と分離される。Ｐウェル１３０は、ヒューズプログラム回路に対して共通に配置される。

不純物領域１３４ａ−１３４ｄの間のＰウェル１３０表面上に、たとえばポリシリコンで形成されるゲート電極配線１３６ａ、１３６ｂ、…１３６ｃが配置される。これらのゲート電極配線１３６ａ−１３６ｃおよび活性領域（不純物領域）１３４ａ−１３４ｄにより、溶断電流供給トランジスタＣＴｒが形成される。すなわち、溶断電流供給トランジスタＣＴｒは、複数の並列に配置される単位ＭＯＳトランジスタで構成され、これらの単位ＭＯＳトランジスタが、図示の活性領域およびゲート電極配線により形成される。

不純物領域１３４ａ−１３４ｄは、それぞれコンタクト１４１ａ−１４１ｄを介して第１メタル配線層Ｍ１の配線１４０ａ−１４０ｄにそれぞれ結合される。第１メタル配線１４０ｂおよび１４０ｃは、第１ビア１４３ｃおよび１４３ｄを介して第２メタル配線層Ｍ２の配線１４２ｃおよび１４２ｄに結合される。この第２メタル配線１４２ｃおよび１４２ｄは、それぞれ接地線に結合され、接地電圧ＶＳＳを受ける。

第１メタル配線１４０ａは、第１ビア１４３ｂを介して第２メタル配線１４２ｂに結合され、第１メタル配線１４０ｄは、第１ビア１４３ｅを介して第２メタル配線１４２ｅに結合される。

第２メタル配線層Ｍ２において、さらに、第２メタル配線１４２ｂおよび１４２ｅ外部に、第２メタル配線１４２ａおよび１４２ｆが配置される。これらの第２メタル配線１４２ａおよび１４２ｆは、後に説明するように、電源電圧ＶＤＤを伝達する。

第３メタル配線層Ｍ３において、第３メタル配線１４４ａ、１４４ｂ、１４４ｃおよび１４４ｄが互いに間をおいて配置され、それぞれ第２ビア１４５ａ、１４５ｂ、１４５ｃおよび１４５ｄを介して第２メタル配線１４２ａ、１４２ｂ、１４２ｅおよび１４２ｆにそれぞれ電気的に接続される。第２メタル配線１４２ｃおよび１４２ｄ上部には、第３メタル配線は配置されない。

第４メタル配線層Ｍ４において、第４メタル配線１４８ａ、１４８ｂ、１４８ｃおよび１４８ｄが互いに間をおいて配置され、それぞれ、第３ビア１４７ａ、１４７ｂ、１４７ｃおよび１４７ｄを介して第３メタル配線１４４ａ、１４４ｂ、１４４ｃおよび１４４ｄに電気的に接続される。この第４メタル配線Ｍ４において、第４メタル配線を用いて形成されるヒューズＦＵが配置される。ヒューズＦＵの両側の各々に第４メタル配線を用いて形成された１本のダミーヒューズＤＦＵが配置される。ヒューズＦＵ直下部において第３メタル配線層Ｍ３においては配線が配置されず、また、第２メタル配線層Ｍ２における第２メタル配線１４２ｃおよび１４２ｄとヒューズＦＵとは整列しない位置に配置される。

第５メタル配線層Ｍ５において、第５メタル配線１５０ａ、１５０ｂ、１５０ｃおよび１５０ｄが互いに間をおいて配置され、それぞれ第４ビア１４９ａ、１４９ｂ、１４９ｃおよび１４９ｄを介して第４メタル配線１４８ａ、１４８ｂ、１４８ｃおよび１４８ｄに電気的に接続される。

第５メタル配線１５０ｂおよび１５０ｃが、ノードベッド領域ＮＤ１Ｂに結合され、ノードＮＤ１に結合される。

一方、第５メタル配線１５０ａ、および１５０ｄは、第６ビア１５１ａおよび１５１ｂを介して第６配線層Ｍ６の第６メタル配線１５２に結合される。この第６メタル配線１５２へは、電源電圧ＶＤＤが伝達される。この第６メタル配線１５２は、ヒューズ素子ＦＵの上部にヒューズＦＵを蔽うように配置される。したがって、ヒューズＦＵの直上部および直下部においては、少なくとも２層の配線層の隙間が確保される。ヒューズＦＵのトリミング領域１５５は、その溶断電流によるジュール熱により溶断される領域であり、このトリミング領域１５５から、溶断時の銅原子が熱拡散により移動する。このヒューズトリミング領域１５５周辺にダメージ予想領域１５７が存在する。このダメージ予想領域１５７は、ジュール熱によりヒューズＦＵが溶断される場合、銅の融点（１０００℃以上）にまで温度が上昇し、その内に銅が拡散すると予想される領域である。現実には、熱による絶縁膜の品質劣化が生じることが予想される領域であり、銅原子のマイグレーションによる絶縁不良は生じないと予想される領域である。

銅拡散防護壁構造により、このダメージ予想領域１５７内において、銅原子の熱拡散による配線短絡（絶縁不良）およびヒューズＦＵの溶断不良が発生するのを抑制する。このヒューズＦＵの周辺に配置されるビアおよび配線により、銅（Ｃｕ）拡散防止壁を形成し、銅拡散防止構造を実現する。この図２８に示すように、第６メタル配線層の配線を用いてヒューズＦＵの上部銅拡散防止壁を形成することにより、ヒューズ素子形成に利用される配線層の数を低減でき、またノードＮＤ１を形成する配線１５０ｂおよび１５０ｃを利用して、ヒューズ上部に防護膜を形成する構成に比べて占有面積を低減することができる。

また、図２８に示すように、第５メタル配線１５０ｂおよび１５０ｃ上部の空隙領域を越えた銅の熱拡散は、第５ビア１５１ａおよび１５１ｂにより防止される。これにより隣接して配置されるヒューズ素子に対して銅が熱拡散するのを抑制することができる。また、防護壁は第６メタル配線から第２メタル配線までの中間メタル配線およびビアで構成されるプラグと基板領域から第５メタル配線層までの中間メタル配線およびビアとで構成されるプラグとで２重壁構造としており、確実に銅の熱拡散経路を遮断することができる。

なお、各メタル配線層のメタル配線間には、層間絶縁膜が配置され、この層間絶縁膜の
配線層毎に銅（Ｃｕ）拡散を防止するＳｉＣＮなどで構成される銅拡散係数の小さな拡散防止膜が配置される。この銅拡散防止膜（図２８中のＣｕ拡散防止膜）を配置することにより、ダメージ領域における銅拡散を抑制し、絶縁膜の劣化を抑制するとともに、絶縁膜中を銅原子が熱拡散するのを抑制する。特に、この銅拡散防止膜は、第２−第５メタル配線層Ｍ２−Ｍ５に配置されるものであり、電源電圧ＶＤＤが印加される配線とノードＮＤ１の電圧が印加される配線との間に配置される拡散防止膜は、隣接するヒューズＦＵが溶断されたことにより拡散した銅原子が拡散するのを防止するために重要となる。

図２９は、図１３に示す第４メタル配線層Ｍ４の配線レイアウトを示す図であって、時１０と対比される図である。図２９において、線Ｌ２８−Ｌ２８に沿った断面構造は、図２８に示す第４メタル配線層および第４ビアおよび下層の断面構造となる。

図２９において、ヒューズ素子ＦＳの第４メタル配線層Ｍ４において、第４メタル配線１４８ａおよび１４８ｄが縦方向に延在して配置され、これらの第４メタル配線１４８ａおよび１４８ｄ上に、溝形状第４ビア１４９ａおよび１４９ｄが直線的に連続的に延在して形成される。この第４メタル配線１４８ａおよび１４８ｄに対し、横方向に連続的に延在する第４メタルベッド配線１６２が設けられ、この第４メタルベッド配線１６２に対し、溝形状第４ビア１６３が形成される。第４メタルベッド配線１６２に、第４メタル配線１４８ａおよび１４８ｄが結合され、また第４ビア１６３に、第４ビア１４９ａおよび１４９ｄが結合される。この第４メタルベッド配線１６２表面に上層配線との電気的接続を取るための、単位第４ビア１６４が互いに間をおいて複数個整列して配置される。第４メタルベッド配線１６２は、電源電圧ＶＤＤを伝達する。

これらの第４メタル配線１４８ａおよび１４８ｄの内部に、直線的に延在して第４メタル配線１４８ｂおよび１４８ｃが配置される。これらの第４メタル１４８ｂおよび１４８ｃ上に、溝形状第４ビア１４９ｂおよび１４９ｃが配置される。

第４メタル配線１４８ｂおよび１４８ｃに対し、第４メタルベッド配線１６５が配置され、第４メタルベッド配線１６５表面に、溝形状第５ビア１６６が形成される。第４メタル配線１４８ｂおよび１４８ｃが、第４メタルベッド配線１６５に結合され、第４溝形状ビア１６６が、第４ビア１４９ｂおよび１４９ｃに結合される。

この第４メタル配線１４８ｂおよび１４８ｃの内側に、ヒューズＦＵと２本のダミーヒューズＤＦＵが第４メタル配線層Ｍ４の銅配線を用いて形成される。１本のダミーヒューズＤＦＵがヒューズＦＵの一方側の中央部に隣接して配置され、もう１本のダミーヒューズＤＦＵがヒューズＦＵの他方側の中央部に隣接して配置されている。フューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅は、ヒューズ形成領域の中の最小線幅に設定されている。また、フューズＦＵと４本のダミーヒューズＤＦＵは等間隔で平行に配置され、それらの間隔は、ヒューズ形成領域の中の最小間隔に設定されている。したがって、製造プロセスのＯＰＣにおいてヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。

また、ヒューズＦＵの両端に、第４メタルパッド配線１６０および１６１が配置される。第４メタルパッド配線１６０は、第４メタルベッド配線１６５に接続され、第４メタルパッド配線１６１が第４メタル配線１６２に結合される。これにより、ヒューズＦＵの両端が、それぞれノードＮＤ１および電源ノードに結合される。この変更例２でも、実施の形態１と同じ効果が得られる。

［変更例３］
図３０は、実施の形態２の変更例３を示す断面図であって、図５と対比される図である。図３０において、Ｐウェル１７０下部にディープＮウェル１７２が設けられる。このＰウェル１７０およびディープＮウェル１７２が、ヒューズボックス内のヒューズ素子に共通に配置される。ここで、ヒューズボックスは、ヒューズ素子が複数個整列して配置される領域を示す。

Ｐウェル１７０表面に互いに間をおいて活性領域（Ｎ型不純物領域）１７４ａ−１７４ｄが配置され、また、隣接ヒューズ素子領域において活性領域１７４ｘおよび１７４ｙが配置される。不純物領域１７４ａおよび１７４ｄは、各々、隣接するヒューズプログラム回路に含まれるヒューズ素子に対する溶断電流供給トランジスタにより共有される。

不純物領域１７４ａ−１７４ｄの間のＰウェル１７０表面上にゲート絶縁膜を介してゲート電極配線１７６ａ、１７６ｂ、１７６ｃが配置される。また、隣接ヒューズ素子領域においても、不純物領域１７４ｘおよび１７４ａの間の領域上にゲート電極配線１７６ｘが配置され、また、不純物領域１７４ｄおよび１７４ｙの間の領域上にゲート電極配線１７６ｙが配置される。

不純物領域１７４ａ−１７４ｄおよび１７４ｘ、１７４ｙ各々に対応して第１メタル配線層Ｍ１の第１メタル配線１７８ａ−１７８ｄ、１７８ｘおよび１７８ｙが配置される。これらの第１メタル配線１７８Ａ−１７８ｄ、１７８ｘおよび１７８ｙは、それぞれコンタクト１８０ａ−１８０ｄ、１８０ｘおよび１８０ｙを介して対応の不純物領域１７４ａ−１７４ｄ、１７４ｘおよび１７４ｙにそれぞれ接続される。

第２メタル配線層Ｍ２において、これらの第１メタル配線１７８ａ−１７８ｄ、１７８ｘおよび１７８ｙ各々に対応して第２メタル配線１８１ａ−１８１ｄ、１８１ｘおよび１８１ｙが配置される。第２メタル配線１８１ａ−１８１ｄ、１８１ｘおよび１８１ｙは、それぞれ溝形状第１ビア１８２ａ−１８２ｂ、１８２ｘおよび１８２ｙを介して下層の対応の第１メタル配線１７８ａ−１７８ｄ、１７８ｘおよび１７８ｙに接続される。第２メタル配線１８１ａおよび１８１ｂは、それぞれ接地線に結合され、接地電圧ＶＳＳを伝達する。第２メタル配線１８１ｂおよび１８１ｃは、それぞれノードＮＤ１に接続される。

第３メタル配線層Ｍ３においては、第２メタル配線１８１ａおよび１８１ｄ各々に対応して、第３メタル配線１８３ａおよび１８３ｂが配置される。第３メタル配線１８３ａおよび１８３ｂ下部にはビアは形成されず、第２メタル配線１８１ａおよび１８１ｄと第３メタル配線１８３ａおよび１８３ｂの間には隙間が存在する。

第４メタル配線層Ｍ４において、第３メタル配線１８３ａおよび１８３ｂに対応して第４メタル配線１８４ａおよび１８４ｂが配置され、それぞれ、溝形状第３ビア１８５ａおよび１８５ｂを介して対応の第３メタル配線１８３ａおよび１８３ｂに電気的に接続される。

この第４メタル配線層Ｍ４の配線を用いて、第４メタル配線１８４ａおよび１８４ｂの間にヒューズＦＵ（Ｍ４）が形成される。この第４メタル配線Ｍ４において、第４メタル配線を用いて形成されるヒューズＦＵが配置される。ヒューズＦＵの両側の各々に第４メタル配線を用いて形成された１本のダミーヒューズＤＦＵが配置される。

第５メタル配線層Ｍ５において、第４メタル配線１８４ａおよび１８４ｂに対応して第５メタル配線１８６ａおよび１８６ｂが配置され、それぞれ、溝形状第４ビア１８７ａおよび１８７ｂを介して対応の第４メタル配線１８４ａおよび１８４ｂに電気的に接続される。

第５メタル配線１８６ａおよび１８６ｂ各々に対応して溝形状第５ビア１８８ａおよび１８８ｂが配置され、これらの第５ビア１８８ａおよび１８８ｂは、第６メタル配線層Ｍ６の電源配線１９０に電気的に接続される。この第６メタル配線１９０で構成される電源線は、複数のヒューズ素子に対して共通に配置されるとともに、ヒューズトリミング領域１９５を蔽うように配置され、ヒューズに対する上部拡散防護壁配線として機能する。

この図３０に示す構成において、ヒューズＦＵ（Ｍ４）のトリミング領域１９５を中心として、ダメージ領域１９７が存在する。このダメージ領域１９７は、ヒューズＦＵ（Ｍ４）を構成する銅（Ｃｕ）溶断時の銅の融点以上に加熱されるため、この影響による劣化
が生じる可能性のある領域である。また、各メタル配線層の層間絶縁膜においては、銅拡散防止膜（図３０中のＣｕ拡散防止膜）が配置される。

この図３０に示す構成においても、第３メタル配線層から第６メタル配線層の配線を用いてヒューズＦＵ（Ｍ４）の銅（Ｃｕ）に対する拡散防止膜を形成し、銅拡散防護壁構造を実現する。

この図３０に示す構成においては、第２メタル配線１８１ｂおよび１８１ｃがノードＮＤ１に接続される構成を利用しており、ヒューズＦＵ（Ｍ４）と第２メタル配線１８１ｂおよび１８１ｃの距離を十分長くすることができ、また、ノードＮＤ１を上層の第４または第５メタル配線層に配置する必要がなく、ノードＮＤ１を延在させるための配線およびビアを配置する空間を確保する必要がなく、ヒューズのレイアウト面積を低減することができる。

また、ヒューズＦＵ（Ｍ４）の溶断時の銅の熱拡散については、拡散防護壁構造により、図３０に示す構成における水平方向の銅拡散経路を遮断することができる。

ただし、第３メタル配線層Ｍ３の配線１８３ａおよび１８３ｂの下部に隙間が存在するため、この領域において銅（Ｃｕ）が熱拡散する可能性がある。しかしながら、この場合、第３メタル配線１８３ａおよび１８３ｂとヒューズＦＵ（Ｍ４）のトリミング領域１９５の距離を、銅の熱拡散距離を考慮して十分に大きくとることにより、この図３０の破線で示す銅が隣接ヒューズに熱拡散するのを防止することができる。

特に、ヒューズボックス内における配線は、回路的に電源電圧ＶＤＤレベルと同一電位に維持されるため、銅の熱拡散距離を十分短い距離に設定することができ、隣接ヒューズ素子領域への銅の熱拡散は確実に抑制することができる。

図３１は、図３０に示すヒューズ素子ＦＳの第４メタル配線層Ｍ４および第４ビアの平面レイアウトを概略的に示す図である。図３１において、図３０に示すヒューズ素子の断面構造に対する断面線Ｌ３０−Ｌ３０を示す。

図３１において、第４メタル配線１８４ａおよび１８４ｂが縦方向に長く形成され、また第４メタル配線１８４ａおよび１８４ｂに対して溝形状第４ビア１８７ａおよび１８７ｂがヒューズ素子形成領域内において連続的に延在して形成される。

第４メタル配線１８４ａおよび１８４ｂの間に、ヒューズＦＵと２本のダミーヒューズＤＦＵが第４メタル配線層Ｍ４の銅配線を用いて形成される。１本のダミーヒューズＤＦＵがヒューズＦＵの一方側の中央部に隣接して配置され、もう１本のダミーヒューズＤＦＵがヒューズＦＵの他方側の中央部に隣接して配置されている。フューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅は、ヒューズ素子ＦＳが形成される領域の中の最小線幅に設定されている。また、フューズＦＵと２本のダミーヒューズＤＦＵは等間隔で平行に配置され、それらの間隔は、ヒューズ形成領域の中の最小間隔に設定されている。したがって、製造プロセスのＯＰＣにおいてヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。

ヒューズＦＵ（Ｍ４）の両端に、第４メタルパッド配線２００および２０１が形成される。これらの幅の広いパッド配線２００および２０１により、ヒューズＦＵ（Ｍ４）に対して溶断時に電流集中が生じるのを抑制する。

第４メタルパッド配線２００に隣接して、第５メタルベッド配線２０２が配置され、これらのパッド配線２００およびベッド配線２０２が結合される。一方、第４メタル配線１８４ａおよび１８４ｂと第４メタルパッド配線２０１に接して、横方向に連続的に延在する第４メタル配線２０３が配置される。この第４メタル配線２０３表面上に溝形状第４ビア２０４が配置される。この第５メタル配線１８４ａ、１８４ｂおよびパッド配線１８１が第４メタル配線２０３に結合され、また溝形状第４ビア２０４が、第４ビア１８７ａおよび１８７ｂに結合される。この第４メタル配線２０３は、複数のヒューズ素子に共通に配置され、その表面に形成される複数の単位第４ビア２０５により上層の配線に電気的に結合される。

また、ベッド配線２０２外部領域に、第４メタル配線２０６が配置され、この第４メタル配線２０６表面に溝形状第４ビア２０７が形成される。第４メタル配線２０３および２０６は、電源電圧ＶＤＤを伝達する。

図３１に示すように、第４メタル配線層Ｍ４においても、破線矢印で示すヒューズトリミング領域１９５からの銅の熱拡散経路において、第４メタル配線２０３およびビア２０４によりヒューズボックス外部へ到達する拡散経路は遮断される。

また、図３１においても、破線矢印で示す銅の熱拡散経路において隣接ヒューズ素子へ銅が熱拡散する可能性はあるものの、ヒューズボックス内の配線は、通常、同一電位に維持されており、この配線層においても、銅の熱拡散距離は、十分短くすることができ、隣接ヒューズ素子への銅の拡散は十分に抑制される。この変更例３でも、実施の形態１と同じ効果が得られる。

[実施の形態２]
図３２は、この発明の実施の形態２による半導体記憶装置の構成を示すブロック図である。図３２において、この半導体記憶装置は、メモリセルアレイ２１０、拡散防護壁２１１、Ｘデコーダ２１２、Ｙデコーダ２１３、およびセンスアンプ＋トリミング回路２１４を備える。なお、これらメモリセルアレイ２１０、拡散防護壁２１１、Ｘデコーダ２１２、Ｙデコーダ２１３、およびセンスアンプ＋トリミング回路２１４は、図１の配線溶断プログラム回路４の構成要素である。したがって、この半導体記憶装置は、図１に記載の内部回路２、ヒューズ情報利用回路３、配線溶断プログラム回路４、および信号入出力回路５を備えている。なお、メモリセルアレイ２１０、拡散防護壁２１１、Ｘデコーダ２１２、Ｙデコーダ２１３、およびセンスアンプ＋トリミング回路２１４を構成するトランジスタは、上述の低耐圧トランジスタである。

メモリセルアレイ２１０は、図３３に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。各メモリセルＭＣは、ヒューズＦＵおよびＮチャネルＭＯＳトランジスタＱを含む。ヒューズＦＵおよびトランジスタＱは、ヒューズ電源電圧ＶＤＤＱのラインと対応のビット線ＢＬとの間に直列接続される。トランジスタＱのゲートは、対応のワード線ＷＬに接続される。ヒューズＦＵは、溶断されるか否かによってデータ信号を記憶する。ヒューズＦＵは、銅配線で形成される。銅拡散防護壁２１１は、メモリセルアレイ２１０に含まれる全メモリセルＭＣを囲むように形成され、メモリセルアレイ２１０の外部に銅原子が拡散するのを防止する。

図３２に戻って、Ｘデコーダ２１２は、行アドレス信号に従って、複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、そのワード線ＷＬを選択レベルの「Ｈ」レベルにして、そのワード線ＷＬに対応する各トランジスタＱを導通させる。Ｙデコーダ２１３は、列アドレス信号に従って、複数のビット線ＢＬのうちのいずれかのビット線ＢＬを選択する。センスアンプ＋トリミング回路２１４は、Ｘデコーダ２１２によって選択されたワード線ＷＬとＹデコーダ２１３によって選択されたビット線ＢＬとの交差部に配置されたメモリセルＭＣのデータ信号の書込／読出を行なう。

書込動作時は、ヒューズ電源電圧ＶＤＤＱは高電圧にされる。行アドレス信号によって選択されたワード線ＷＬはＸデコーダ２１２によって選択レベルの「Ｈ」レベルにされ、そのワード線ＷＬに対応する各トランジスタＱが導通する。また、列アドレス信号に従ってＹデコーダ２１３によって選択されたビット線ＢＬは、センスアンプ＋トリミング回路２１４によって所定時間だけ接地される。これにより、行アドレス信号および列アドレス信号によって選択されたメモリセルＭＣのヒューズＦＵに電流が流れ、ヒューズＦＵが溶断される。このとき、トランジスタＱは線形領域で動作し、ヒューズＦＵはピンチ効果を用いて溶断される。なお、書込動作時にＸデコーダ２１２からワード線ＷＬに印加される選択レベルの電圧（トランジスタＱのゲート電圧）は、トランジスタＱの動作点が飽和領域から線形領域に移動するように、高電圧にされたヒューズ電源電圧ＶＤＤＱよりも低く接地電圧よりも高い所定の電圧ＶＤＤＦに設定される。

読出動作時は、ヒューズ電源電圧ＶＤＤＱは接地電圧にされる。行アドレス信号によって選択されたワード線ＷＬはＸデコーダ２１２によって選択レベルの「Ｈ」レベルにされ、そのワード線ＷＬに対応する各トランジスタＱが導通する。また、列アドレス信号に従ってＹデコーダ２１３によって選択されたビット線ＢＬは、センスアンプ＋トリミング回路２１４によって所定時間だけ読出電圧が印加される。行アドレス信号および列アドレス信号によって選択されたメモリセルＭＣのヒューズＦＵが溶断されている場合は、選択されたビット線ＢＬは読出電圧に充電される。選択されたメモリセルＭＣのヒューズＦＵが溶断されていない場合は、選択されたビット線ＢＬは読出電圧に充電されず、接地電圧となる。センスアンプ＋トリミング回路２１４は、選択されたビット線ＢＬに読出電圧を所定時間だけ与えた後に、そのビット線ＢＬの電圧に応じた論理レベルのデータ信号を出力する。

図３４は、拡散防護壁２１１の構成を示す図である。図３４において、拡散防護壁２１１は、環状に形成されたメタル配線２１１ａと、メタル配線２１１ａの上に環状に形成されたビア２１１ｂとを含む。ビア２１１ｂは、直線的に連続的に形成される溝形状のビアである。メタル配線２１１ａは、ヒューズＦＵと同じメタル配線層の配線である。ヒューズＦＵが第４メタル配線層の配線で形成されている場合は、メタル配線２１１ａも第４メタル配線層の配線である。メタル配線２１１ａには切れ目がない。この拡散防護壁２１１により、ヒューズＦＵを溶断させるときに発生した銅原子が周辺回路に拡散することが防止される。なお、複数のメタル配線層の各間には、銅拡散防止膜が形成されているので、銅原子が上下方向に拡散することもない。

各ワード線ＷＬは、メタル配線２１１ａと異なるメタル配線層のメタル配線２１５を介してＸデコーダ２１２に接続される。各ビット線ＢＬは、メタル配線２１１ａと異なるメタル配線層のメタル配線２１６を介してＹデコーダ２１３およびセンスアンプ＋トリミング回路２１４に接続される。メタル配線２１１ａが第４メタル配線層の配線である場合は、メタル配線２１５および２１６は、たとえば第１メタル配線層あるいは第２メタル配線層の配線である。あるいは、メタル配線２１５および２１６は、第４メタル配線層よりも上のメタル配線層の配線である。

図３５は、メモリセルアレイ２１０に含まれる複数のメモリセルＭＣの要部のレイアウトを示す図である。複数のメモリセルＭＣは、各々が２行２列の４つのメモリセルＭＣを含む複数のメモリセルグループに分割されている。図３５は、１つのメモリセルグループに含まれる４つのメモリセルＭＣのレイアウトを示している。

メモリセルＭＣのヒューズＦＵが形成されるメタル配線層（たとえば第４メタル配線層）は、それぞれ４つのメモリセルＭＣに対応する４つの矩形領域Ａ１〜Ａ４に分割されている。矩形領域Ａ１〜Ａ４の長辺がＸ１軸に沿って配置され、矩形領域Ａ１〜Ａ４の短辺がＹ１軸に沿って配置されている。矩形領域Ａ１，Ａ２はＹ１軸の一方側（図中の右側）に配置され、矩形領域Ａ３，Ａ４はＹ１軸の他方側（図中の左側）に配置される。矩形領域Ａ１，Ａ４はＸ１軸の一方側（図中の上側）に配置され、矩形領域Ａ２，Ａ３はＹ１軸の他方側（図中の下側）に配置される。

領域Ａ１において、Ｘ１軸と所定の間隔を開けて、Ｘ１軸に沿ってヒューズＦＵが配置される。ヒューズＦＵの中央部に隣接してダミーヒューズＤＦＵが配置される。ダミーヒューズＤＦＵの中央部に隣接して、矩形領域Ａ１のＸ１軸と反対側の長辺に沿ってメタル配線２２０が配置される。矩形領域Ａ１のＸ１軸と反対側の長辺に沿って、メタル配線２２０の一方側（図中の左側）にメタル配線２２１が配置され、メタル配線２２０の他方側（図中の右側）にメタル配線２２２が配置される。

メタル配線２２０の上方にビット線ＢＬが形成され、メタル配線２２０は複数のビア２２３を介してビット線ＢＬに接続される。ビット線ＢＬは、Ｙ１軸と平行な方向に延在している。メタル配線２２１の一方側（図中の左側）はヒューズＦＵの一方端に接続されている。メタル配線２２１の上方にメタル配線２２４が形成され、メタル配線２２１は複数のビア２２５を介してメタル配線２２４に接続されている。メタル配線２２４は、Ｙ１軸の延びる方向に形成されており、ヒューズ電源電圧ＶＤＤＱを伝達する。

メタル配線２２２の他方側（図中の右側）はヒューズＦＵの他方端に接続されている。メタル配線２２２は、複数のビア（図示せず）を介して下方のトランジスタＱのドレインに接続されている。ビット線ＢＬおよびメタル配線２２２，２２４にはヒューズＦＵを溶断させるための電流が流されるので、各々の幅は十分に広く設定されている。

領域Ａ１，Ａ２におけるレイアウトと領域Ａ４，Ａ３におけるレイアウトは、Ｙ１軸を中心線として線対称になっている。また、領域Ａ１，Ａ４におけるレイアウトと領域Ａ２，Ａ３におけるレイアウトは、Ｘ１軸を中心線として線対称になっている。このため、領域Ａ１，Ａ４のメタル配線２２１は連続的に形成され、領域Ａ２，Ａ３のメタル配線２２１は連続的に形成されている。また、領域Ａ１−Ａ４に対応するメタル配線２２４は連続的に形成されている。

各ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅は、メモリセルアレイ２１０内で最小線幅に設定されている。また、Ｙ１軸方向に隣接する２本のヒューズＦＵの間隔、ヒューズＦＵとそれに隣接するダミーヒューズＤＦＵとの間隔、ダミーヒューズＤＦＵとそれに隣接するメタル配線２２０−２２２との間隔は、それぞれメモリセルアレイ２１０内の最小間隔に設定されている。したがって、製造プロセスのＯＰＣにおいてヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。

また、２本のヒューズＦＵの間と、ヒューズＦＵとダミーヒューズＤＦＵの間には、ポーラスな低比誘電率の絶縁材料が充填されている。このため、ヒューズＤＦＵを溶断させるときに、ヒューズＦＵの熱が隣接するヒューズＦＵおよびダミーヒューズＤＦＵに伝導することにより、ヒューズＦＵの温度上昇が妨げられることがない。また、ピンチ効果を利用してヒューズＦＵを溶断させるので、ヒューズＦＵの中央部がトリミング領域２２６となる。

図３６は、メモリセルＭＣのトランジスタＱのレイアウトを示す図であって、図３５と対比される図である。メモリセルＭＣのトランジスタＱが形成されるシリコン基板の表面は、それぞれ４つのメモリセルＭＣに対応する４つの矩形領域Ａ１１〜Ａ１４に分割されている。矩形領域Ａ１１〜Ａ１４は、図３５の矩形領域Ａ１〜Ａ４に対応している。矩形領域Ａ１１〜Ａ１４の長辺がＸ２軸に沿って配置され、矩形領域Ａ１１〜Ａ１４の短辺がＹ２軸に沿って配置されている。矩形領域Ａ１１，Ａ１２はＹ２軸の一方側（図中の右側）に配置され、矩形領域Ａ１３，Ａ１４はＹ２軸の他方側（図中の左側）に配置される。矩形領域Ａ１１，Ａ１４はＸ２軸の一方側（図中の上側）に配置され、矩形領域Ａ１２，Ａ１３はＹ２軸の他方側（図中の下側）に配置される。

領域Ａ１１〜Ａ１４において、Ｘ２軸の方向に延在する８本のポリシリコン配線２３０が等間隔で形成される。領域Ａ１１，Ａ１２において、両端の２本以外の６本のポリシリコン配線２３０の間および両側の各々に不純物領域が形成される。領域Ａ１３，Ａ１４において、両端の２本以外の６本のポリシリコン配線２３０の間および両側の各々に不純物領域が形成される。領域Ａ１１〜Ａ１４の各々に配置された３本のポリシリコン配線２３０と、それらの間および両側の不純物領域がトランジスタＱを構成する。３本のポリシリコン配線２３０は、そのトランジスタＱのゲート電極を構成する。

図中の上側の４本のポリシリコン配線２３０の各々の中央部は、ビアを介して上方の第１メタル配線層のメタル配線２３１に接続される。メタル配線２３１は、図中の上端に形成されたポリシリコン配線２３０の上方の第１メタル配線層のメタル配線であるワード線ＷＬに接続される。

図中の下側の４本のポリシリコン配線２３０の各々の中央部は、ビアを介して上方の第１メタル配線層のメタル配線２３２に接続される。メタル配線２３２は、図中の下端に形成されたポリシリコン配線２３０の上方の第１メタル配線層のメタル配線であるワード線ＷＬに接続される。

各トランジスタＱの４つの不純物領域のうちの１番目と３番目の不純物領域がドレイン領域となり、２番目と４番目の不純物領域がソース領域となる。領域Ａ１１のトランジスタＱと領域Ａ１２のトランジスタＱは、４番目の不純物領域（Ｘ２軸に沿った不純物領域）を共有している。領域Ａ１３のトランジスタＱと領域Ａ１４のトランジスタＱは、４番目の不純物領域（Ｘ２軸に沿った不純物領域）を共有している。各不純物領域は、複数のビアを介して上方の第１メタル配線層のメタル配線２３３に接続される。

図３７は、メモリセルＭＣのトランジスタＱの上方の第１メタル配線層のレイアウトを示す図であって、図３６と対比される図である。第１メタル配線層は、それぞれ４つのメモリセルＭＣに対応する４つの矩形領域Ａ２１〜Ａ２４に分割されている。矩形領域Ａ２１〜Ａ２４は、図３６の矩形領域Ａ１１〜Ａ１４に対応している。矩形領域Ａ２１〜Ａ２４の長辺がＸ３軸に沿って配置され、矩形領域Ａ２１〜Ａ２４の短辺がＹ３軸に沿って配置されている。矩形領域Ａ２１，Ａ２２はＹ３軸の一方側（図中の右側）に配置され、矩形領域Ａ２３，Ａ２４はＹ３軸の他方側（図中の左側）に配置される。矩形領域Ａ２１，Ａ２４はＸ３軸の一方側（図中の上側）に配置され、矩形領域Ａ２２，Ａ２３はＹ３軸の他方側（図中の下側）に配置される。

領域Ａ２１，Ａ２４の上側の長辺に沿ってワード線ＷＬが配置され、領域Ａ２１，Ａ２４の間の短辺に沿ってメタル配線２３１が配置され、メタル配線２３１の上端はワード線ＷＬに接続される。領域Ａ２２，Ａ２３の下側の長辺に沿ってワード線ＷＬが配置され、領域Ａ２２，Ａ２３の間の短辺に沿ってメタル配線２３２が配置され、メタル配線２３２の下端はワード線ＷＬに接続される。

領域Ａ２１，Ａ２２において、２本のワード線ＷＬの間に、Ｘ３軸の方向に延びる７本のメタル配線２３３が配置される。メタル配線２３３の中央部の上方に、Ｙ３軸方向に延びるメタル配線２４０が形成され、２番目と４番目と６番目のメタル配線２３３の各々が複数のビアを介してメタル配線２４０に接続される。メタル配線２４０は、さらに上方のビット線ＢＬに接続される。

１〜３番目のメタル配線２３３の一方端部（メタル配線２３１と反対側の端部）の上方に、Ｙ３軸方向に延びるメタル配線２４１が形成され、１番目と３番目のメタル配線２３３の各々が複数のビアを介してメタル配線２４１に接続される。メタル配線２４１は、さらに上方の図３５のメタル配線２２２を介してヒューズＦＵに接続される。

５〜７番目のメタル配線２３３の一方端部（メタル配線２３２と反対側の端部）の上方に、Ｙ３軸方向に延びるメタル配線２４２が形成され、５番目と７番目のメタル配線２３３の各々が複数のビアを介してメタル配線２４２に接続される。メタル配線２４２は、さらに上方の図３５のメタル配線２２２を介してヒューズＦＵに接続される。領域Ａ２４，Ａ２３におけるレイアウトと領域Ａ２１，Ａ２２におけるレイアウトとは、Ｙ３軸を中心線として線対称になっている。

以上のように、実施の形態２では、メモリセルアレイ２１０に含まれる複数のヒューズＦＵを１つの拡散防護壁２１１で囲むので、各ヒューズ毎に拡散防護壁で囲んでいた従来に比べ、レイアウト面積の縮小化を図ることができる。メモリセルアレイ２１０の周りを拡散防護壁２１１で囲んだので、銅の拡散を防止することができ、拡散した銅によって周辺回路が誤動作するのを防止することができる。

また、ヒューズＦＵに隣接してダミーヒューズＤＦＵを設け、ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅を最小線幅に設定し、隣接する２本のヒューズＦＵの間隔を最小間隔に設定し、ヒューズＦＵおよびダミーヒューズＤＦＵの間隔を最小間隔に設定した。したがって、ＯＰＣによってヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、設計図におけるヒューズＦＵの寸法と製品におけるヒューズＦＵの寸法は同じになる。したがって、最小線幅のヒューズＦＵを形成することができ、小さな電流でヒューズＦＵを溶断させることができる。

また、隣接する２本のヒューズＦＵの間と、隣接するヒューズＦＵとダミーヒューズＤＦＵの間とにポーラスな低比誘電率材料で形成された絶縁層を設けたので、ヒューズＦＵの熱が他のヒューズＦＵやダミーヒューズＤＦＵに伝導してヒューズＦＵの温度上昇が抑制されるのを防止することができる。したがって、ダミーヒューズＤＦＵを設けたことによりヒューズＦＵの溶断が妨げられることはない。

また、ピンチ効果を利用してヒューズＦＵを溶断させるので、バタフライ・ウィングが他のヒューズＦＵやダミーヒューズＤＦＵなどに接触することは無い。

なお、この実施の形態２では、メモリセルアレイ２１０の周りを拡散防護壁２１１で囲んだが、半導体記憶装置の周りに他のロジック回路が搭載されており、かつＸデコーダ２１２、Ｙデコーダ２１３、およびセンスアンプ＋トリミング回路２１４に対する銅の拡散の影響が小さい場合は、図３８に示すように、半導体記憶装置全体の周りを拡散防護壁２１１で囲んでもよい。

[変更例]
図３９は、この実施の形態２の変更例を示す図であって、図３５と対比される図である。図３９において、図３５と同様に、メモリセルＭＣのヒューズＦＵが形成されるメタル配線層（たとえば第４メタル配線層）は、それぞれ４つのメモリセルＭＣに対応する４つの矩形領域Ａ１〜Ａ４に分割されている。矩形領域Ａ１〜Ａ４の長辺がＸ１軸に沿って配置され、矩形領域Ａ１〜Ａ４の短辺がＹ１軸に沿って配置されている。矩形領域Ａ１，Ａ２はＹ１軸の一方側（図中の右側）に配置され、矩形領域Ａ３，Ａ４はＹ１軸の他方側（図中の左側）に配置される。矩形領域Ａ１，Ａ４はＸ１軸の一方側（図中の上側）に配置され、矩形領域Ａ２，Ａ３はＹ１軸の他方側（図中の下側）に配置される。

領域Ａ１−Ａ４において、Ｘ１軸を挟むようにして２本のワード線ＷＬが所定の間隔を開けて平行に配置される。領域Ａ１において、ワード線ＷＬと所定の間隔を開けて、ワード線ＷＬに平行にヒューズＦＵが配置される。ヒューズＦＵの中央部に隣接して、矩形領域Ａ１のＸ１軸と反対側の長辺に沿ってメタル配線２５０が配置される。矩形領域Ａ１のＸ１軸と反対側の長辺に沿って、メタル配線２５０の一方側（図中の左側）にメタル配線２５１が配置され、メタル配線２５０の他方側（図中の右側）にメタル配線２５２が配置される。

メタル配線２５０の上方にビット線ＢＬが形成され、メタル配線２５０は複数のビア２３を介してビット線ＢＬに接続される。ビット線ＢＬは、Ｙ１軸と平行に形成されている。メタル配線２５１の一方側（図中の左側）はヒューズＦＵの一方端に接続されている。メタル配線２５１の上方にメタル配線２５４が形成され、メタル配線２５１は複数のビア２５５を介してメタル配線２５４に接続されている。メタル配線２５４は、Ｙ１軸の延びる方向に形成されており、ヒューズ電源電圧ＶＤＤＱを伝達する。

メタル配線２５２の他方側（図中の右側）はヒューズＦＵの他方端に接続されている。メタル配線２５２は、複数のビア（図示せず）を介して下方のトランジスタＱのドレインに接続されている。ビット線ＢＬおよびメタル配線２５２，２５４にはヒューズＦＵを溶断させるための電流が流されるので、各々の幅は十分に広く設定されている。

領域Ａ１，Ａ２におけるレイアウトと領域Ａ４，Ａ３におけるレイアウトは、Ｙ１軸を中心線として線対称になっている。また、領域Ａ１，Ａ４におけるレイアウトと領域Ａ２，Ａ３におけるレイアウトは、Ｘ１軸を中心線として線対称になっている。このため、領域Ａ１，Ａ４のメタル配線２５１は連続的に形成され、領域Ａ２，Ａ３のメタル配線２５１は連続的に形成されている。また、領域Ａ１−Ａ４に対応するメタル配線２５４は連続的に形成されている。

ヒューズＦＵおよびワード線ＷＬの各々の配線幅は、メモリセルアレイ２１０内で最小線幅に設定されている。また、隣接する２本のワード線ＷＬの間隔、ヒューズＦＵとそれに隣接するワード線ＷＬとの間隔、ヒューズＦＵとそれに隣接するメタル配線２５０−２５２との間隔は、それぞれメモリセルアレイ２１０内の最小間隔に設定されている。したがって、製造プロセスのＯＰＣにおいてヒューズＦＵおよびワード線ＷＬの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。

また、ヒューズＦＵとワード線ＷＬの間と、ヒューズＦＵとメタル配線２５０−２５２の間には、ポーラスな低比誘電率の絶縁材料が充填されている。このため、ヒューズＤＦＵを溶断させるときに、ヒューズＦＵの熱が隣接するワード線ＷＬおよびメタル配線２５０−２５２に伝導することにより、ヒューズＦＵの温度上昇が妨げられることがない。また、ピンチ効果を利用してヒューズＦＵを溶断させるので、ヒューズＦＵの中央部がトリミング領域２５６となる。なお、ピンチ効果を利用してヒューズＦＵを溶断させるので、バタフライ・ウィングがワード線ＷＬなどに接触することは無い。

図４０は、メモリセルＭＣのトランジスタＱのレイアウトを示す図であって、図３９と対比される図である。メモリセルＭＣのトランジスタＱが形成されるシリコン基板の表面は、それぞれ４つのメモリセルＭＣに対応する４つの矩形領域Ａ１１〜Ａ１４に分割されている。矩形領域Ａ１１〜Ａ１４は、図３９の矩形領域Ａ１〜Ａ４に対応している。矩形領域Ａ１１〜Ａ１４の長辺がＸ２軸に沿って配置され、矩形領域Ａ１１〜Ａ１４の短辺がＹ２軸に沿って配置されている。矩形領域Ａ１１，Ａ１２はＹ２軸の一方側（図中の右側）に配置され、矩形領域Ａ１３，Ａ１４はＹ２軸の他方側（図中の左側）に配置される。矩形領域Ａ１１，Ａ１４はＸ２軸の一方側（図中の上側）に配置され、矩形領域Ａ１２，Ａ１３はＹ２軸の他方側（図中の下側）に配置される。

領域Ａ１１〜Ａ１４において、Ｘ２軸と平行な方向に延在する８本のポリシリコン配線２６０が等間隔で形成される。領域Ａ１１，Ａ１２において、８本のポリシリコン配線２６０の間および両側の各々に不純物領域が形成される。領域Ａ１３，Ａ１４において、８本のポリシリコン配線２６０の間および両側の各々に不純物領域が形成される。領域Ａ１１〜Ａ１４の各々に配置された４本のポリシリコン配線２６０と、それらの間および両側の不純物領域がトランジスタＱを構成する。４本のポリシリコン配線２６０は、対応するトランジスタＱのゲート電極を構成する。

図中の上側の４本のポリシリコン配線２６０の各々の中央部は、ビアを介して上方の第１メタル配線層のメタル配線２６１に接続される。図中の下側の４本のポリシリコン配線２６０の各々の中央部は、ビアを介して上方の第１メタル配線層のメタル配線２６２に接続される。

各トランジスタＱの５つの不純物領域のうちの１番目と３番目と５番目の不純物領域がソース領域となり、２番目と４番目の不純物領域がドレイン領域となる。領域Ａ１１のトランジスタＱと領域Ａ１２のトランジスタＱは、５番目の不純物領域（Ｘ２軸に沿った不純物領域）を共有している。領域Ａ１３のトランジスタＱと領域Ａ１４のトランジスタＱは、５番目の不純物領域（Ｘ２軸に沿った不純物領域）を共有している。各不純物領域は、複数のビアを介して上方の第１メタル配線層のメタル配線２６３に接続される。

図４１は、メモリセルＭＣのトランジスタＱの上方の第１メタル配線層のレイアウトを示す図であって、図４０と対比される図である。第１メタル配線層は、それぞれ４つのメモリセルＭＣに対応する４つの矩形領域Ａ２１〜Ａ２４に分割されている。矩形領域Ａ２１〜Ａ２４は、図４０の矩形領域Ａ１１〜Ａ１４に対応している。矩形領域Ａ２１〜Ａ２４の長辺がＸ３軸に沿って配置され、矩形領域Ａ２１〜Ａ２４の短辺がＹ３軸に沿って配置されている。矩形領域Ａ２１，Ａ２２はＹ３軸の一方側（図中の右側）に配置され、矩形領域Ａ２３，Ａ２４はＹ３軸の他方側（図中の左側）に配置される。矩形領域Ａ２１，Ａ２４はＸ３軸の一方側（図中の上側）に配置され、矩形領域Ａ２２，Ａ２３はＹ３軸の他方側（図中の下側）に配置される。

領域Ａ２１，Ａ２４の間の短辺に沿ってメタル配線２６１が配置される。メタル配線２６１の下端部の上方に、Ｘ３軸方向に延びるメタル配線２７３が形成され、メタル配線２６１はビアおよびメタル配線２７３を介して、さらに上方のワード線ＷＬに接続される。また、領域Ａ２２，Ａ２３の間の短辺に沿ってメタル配線２６２が配置される。メタル配線２６２の下端部の上方に、Ｘ３軸方向に延びるメタル配線２７４が形成され、メタル配線２６２はビアおよびメタル配線２７４を介して、さらに上方のワード線ＷＬに接続される。

領域Ａ２１，Ａ２２において、Ｘ３軸の方向に延びる９本のメタル配線２６３が配置される。メタル配線２６３の中央部の上方に、Ｙ３軸方向に延びるメタル配線２７０が形成され、１番目と３番目と５番目と７番目と９番目のメタル配線２６３の各々が複数のビアを介してメタル配線２７０に接続される。メタル配線２７０は、さらに上方のビット線ＢＬに接続される。

２〜４番目のメタル配線２６３の一方端部（メタル配線２６１と反対側の端部）の上方に、Ｙ３軸方向に延びるメタル配線２７１が形成され、２番目と４番目のメタル配線２６３の各々が複数のビアを介してメタル配線２７１に接続される。メタル配線２７１は、さらに上方の図３９のメタル配線２５２を介してヒューズＦＵに接続される。

６〜８番目のメタル配線２６３の一方端部（メタル配線２６２と反対側の端部）の上方に、Ｙ３軸方向に延びるメタル配線２７２が形成され、６番目と８番目のメタル配線２６３の各々が複数のビアを介してメタル配線２７２に接続される。メタル配線２７２は、さらに上方の図３９のメタル配線２５２を介してヒューズＦＵに接続される。領域Ａ２４，Ａ２３におけるレイアウトと領域Ａ２１，Ａ２２におけるレイアウトとは、Ｙ３軸を中心線として線対称になっている。この変更例でも、実施の形態２と同じ効果が得られる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１半導体装置、２内部回路（コア回路）、３ヒューズ情報利用回路、４配線溶断プログラム回路、５信号入出力回路、ＦＰＫ１−ＦＰＫｎヒューズプログラム回路、ＣＪＣ切断判定回路、ＦＳヒューズ素子、ＡＧ１ＡＮＤ回路、ＣＴｒ溶断電流供給トランジスタ、ＦＳＳＲＦＳ選択スキャンフリップフロップ、ＰＳＲプログラムスキャンフリップフロップ、９電源切換回路、１０ＮＡＮＤゲート、１２レベル変換器、１４インバータ、２０，２２パッド／ベッド配線領域、２４Ａ，２４Ｂ第１の拡散防護壁構造、２６Ａ，２６Ｂ，２６Ｃ第２の拡散防護壁構造、ＦＵヒューズ、ＤＦＵダミーヒューズ、２８グローバル配線領域、３０Ｐウェル（半導体基板領域）、３２ａ−３２ｄ，３２ｘ，３２ｙ，１３４ａ−１３４ｄ，１７４ａ−１７４ｄ，１７４ｘ，１７４ｙ不純物領域、３４ａ−３４ｄ，３４ｘ，３４ｙゲート電極配線、Ｍ１−Ｍ６メタル配線層、３５ａ−３５ｄ，３７ａ−３７ｄ，３９ａ，３９ｂ，４１ａ，４１ｂ，４３ａ，４３ｂ，４４ａ，４４ｂ，４８，５０，５２，６０ｕ，６０ｖ，６０ｗ，６４，７０，７２，８０，８２，９０，９３，１００，１０１，１１０，１１２ａ，１１２ｂ，１１４ａ，１１４ｂ，２１５，２１６，１４０ａ−１４０ｄ，１４２ａ−１４２ｆ，１４４ａ−１４４ｄ，１４８ａ−１４８ｄ，１５０ａ−１５０ｄ，１５２，１６２，１６５，１６８，１７８ａ−１７８ｄ，１７８ｘ，１７８ｙ，１８１ａ−１８１ｄ，１８１ｘ，１８１ｙ，１８３ａ，１８３ｂ，１８４ａ，１８４ｂ，１８６ａ，１８６ｂ，１９０，２０３，２０６，２１１ａ，２１５，２１６，２２０−２２２，２２４，２３１−２３３，２４０−２４２，２５０−２５２，２５４，２６１−２６３，２７０−２７３メタル配線、３６ａ−３６ｄ，３６ｘ，３６ｙ，１４１ａ−１４１ｄ，１８０ａ−１８０ｄ，１８０ｘ，１８０ｙコンタクタ、３８ａ−３８ｄ，４０ａ，４０ｂ，４２ａ，４２ｂ，４５ａ，４５ｂ，４６ａ，４６ｂ，５１，５３，６１ｕ，６１ｗ，７１，７３，８１，８３，９１，９２，９４，１０２，１４３ｂ−１４２ｅ，１４５ａ−１４５ｄ，１４７ａ−１４７ｄ，１４９ａ−１４９ｄ，１５１ａ，１５１ｂ，１６３，１６６，１６８，１８２ａ−１８２ｄ，１８２ｘ，１８２ｙ，１８５ａ，１８５ｂ，１８７ａ，１８７ｂ，１８８ａ，１８８ｂ，２０４，２０７，２１１ｂ，２２３，２２５，２５３，２５５ビア、４９，１５５，１９５，２２６，２５６トリミング領域、５０，５２，５４パッド／ベッド配線、５０ａ，２００，２０１パッド配線、５０ｂ，６４，２０２ベッド配線、１２０，１２４絶縁層、１２１バリア層、１２２主配線層、１２３銅拡散防止膜、１２５クラック、１２６ギャップ、１３０，１７０Ｐウェル、１３２，１７２ディープＮウェル、１５７，１９７ダメージ予想領域、２１０メモリセルアレイ、２１２Ｘデコーダ、２１３Ｙデコーダ、２１４センスアンプ＋トリミング領域、ＭＣメモリセル、ＷＬワード線、ＢＬビット線、Ｑトランジスタ。

Claims

複数の金属配線層を有する半導体装置であって、
前記複数の金属配線層のうちの最下層の金属配線層よりも上層の金属配線層のうちの第１の銅配線を用いて形成され、溶断されるか否かによってデータ信号を記憶するヒューズと、
前記ヒューズに隣接して設けられ、前記ヒューズと同じ金属配線層のうちの第２の銅配線を用いて形成されたダミーヒューズと、
前記ヒューズおよび前記ダミーヒューズを囲むように前記複数の金属配線層を用いて形成され、銅の拡散を防止する拡散防護壁とを備え、
前記ヒューズおよび前記ダミーヒューズの各々の配線幅は前記拡散防護壁によって囲まれる領域内の最小線幅に設定され、
前記ヒューズおよび前記ダミーヒューズの間隔は、前記拡散防護壁で囲まれる領域内の最小間隔に設定されている、半導体装置。
さらに、第１の電源電圧のノードと前記第１の電源電圧よりも低い電圧である第２の電源電圧のノードとの間に前記ヒューズと直列接続されたトランジスタと、
前記トランジスタを導通させ、前記ヒューズに電流を流して前記ヒューズを溶断させる駆動回路とを備え、
前記駆動回路は、前記ヒューズの温度が上昇してその抵抗値が増大すると前記ヒューズに流れる電流が減少するように、線形領域を含む領域で前記トランジスタを動作させ、ピンチ効果を利用して前記ヒューズを溶断させる、請求項１に記載の半導体装置。
前記駆動回路は、前記第１の電源電圧よりも低く、前記第２の電源電圧よりも高い第３の電源電圧を前記トランジスタのゲートに印加することにより、前記ピンチ効果を利用して前記ヒューズを溶断させる、請求項２に記載の半導体装置。
溶断された前記ヒューズは、前記ヒューズの中央部で溶断されて２つのヒューズ片に分割されており、
前記２つのヒューズ片の互いに対向する部分は、各ヒューズ片の他の部分よりも太くなっている、請求項２または請求項３に記載の半導体装置。
前記ヒューズは、ポーラスな低誘電率材料で形成された絶縁層内に形成されている、請求項１から請求項４までのいずれかに記載の半導体装置。
前記ダミーヒューズは、前記ヒューズと同じ方向に延在している、請求項１から請求項５までのいずれかに記載の半導体装置。
前記ダミーヒューズは、前記ヒューズと直交する方向に延在しており、
複数の前記ダミーヒューズが前記ヒューズの延在する方向に配列されており、
隣接する２つの前記ダミーヒューズの間隔は、前記拡散防護壁で囲まれる領域内の最小間隔に設定されている、請求項１から請求項５までのいずれかに記載の半導体装置。
複数の金属配線層を有する半導体装置であって、
複数行複数列に配置され、各々が、溶断されるか否かによってデータ信号を記憶する複数のヒューズと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線と、各前記ヒューズに対応して設けられ、ゲートが対応の前記ワード線に接続されたトランジスタとを含むメモリアレイを備え、
各前記ヒューズとそれに対応する前記トランジスタは、ヒューズ電源ノードと対応の前記ビット線との間に直列接続され、
各前記ヒューズは、前記複数の金属配線層のうちの最下層の金属配線層よりも上層の金属配線層のうちの第１の銅配線を用いて形成され、
さらに、行アドレス信号に従って、前記複数のワード線のうちのいずれかの前記ワード線を選択レベルにして、その前記ワード線に対応する前記トランジスタを導通させる行デコーダと、
列アドレス信号に従って、前記複数のビット線のうちのいずれかの前記ビット線を選択する列デコーダと、
書込動作時に、前記ヒューズ電源ノードと前記列デコーダによって選択された前記ビット線との間に予め定められた電圧を与えて、選択された前記ヒューズを溶断させる書込回路と、
読出動作時に、前記ヒューズ電源ノードと前記列デコーダによって選択された前記ビット線との間に電流が流れるか否かを検出し、検出結果に応じた論理レベルのデータ信号を出力する読出回路と、
少なくとも前記複数のヒューズを囲むように前記複数のヒューズと同じ金属配線層の金属配線を用いて形成され、銅の拡散を防止する拡散防護壁とを備える、半導体装置。
前記メモリアレイは、さらに、各前記ヒューズに対応して設けられて対応の前記ヒューズに隣接して設けられ、対応の前記ヒューズと同じ金属配線層のうちの第２の銅配線を用いて形成されたダミーヒューズを含み、
隣接する前記ヒューズおよび前記ダミーヒューズの各々の配線幅は前記拡散防護壁によって囲まれる領域内の最小線幅に設定され、
隣接する前記ヒューズおよび前記ダミーヒューズの間隔は、前記拡散防護壁で囲まれる領域内の最小間隔に設定されている、請求項８に記載の半導体装置。
各前記ワード線の一部分は、対応の前記ヒューズに隣接して設けられ、対応の前記ヒューズと同じ金属配線層のうちの第３の銅配線を用いて形成され、
隣接する前記ヒューズおよび前記ワード線の一部分の各々の配線幅は前記拡散防護壁によって囲まれる領域内の最小線幅に設定され、
隣接する前記ヒューズおよび前記ワード線の一部分の間隔は、前記拡散防護壁で囲まれる領域内の最小間隔に設定されている、請求項８に記載の半導体装置。
各前記トランジスタは、対応する前記ヒューズの下方に配置され、
各前記トランジスタのゲートは櫛歯状に形成されている、請求項８から請求項１０までのいずれかに記載の半導体装置。
前記行デコーダおよび前記書込回路は、前記書込動作時には、前記ヒューズの温度が上昇してその抵抗値が増大すると前記ヒューズに流れる電流が減少するように、線形領域を含む領域で前記トランジスタを動作させ、ピンチ効果を利用して前記ヒューズを溶断させる、請求項８から請求項１１までのいずれかに記載の半導体装置。
前記行デコーダが、前記選択レベルとして前記予め定められた電圧よりも低い電圧を、選択された前記ワード線を介して前記トランジスタのゲートに印加し、前記書込回路が、前記ヒューズ電源ノードと選択された前記ビット線との間に前記予め定められた電圧を印加することにより、前記ピンチ効果を利用して前記ヒューズを溶断させる、請求項１２に記載の半導体装置。
溶断された前記ヒューズは、前記ヒューズの中央部で溶断されて２つのヒューズ片に分割されており、
前記２つのヒューズ片の互いに対向する部分は、各ヒューズ片の他の部分よりも太くなっている、請求項１２または請求項１３に記載の半導体装置。
前記ヒューズは、ポーラスな低誘電率材料で形成された絶縁層内に形成されている、請求項８から請求項１４までのいずれかに記載の半導体装置。