TWI487090B - 半導體裝置 - Google Patents

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Takeshi Iwamoto
Kazushi Kono
Masashi Arakawa
Takahiro Uchida
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Description

半導體裝置
本發明係關於一種具有包含有儲存固定資訊之熔線(fuse)元件的熔線編程(fuse program)電路之半導體裝置，尤其是關於用以實現低消耗功率且低佔有面積之熔線編程電路的構成。
在半導體積體電路裝置中，係針對各式各樣的用途而使用熔線編程電路。該熔線編程電路係藉由熔線元件之熔斷/未熔斷，而將其輸出信號之狀態設定成固定。例如，為了將類比電路之常數予以微調整(修整(trimming))，而使用這種熔線元件。例如，為了進行電晶體元件的電流驅動力之調整、基準電流源的供給電流量之調整、或基準電壓源所產生的基準電壓之調整等，而進行熔線元件之編程(熔斷/未熔斷)。此外，為了將電阻元件之電阻值予以微調整，亦使用這種熔線編程電路。
即使在數位電路中，亦進行同樣的調整。此外，在半導體記憶體中，為了以備份單元來置換不良單元，係使用熔線編程電路來儲存不良位址。藉由利用該種的熔線編程電路，以謀求依電路動作特性之最適化及不良單元之救濟而獲得良率之改善。
以往，在該種的熔線編程電路中，已廣泛使用藉由雷射光束照射而被熔斷的LT(雷射修整)熔線。使用雷射裝置，並根據編程資訊而熔斷該LT熔線，以執行熔線編程作業。
利用熔線編程電路作為備份單元救濟之不良位址記憶電路的構成，已揭示於日本專利特開2003－016797號公報中(文獻1)。在該文獻1所揭示之構成中，設有對不良位址進行熔線編程的熔線塊、從外部串列(serial)輸入不良位址並在內部並行(parallel)輸出的掃描移位電路、及根據模式指示信號而選擇熔線塊及掃描移位電路之輸出中之一方的切換電路。
在內部對熔線元件進行編程之前，進行備份救濟是否已被確實進行之判定以謀求良率之改善。
與熔線元件以階層性地將元件或配線配置在下部的構成已揭示於日本專利特開平11－340434號公報(文獻2)中。藉由在熔線元件下部配置元件，以謀求縮小裝置晶片面積。文獻2，係為了防止在熔線元件熔斷時對下層之元件帶來熱及物理性的衝擊，而將由比熔線元件更高熔點之材料所構成的衝擊遮斷層配置在熔線元件下層。作為該衝擊遮斷層，可使用散熱片(heatsink)層及抗熱層之疊層構造。
藉由電流而切斷熔線元件的熔線電路之構成，已揭示於日本專利特開平5－267464號公報(文獻3)中。在該文獻3中，利用對應於控制信號而動作的選擇電路，將包含有熔線元件的熔線修整電路與內部電路中之一方，連接在共通之電源墊上。減低墊(Pad)數，以謀求縮小晶片面積及減低墊與接腳間之連接不良的發生機率。
此外，熔線元件之電源與內部電路之電源共有的構成已揭示於日本專利特開2002－042482號公報中(文獻4)中。在該文獻4中，係將連接有熔線編程電路之熔線元件的輸出信號線耦合在與內部電路電源墊不同的墊上，其可在外部檢測出熔線元件之微小電流，以謀求檢測出熔線切斷不良。
在該種熔線元件之編程上利用雷射光束的情況，需要熔線編程用之雷射裝置，且有產生將晶圓從檢查裝置搬送至雷射裝置之步驟，而發生晶圓污染等的問題。
在使用雷射光束照射來進行熔線編程的情況，由於在半導體晶片被模型化的狀態下，無法將雷射光束照射在熔線元件上，所以有必要在裸晶狀態下進行熔線編程。因此，在封裝安裝後，很難實施不良救濟等之雷射編程作業。
此外，SOC(system on chip，系統晶片)等之系統LSI(lorge－scale integration；大型積體電路)上的晶片記憶體(on chip memory)，其記憶容量會增大，且從良率之觀點來看需要進行不良單元救濟。此外，如同SIP(system in package，系統級封裝)，即使在使用複數個晶片以構成系統的情況，為了提高最終良率亦會增加模型化後之救濟的必要性。例如，在疊層廉價之晶片與高價之晶片以構成SIP的情況，當對廉價之晶片進行封裝安裝後發現不良時，該封裝全體就會變成不良，而高價之晶片亦會被當作不良品來處理。此外，在SIP方面，由於每一晶片之最適的預燒(burnin)電壓不同，所以有要求省略該種封裝安裝後之預燒步驟。因此，期望使用KGD(良裸晶(known good die)：在未組裝狀態下品質受到保證的晶片)，進行各晶片之組裝。
此外，LT熔線由於係藉由來自外部之雷射光束的照射來進行物理性切斷，所以如上所述需要修整專用裝置及救濟步驟，且無法避免因裝置投資所帶來的成本增加及TAT(turnaround－time，處理時間)之增大。
已實用化有一種例如使用有閘極電極材料之多晶矽的電性熔線，以取代使用該種雷射修整來進行熔線編程的構成。然而，就熔線元件而言，隨著微細化製程之進展，需要以小佔有面積來配置熔線元件。閘極電極材料之多晶矽為最下層的配線，難以將熔線元件之電流供給用及輸出位準判定用的周邊電路高密度地配置在熔線元件附近。因此，很難縮小包含有熔線元件的熔線電路之佔有面積。
在文獻1中，熔線元件係藉由雷射光束而被熔斷。為了消除熔線元件在熔斷後無法變更熔線元件之編程狀態的問題，而使用掃描移位電路，在熔線元件進行編程之前根據編程資訊設定內部電路之狀態以執行電路動作測試。謀求在發生不良時，不良原因是否為熔線編程不良之解析的容易化。然而，該文獻1中，作為熔線元件，僅顯示使用雷射光束照射而被熔斷之LT熔線元件，有關要電性熔斷之熔線元件，並未做任何考量。
文獻2，係在熔線元件下層配置配線或元件。然而，該文獻2中，伴隨著熔線元件之細微化雷射波長會變短，為了要緩和因雷射能量之增大對下層部所帶來的衝擊，而在熔線元件下層配置高熔點之衝擊遮斷層，以謀求下層元件不遭受破壞。然而，該文獻2中，有關要電性熔斷熔線元件之構成，亦未做任何考量。
文獻3中，係將連接有熔線元件之墊與連接有內部電路之墊形成共通，利用切換電路並根據控制信號來切換該連接路徑。熔線元件可藉由電流而選擇性地被熔斷。然而，在該文獻3所揭示之構成，係根據來自墊之信號而選擇性地將電流流經熔線元件而熔斷。雖然已進行墊之共通化，但是仍存在著不被共有的墊，且增大半導體裝置在實際使用時未被利用的空墊之數量。此外，雖然已揭示利用電流來熔斷熔線元件，但是有關熔線元件之具體的佈局及消耗功率等，並未做任何揭示。
在文獻4中，熔線元件之電流供給用的電源與內部電路之電源係被共有。熔線元件亦可為電流熔斷型。然而，即使在該文獻4中，有關熔線元件藉由電流而熔斷時的消耗電流亦未做任何考量，且有關熔線元件之配置配線亦未做具體揭示。
此外，亦提出一種使用反轉閘極構造之快閃記憶體，對固定資訊進行電性編程的構成方案。然而，該情況，使用快閃記憶體單元，其編程用之電路構成會變大，且會發生很難實現佔有面積小之固定資訊編程電路的問題。
本發明之目的，在於實現一種可由佔有面積小且消耗電流低之配線熔斷型電性熔線元件所構成的熔線編程電路。
本發明之另一目的，在於提供一種具備熔線編程電路之半導體裝置，該熔線編程電路係包含一種不需要追加配線製程即可以小切斷電流進行熔線編程之可靠度高的配線熔斷型電性熔線元件。
本發明之半導體裝置係具有複數個金屬配線層者，其具備：內部電路；及至少一個熔線編程電路，係根據熔線編程資訊，並根據熔線元件之熔斷/未熔斷的狀態而固定儲存與內部電路相關聯的資訊。內部電路係包含有使用複數個配線層之配線來進行配線連接的電晶體元件。
熔線編程電路係包含有熔線元件、及與該熔線元件串聯連接的熔線電晶體。熔線元件係使用比複數個金屬配線層之最下層之金屬配線層還上層的配線層之配線而形成。熔線電晶體係選擇性地流出供進行熔線元件之熔斷用之電流。
在使用例如銅(Cu)配線之半導體裝置中，第1層之金屬配線係以最細微的圖案所描繪。亦即，最下層之金屬配線，由於其配線寬度細且膜厚薄，所以適合切斷。然而，在SUB100nm以後之系統晶片中，存在有更上層之例如第4層至第6層的細微金屬配線，且與第1層金屬配線同樣，存在有膜厚及配線寬度亦無大幅變化的配線。因此，作為該配線熔斷型電性熔線元件，並非是利用第1金屬配線層之配線，而是利用其他的上層之金屬配線。即使利用該上層之金屬配線，如上面所述膜厚及配線寬度亦無大差異，且雜質濃度亦沒有差異。因此，上層金屬配線與第1金屬配線，就切斷容易性而言並無大差異，且即使將上層之金屬配線當作熔線元件來利用，亦不會發生問題。
在熔線元件之下層，可配置用以供給熔線元件熔斷用之電流的電晶體等之元件，而可抑制熔線編程電路之佈局面積增大。
在已切斷例如銅配線的情況，用以防止已熔斷之銅擴散的阻障金屬(barrier metal)及SiCN(氮碳化矽)及SiCO(氧碳化矽)等的絕緣膜會受到破壞。在該種情況下，被要求用以防止熔斷後銅切片之銅原子擴散的佈局上之作業。藉由利用上層之第3或第4金屬配線，在配線佈局上就有寬裕，且容易進行佈局上之作業。藉此，可實現一種可靠度高之具備配線熔斷型電性熔線元件的熔線編程電路。
本發明之上述及其他的目的、特徵、態樣及優點，與所附圖式相關聯而可理解之本發明，可從下述詳細說明中明白。
 [實施方式1]
第1圖係概略顯示本發明實施方式1之半導體裝置整體的構成。第1圖中，半導體積體電路裝置1包含有：內部電路(核心電路)2，係用以實現預定之功能；及配線熔斷編程電路4，係固定記憶用以規定該內部電路2之動作狀態或動作態樣的資訊(與內部電路相關聯的資訊)。
該半導體積體電路裝置1亦可形成於一個半導體晶片上，或是與其他的處理器或記憶體等之功能區塊積體在相同晶片上。
內部電路2係接受來自電源節點5之電源電壓VDD以作為動作電源電壓，用以實現預定之功能。該內部電路2係半導體積體電路裝置之核心電路，例如亦可為包含有記憶體單元陣列的記憶體電路，或為處理器等之處理裝置。該內部電路(核心電路)2只要使用銅(Cu)之多層配線層進行內部配線即可。第1圖中，內部電路2係包含有記憶體單元陣列的記憶體電路，並顯示包含有救濟不良單元用之備份解碼器的構成作為一例。該備份解碼器係根據配線熔斷編程電路之記憶資訊進行備份置換，並進行不良單元之救濟。
配線熔斷編程電路4係使用該內部核心電路2之配線與金屬配線(銅(Cu)配線)之上層的金屬配線(銅配線)來實現熔線元件，且電性熔斷該熔線元件。配線熔斷編程電路4係接受來自電源節點5之電源電壓VDD、及來自熔線電源節點6之熔線閘極電源電壓FGVDD。該熔線閘極電源電壓FGVDD係當作在熔斷時用以將電流流經熔線元件的控制電壓來利用。
該配線熔斷編程電路4係如後面所詳細說明般，設置有掃描路徑，用以進行包含有複數個並聯排列之熔線元件的各熔線元件之熔斷/未熔斷之選擇的編程。在掃描路徑中，對應熔線元件設有正反器。經由正反器行(column)所構成的掃描路徑來傳輸來自節點7之串列輸入SIN，且在對應各熔線元件之正反器上設定熔線編程資訊，從輸出節點8輸出正反器之記憶資訊作為串列輸出SOUT。
該配線熔斷編程電路4通常係利用由與在半導體積體電路裝置中所使用之邊界掃描(boundary scan)暫存器同樣之暫存器(正反器)行所構成的掃描路徑，而設定該熔線元件之熔斷/未熔斷的編程資訊。根據該設定資訊而電性熔斷熔線元件。該配線熔斷編程電路4內所包含的熔線元件之數量為任意數量，係根據熔線元件之數量而設定掃描路徑之正反器(暫存器)的數量。
第2圖係顯示第1圖所示之內部電路2構成的一例。第2圖中，內部電路2係半導體記憶裝置。該半導體記憶裝置亦可與其他的處理器等積體在積體電路1內而構成SOC(系統晶片)，或可在半導體積體電路1內配置半導體記憶裝置單體作為內部電路。
第2圖中，內部電路(半導體記憶裝置)2係包含有：正常記憶體單元陣列NMAa及NMAb，係將複數個正常記憶體單元配置成行列狀；備份字線RWa及RWb，係用以置換正常記憶體單元陣列NMAa及NMAb各者的不良單元列(row)；及備份行RCa及RCb，係用以置換正常記憶體單元陣列NMAa及NMAb各者的不良單元行。
備份字線RWa及RWb係各自包含有複數個備份字線，用以置換包含有不良單元列的複數個記憶體單元列，並救濟不良單元列。備份行RCa及RCb亦同樣利用複數行之並行置換，而救濟不良單元行。
內部電路(半導體記憶裝置)復包含有：列解碼器RD，係用以選擇正常記憶體單元陣列NMAa及NMAb的正常記憶體單元列(字線)；備份列解碼器RRD，係分別選擇備份字線RWa及RWb；及行/備份解碼器CRCDa及CRCDb，係選擇記憶體單元行。該行/備份解碼器CRCDa及CRCDb係各自包含有從對應之正常記憶體單元陣列NMWa及NMWb中選擇正常記憶體單元行的正常行解碼器、及用以選擇對應之備份行RCa及RCb的備份行解碼器。
內部電路(半導體記憶裝置)2復包含有對正常記憶體單元陣列NWAa及NWAb各者進行資料之輸入/輸出的I/O/電路DPKa及DPKb、及周邊電路PH。
周邊電路PH係包含有：列備份判定電路，係用以判定配線熔斷編程電路4所輸出之編程資訊與未圖示之被提供的位址信號之一致/不一致；控制電路，係根據該列備份判定電路之輸出信號，使列解碼器RD及備份列解碼器RRD之一方活性化，並且進行內部動作之控制；及預解碼器，係預解碼被提供之位址信號。列解碼器RD及備份解碼器RRD係在活性化時，解碼來自預解碼器之列預解碼信號並選擇1條字線。
I/O電路DPKa及DPKb係各自包含有：感測放大器SA，係於讀出時，進行記憶體單元資料之檢測；寫入驅動器WD，係於寫入時，對記憶體單元傳輸寫入資料；及輸出入緩衝器(I/O緩衝器)，係在與內部電路外部之間進行資料之傳輸。這些I/O電路DPKa及DPKb係進行複數個位元之資料的輸出入。每1位元設有複數個感測放大器SA及寫入驅動器。根據行位址信號而對各位元進行感測放大器及寫入驅動器的選擇。
行/備份解碼器CRCDa及CRCDb係接受來自配線熔斷編程電路4之編程資訊，且根據與被提供之行位址信號的比較，進行備份字線RWa及RWb之選擇性置換。
作為其一例，I/O電路DPKa及DPKb會各自進行16位元之資料的輸出入，且每1位元設有8個感測放大器及8個寫入驅動器。在正常記憶體單元陣列NMAa及NMWb之各者中，設有512列/512行之正常記憶體單元。在該構成中，對1個感測放大器及寫入驅動器設有4個正常記憶體單元行(位元線對)。因此，備份行RCa及RCb係各自並行進行4行之正常記憶體單元行的置換。
在配線熔斷編程電路4中，對不良記憶體單元之位址進行編程，在指定不良記憶單元之位址時，藉由進行與備份字線或備份行之置換，而等效地救濟不良記憶體單元，且改善製品良率。該可救濟之不良位址的數量，係考慮晶片面積及救濟效率等而決定適當的數量。
第3圖係概略顯示第1圖所示之配線熔斷編程電路4的配線構造。第3圖中，在配線熔斷編程電路4上，從第1金屬配線M1至第k金屬配線Mk之k層的金屬配線層之配線，被使用於電晶體元件等之內部元件的連接。在配線熔斷編程電路4中，配置有半導體基板區域(或井區域)SUB表面所形成的雜質區域IMP1及IMP2，在這些雜質區域IMP1及IMP2之間的基板區域表面上設有例如由多晶矽所形成的閘極電極GT。第1金屬配線M1，係經由接觸(contact)而電性連接至雜質區域IMP1。利用閘極電極GT、雜質區域IMP1及IMP2，形成1個MOS電晶體(絕緣閘極型場效電晶體)。作為其一例，金屬配線M1至Mk係各別為銅(Cu)配線。
熔線元件FS係使用比該第1銅配線M1還上層的金屬配線層之銅配線所形成。第3圖中，係顯示使用第i金屬配線層之配線Mi形成熔線元件FS的情況作為其一例。(在此，i>1)。另外，作為金屬配線，雖可使用銅配線，但是由於亦可使用其他的金屬，所以在以下，使用「金屬配線(層)」之用語。
如第3圖所示，在半導體積體電路中，第1金屬配線係最下層之配線，且形成最細微的圖案(供電晶體間之連接及內部節點的連接用)。因此，該第1金屬配線M1，由於很細且膜厚亦薄，所以適合熔斷。然而，在SUB100nm以後之SOC等的半導體積體電路裝置中，第4層至第6層程度之金屬配線，亦為配線圖案很細，可進行細微配線，且該第1金屬配線M1與膜厚及線寬不會大幅改變。作為該熔線元件FS，係利用這些細微圖案之上層配線中的第i金屬配線Mi作為熔線元件FS之熔線。在此，「熔線元件」之用語，係使用作為顯示包含有熔線、其兩端之連接部、及熔線之周邊部的元件者。
藉由利用該第i層金屬配線Mi作為熔線元件FS之熔線，可獲得以下的優點。在熔線元件FS熔斷時，未顯示於第3圖之阻障金屬(防止銅擴散用)及層間絕緣膜(SiCN或SiCO)會遭受破壞。因此，在進行該銅(Cu)熔斷後之擴散防止的情況，當利用上層之金屬配線Mi時，會比最下層之第1金屬配線M1在佈局上更有寬裕度，且容易取得佈局上的對策。藉此，即使在使用銅配線作為熔線元件的情況，亦可保證熔斷後之可靠度。
第4圖係概略顯示使用第3圖所示之熔線元件FS的熔線電路之1位元份的構成。第4圖中，熔線電路係包含有串聯連接於電源節點與接地節點之間的熔線元件FS及熔斷電流供給電晶體CTr。
熔線元件係在其一端接受來自第1圖所示之電源節點5的電源電壓VDD。熔斷電流供給電晶體CTr係在其閘極接受熔線閘極電源電壓FGVDD。在熔線元件FS熔斷時，熔斷電流供給電晶體CTr會根據熔線閘極電源電壓FGVDD而導通，而電流會從電源節點流入接地節點。藉由該電流，熔線元件FS會發熱(因焦耳熱而造成)，且藉由電流之發熱而熔斷熔線元件FS。藉由使熔線元件FS之電源、及供給第1圖所示之核心電路(內部電路)2之電源電壓VDD的電源節點5共通化，而減少熔線專用之墊的數量。
此外，藉由另外設置用以供給熔線閘極電源電壓FGVDD的墊，可將熔線閘極電源電壓FGVDD之電壓位準與電源電壓VDD做獨立調整，且可進行熔斷電流量之最適化。
以下，就配線熔斷編程電路4之詳細構成加以說明。
「配線熔斷編程電路之構成1」
第5圖係顯示第1圖所示之配線熔斷編程電路4之具體構成的一例。第5圖中，配線熔斷編程電路4係各別包含有第4圖所示之熔線電路，且包含有級聯連接之複數個熔線編程電路FPK1至FPKn。這些熔線編程電路FPK1至FPKn之數量係為任意數量。該熔線編程電路FPK1至FPKn由於具有相同構成，所以第5圖中，針對各熔線編程電路FPK1至FPKn，在相同或對應之部分附記相同的元件符號。
熔線編程電路FPK2至FPKn各者係包含有：熔線元件FS，係連接在用以供給電源電壓VDD之節點與內部節點ND1之間；熔斷電流供給電晶體CTr，係連接在內部節點ND1與接地節點之間；及3輸入AND(及)電路AG1，係控制該熔斷電流供給電晶體CTr之導通。AND電路AG1係接受熔線閘極電源電壓FGVDD作為動作電源電壓。
AND電路AG1係接受對應之FS選擇掃描正反器(FF)FSSR的輸出信號、對應之編程掃描正反器(FF)PSR的輸出信號、及熔線切斷時脈信號FCCLK。
FS選擇掃描正反器FSSR係根據熔線選擇掃描時脈信號SESCLK，而取入前級之熔線編程電路的FS選擇掃描正反器的輸出資料，且傳輸至次級。編程掃描正反器PSR係根據編程掃描時脈信號PSCLK，而取入經由多工器(MUX)SX1所提供的資料，且傳輸至次級。因此，該FS選擇掃描正反器FSSR係構成根據熔線選擇掃描時脈信號SESCLK而進行移位動作並傳輸資料的掃描路徑。此外，編程掃描正反器PSR亦構成根據編程掃描時脈信號PSCLK而依序進行移位動作並傳輸資料的掃描路徑。
藉由對應熔線電路而設置這些正反器FSSR及PSR之組，可選擇性地且逐次地以1個熔線元件單位，執行熔線電路之熔線元件FS的編程(熔斷/未熔斷)。此外，可以較少的墊，將熔線元件之編程資訊傳輸至各熔線元件。
熔線編程電路FPK2至FPKn各者復包含有：切斷判定電路CJC，係根據節點ND1之電壓位準來判定熔線元件FS之切斷狀態；及多工器SX2，係選擇編程掃描正反器PSR之輸出信號與切斷判定電路CJC之輸出信號的一方並予以輸出。該多工器SX2之輸出信號亦被供給至多工器SX1。該多工器SX1係根據掃描選擇信號SCSEL，而選擇前級之編程掃描正反器PSR的輸出信號與對應之多工器SX2的輸出信號之一方。在此，「切斷」與「熔斷」係以相同的意思來使用。
使用多工器SX1，將多工器SX2之輸出信號傳遞至編程掃描正反器PSR。在測試動作時，在多工器SX2中，藉由根據編程正反器選擇信號PRFFSEL來選擇切斷判定電路CJC之輸出信號，可根據切斷判定電路CJC之輸出信號而將對應之熔線元件FS的狀態讀出至外部。藉此，可判定熔線元件FS之切斷不良的有無。
此外，在多工器SX2中，選擇編程掃描正反器PSR之輸出信號，而在多工器SX1中，根據掃描選擇信號SCSEL而選擇該多工器SX2之輸出信號。藉此，可在熔線編程電路FPK1至FPKn之各者中，回授編程掃描正反器PSR之保持資料並環狀傳輸。因此，可將編程掃描時脈信號PSCLK設定成自走狀態，且時脈信號之控制及設計的自由度會變高。
此外，從多工器SX2輸出編程資訊FOS1至FOSn。因此，在以多工器SX1來選擇該多工器SX2之輸出信號並儲存在對應之編程掃描正反器PSR內之後，將多工器SX1設定成選擇前級之正反器PSR的狀態，並經由編程掃描正反器PSR依序傳輸。藉由將該傳輸資料以外部之測試器或BIST(built－inself test circuit，內建式自我測試電路)來與寫入資訊做比較，可測試多工器SX2是否正常根據編程正反器選擇信號PRFFSEL進行切換動作。
初級之熔線編程電路FPK1除了以下之點外，其餘構成與熔線編程電路FPK2至FPKn相同。亦即，對FS選擇掃描正反器FSSR及編程掃描正反器PSR，提供來自外部之測試器或形成於同一晶片上的BIST之切斷控制資訊CTSCIN、熔線編程用之掃描輸入SCIN，以取代前級之熔線編程電路的輸出信號。
熔線編程電路FPK1至FPKn之輸出信號，被提供至其對應之用以設定內部狀態的電路。例如，在第2圖所示之記憶體電路中，當這些熔線編程電路FPK1至FPKn記憶不良記憶體單元之位址的情況下，輸出信號FOS1至FOSn係被供給至用以進行不良單元與備份單元之置換的備份解碼器。如參照第2圖所說明般，在判定備份置換時，進行被提供的位址與被編程的不良位址之一致/不一致的判定。在判定為一致時，被分配不良位址之備份單元會被選擇，以取代被提供之位址所指定的單元(記憶體單元列或記憶體單元行)。
另一方面，當熔線編程電路FPK1至FPKn被用於決定類比電路之常數的情況下，這些輸出信號FOS1至FOSn會被供給至對應之類比電路，進行電阻元件之電阻值的調整或電晶體元件之驅動電流量的調整等。
對象電路亦可為備份解碼器與包含有電流源及電壓源的類比電路中之一方，只要根據該熔線編程電路之編程資訊來設定動作態樣或動作狀態即可。在該配線熔斷編程電路中所記憶的資訊，只要為與內部電路相關聯的資訊即可。
根據FS選擇掃描正反器FSSR之記憶資料，來規定對應之熔線元件FS被切斷的週期。在熔線編程電路FPK1至FPKn中，係依序根據編程掃描正反器PSR之儲存資料及熔線切斷時脈信號FCCLK而選擇性地供給熔斷電流並熔斷對應之熔線元件。
熔線元件FS係供給來自核心電路之電源節點的電壓VDD。因此，可針對熔線編程電路FPK1至FPKn，減少熔線熔斷用之專用墊的數量。
該熔線編程電路FPK1至FPKn及未顯示於第5圖之控制電路的電晶體，係使用與在核心電路(參照第1圖)中所用的電晶體相同的構造(閘極絕緣膜之膜厚及材質相同)，用以抑制該配線熔斷編程電路4之佔有面積的增大及製造步驟的增加。
通常，該熔線元件FS之熔斷所需的電源(熔斷電源)，大致為20mA至40mA。因此，在利用將相對於熔線元件FS之電源墊與核心電路之電源5予以分離設置的構成時，為了要供給大的熔斷電流，有必要在指定數之每一熔線元件設置熔線元件專用之電源墊，而在熔線元件多的情況，有必要設置數量多的電源墊(尤其是在同時熔斷複數個熔線元件的情況)。然而，如後面所詳細說明般，熔線編程電路FPK1至FPKn由於係依序根據其編程資訊而選擇性地執行熔線之編程(熔斷)，所以其消耗電流小。因此，可將熔線電路之電源與核心電路之電源共有，且可減少墊數。
針對AND閘AG1提供熔線閘極電源電壓FGVDD。該情況，只被要求驅動熔斷電流供給電晶體CTr之閘極電位，而AND電路AG1之消耗電流，即使包含交流電流(AC電流)也只是些微而已。因此，即使在熔線元件FS之數量被設為很多的情況，也只被要求設置1個熔線閘極電源電壓FGVDD供給用的墊(第1圖之節點6)，而可減少配線熔斷編程電路4之佈局面積。
此外，使用多工器SX2，選擇編程掃描正反器PSR之儲存資料與切斷判定電路CJC之輸出信號的一方並予以輸出。因此，在該熔線元件FS切斷前，可將備份解碼器等之對象電路根據編程資訊而設定其狀態，並進行測試。因此，例如在記憶體等中，在對象電路為備份解碼器的情況，能從外部依序施加備份位址，並選擇備份單元列/行，而進行備份解碼器及備份單元是否為正常的測試。藉此，當發生不良時，可分離熔線元件之切斷不良與備份單元系之不良。
第6圖係顯示第5圖所示之FS選擇掃描正反器FSSR及編程掃描正反器PSR構成的一例。這些掃描正反器FSSR及PSR由於具有相同的構成，所以在第6圖中，以元件符號FF代表性地顯示這些掃描正反器FSSR及PSR。
第6圖中，正反器FF係包含有：主閂鎖器10a，係根據2相之時脈信號CLKB及CLKD而取入保持輸入信號IN；及副閂鎖器10b，係與該主閂鎖器10a互補地根據時脈信號CLKB及CLKD而動作，且傳輸主閂鎖器10a之輸出信號以產生輸出信號OUT。
2相之時脈信號CLKB及CLKD，係分別從接受基本時脈信號CLK之2級之級聯連接的反相器15及16中產生。時脈信號CLK係對應第5圖所示之熔線選擇掃描時脈信號SESCLK及編程掃描時脈信號PSCLK。
主閂鎖器10a係包含有：三態(時脈)反相器11a，係接受2相之時脈信號CLKB及CLKD；2輸入NOR(反或)電路12a，係接受重設信號RST與三態反相器11a之輸出信號；及時脈反相器(clocked inverter)13a，係根據時脈信號CLKB及CLKD而與時脈反相器11a互補地動作，在活性化時，將NOR電路12a之輸出信號傳輸至NOR電路12a之輸入端。
副閂鎖器10b係包含有：時脈反相器11b，係根據2相之時脈信號CLKB及CLKD而選擇性地活性化，在活性化時，將主閂鎖器10a之輸出信號予以反轉；NOR電路12b，係接受重設信號RST與時脈反相器11b之輸出信號；及時脈反相器13b，係與時脈反相器11b互補地動作，在活性化時，將NOR電路12b之輸出信號傳輸至NOR電路12b之輸入端。
時脈反相器11a及13b係在時脈信號CLKB為H位準且時脈信號CLKD為L位準時被活性化。時脈反相器13a及11b係在時脈信號CLKB為L位準且時脈信號CLKD為H位準時被活性化。
第7圖係顯示第6圖所示之正反器FF動作的時序圖。以下，參照第7圖，就第6圖所示之正反器FF的動作加以說明。
重設信號RST係在正反器動作時為L位準，而NOR電路12a及12b則當作反相器來動作。當時脈信號CLK為H位準時，時脈信號CLKB變成L位準，而時脈信號CLKD變成H位準。在主閂鎖器10a中，三態反相器11a呈輸出高阻抗狀態，另一方面，時脈反相器13a被活性化並當作反相器來動作。因此，利用NOR電路12a及時脈反相器13a來構成閂鎖器電路，而主閂鎖器10a係呈保持所取入之信號的保持狀態。
在副閂鎖器10b中，時脈反相器11b被活性化且當作反相器來動作，另一方面，時脈反相器13b為輸出高阻抗狀態。因此，利用三態反相器11b及NOR電路12b來構成緩衝器電路，副閂鎖器10b呈通過(through)狀態，而主閂鎖器10a所保持的資料經由副閂鎖器10b而傳遞，並當做輸出信號OUT而輸出。
當時脈信號CLK呈L位準時，時脈信號CLKB呈H位準，而時脈信號CLKD呈L位準。因此，在主閂鎖器10a中，三態反相器11a被活性化，且當作反相器來動作。另一方面，三態反相器13a會呈輸出高阻抗狀態。在該狀態下，主閂鎖器10a會利用三態反相器11a及NOR電路12a當作反相緩衝器來動作，且呈傳輸輸入信號IN的通過狀態。另一方面，在副閂鎖器10b中，三態反相器11b會呈輸出高阻抗狀態，而另一方面，三態反相器13b會呈活性狀態。因此，利用NOR電路12b及三態反相器13b來構成閂鎖器電路，且先利用三態反相器11b來保持所取入之信號INN。
因此，在輸入信號IN以與時脈信號CLK之上升同步產生變化的方式而被提供的情況，該主閂鎖器10a之輸出信號INN就會與時脈信號CLK之下降同步產生變化，且副閂鎖器10b之輸出信號OUT會與時脈信號CLK之上升同步產生變化。藉此，利用1個正反器FF來延遲1時脈週期，以進行信號之傳輸。藉由將該正反器進行級聯連接，可構成根據時脈信號而依序傳輸信號/資料的掃描路徑。
另外，重設信號RST係在電源投入時或測試序列開始時以單觸發脈波之形態被活性化。當重設信號RST被設定成H位準時，NOR電路12a及12b之輸出信號會呈L位準，且在正反器FF上保持L資料。掃描正反器之記憶資料係相當於主閂鎖器10a之輸出信號INN。通常，該重設信號RST之活性化係在使時脈信號停止的狀態下被執行，在第4圖所示之掃描正反器FSSR及PSR上初期設定L資料，藉此，各掃描正反器之輸出信號亦被初期設定在L位準。
第8圖係顯示第5圖所示之AND電路AG1構成的一例。第8圖中，AND電路AG1係包含有：3輸入NAND(反及)閘15，係接受核心電路之電源電壓VDD；位準轉換器16，係將NAND閘15之輸出信號的振幅轉換成熔線閘極電源電壓FGVDD位準；及反相器17，係將位準轉換器16之輸出信號予以反轉。根據反相器17之輸出信號，控制第5圖所示之熔斷電流供給電晶體CTr的閘極電壓。
如第5圖所示，AND電路AG1被提供有編程掃描正反器PSR及FS選擇掃描正反器FSSR之輸出信號、及熔線切斷時脈信號FCCLK。這些信號之振幅係內部電路(核心電路)之電源電壓VDD的位準。NAND閘15係產生根據這些信號所提供之輸入信號的振幅為電源電壓之信號(在全輸入為H位準時輸出L位準之信號)。
利用位準轉換器16及反相器17，該NAND閘15之輸出信號的振幅，會被轉換成熔線閘極電源電壓FGVDD位準。位準轉換器16及反相器17之電源節點6a係耦合在第1圖所示之熔線閘極電源節點(墊)6。因此，藉由調整來自該熔線閘極電源節點6之電壓FGVDD的電壓位準，可調整第5圖所示之熔斷電流供給電晶體CTr的閘極電壓。藉此，可調整熔線元件FS之熔斷電流，且可將熔線元件FS編程時之熔斷電流最適化。
當來自FS選擇掃描正反器FSSR之信號呈H位準時，顯示被選擇之對應的熔線編程電路。利用來自編程掃描正反器PSR之信號的H位準/L位準，來設定對應之熔線元件的熔斷/未熔斷。亦即，指定在編程掃描正反器PSR之信號為H位準時，切斷對應之熔線元件。
熔線切斷時脈信號FCCLK係以預定之脈寬被提供。因此，藉由調整該熔線切斷時脈信號FCCLK之脈寬及施加次數，可實現熔斷熔線元件所需的電流脈寬及電流脈波施加次數。
第9圖係概略顯示熔線閘極電源電壓FGVDD與核心電路電源電壓VDD之投入序列。以下，參照第9圖，就該電源投入序列加以說明。
當核心電路電源電壓VDD被投入時，其電壓位準會上升。此時，熔線閘極電源電壓FGVDD維持在比熔斷電流供給電晶體CTr之臨限值電壓Vth更低的電壓位準(第9圖中為接地電壓位準)。
當該核心電路電源電壓VDD穩定化時，例如根據電源開啟重設信號，以單觸發脈波之形態產生重設信號RST。如第6圖所示，當該重設信號RST被活性化時，會在正反器FF儲存L資料。因此，第5圖所示之掃描正反器FSSR及PSR之輸出信號OUT被固定在L位準。藉此，來自AND電路AG1之輸出信號被初期設定在L位準。在該狀態下，熔斷電流供給電晶體CTr會確實被設定在未導通狀態，且可防止在電源投入時經由未切斷狀態之熔線元件而流入貫穿電流。
在投入核心電路電源電壓VDD時，熔線閘極電源電壓FGVDD被維持在比熔斷電流供給電晶體CTr之臨限值電壓Vth更低的電壓位準。在電源投入時當熔線閘極電源電壓FGVDD變成比熔斷電流供給電晶體CTr之臨限值電壓Vth更高的電壓位準時，AND電路AG1之輸出信號會以不穩定的狀態呈H位準，且有熔斷電流供給電晶體CTr(參照第5圖)會導通的可能性。在未切斷狀態之熔線元件中，藉由將熔斷電流供給電晶體CTr之閘極電壓設定成比熔斷電流供給電晶體CTr之臨限值電壓Vth更低的電壓位準，以防止流入大的貫穿電流。
此外，在位準轉換器16中，會有根據不穩定的NAND閘15之輸出信號，而使內部節點之電壓位準變成中間電壓位準的情況。該情況，藉由將熔線閘極電源電壓FGVDD維持在比熔斷電流供給電晶體CTr之臨限值電壓Vth更低的電壓位準，可將反相器17之輸出信號維持在比熔斷電流供給電晶體CTr之臨限值電壓Vth更低的電壓，並可防止熔斷電流供給電晶體CTr導通。
因此，在電源投入時，直到重設信號RST被活性化為止，藉由將熔線閘極電源電壓FGVDD設定在比熔斷電流供給電晶體CTr之臨限值電壓Vth更低的電壓位準，以防止發生大的電流從電源節點流入接地節點的狀態。
如前面之第1圖所示，該熔線閘極電源電壓FGVDD及核心電路電源電壓VDD係從半導體積體電路裝置外部提供。因此，在外部之電源控制部中，使用開始供給該電源電壓VDD時之電源開啟重設信號，以產生重設信號RST，並在初期設定配線熔斷編程電路4之內部之後，供給熔線閘極電源電壓FGVDD(使其電壓位準上升)。只要利用處理器等之序列控制器來控制其電源供給序列即可。
第10圖係概略顯示第5圖所示之熔斷電流供給電晶體CTr的平面佈局。第10圖中，構成汲極電極D之多層金屬配線20與構成源極電極S之多層金屬配線22係交互配置。在這些多層金屬配線20及22之間，設有構成閘極電極G之閘極電極配線(多晶矽配線)。這些多層金屬配線20及22，係各自具備2層之配線，且這些配線相互連接，構成1個電極配線。
在這些金屬配線20及22的上層，在與這些金屬配線20及22交叉的方向設有上層之(第3)金屬配線30。該金屬配線30係傳遞接地電壓GND。
構成汲極電極D的多層金屬配線20之配線，係以預定間隔，經由第1通孔(via)28相互連接(最終，利用構成節點ND1之金屬配線而相互連接全部的多層金屬配線20)。亦即，在多層金屬配線20終端部，設有幅寬的金屬配線台座20A，而各多層配線20連結在該金屬配線台座20A。在該終端部之配線台座20A的上層，設有與上層金屬配線30相同層的上層金屬配線32。該配線台座20A係經由第2通孔29而耦合至上層金屬配線32，形成節點ND1。
另一方面，在構成源極電極S之多層金屬配線22中，沿著其延伸方向交互配設有第1通孔28及第2通孔29。多層金屬配線22係經由第2通孔29，電性連接至上層金屬配線30。多層金屬配線22之各配線係利用第1通孔28而相互連接，且在下層部電性連接至主動區域。藉此，熔斷電流供給電晶體CTr之源極電極S係共同耦合至接地節點。
構成閘極電極G之閘極電極配線21係在各者之終端部，利用金屬配線23與通孔28相互連接。該金屬配線23亦為多層金屬配線，其以下層之金屬配線來相互連接各閘極電極配線21，而各下層金屬配線則利用對應之上層金屬配線與第1通孔28而相互連接。多層金屬配線23係經由取出配線25而連接在用以傳遞AND電路AG1之輸出信號的配線25。
設有與該金屬配線23平行的金屬配線24。該金屬配線24係利用通孔29，電性連接至上層金屬配線30，此外，利用通孔28，電性連接至下層之主動區域。在該金屬配線24與取出金屬配線25之交叉部設有金屬配線26，用以取得主動區域間之電性連接。藉此，即使在取出配線25之配置區域，亦可對下層之基板區域傳遞接地電壓GND。
利用該金屬配線24，熔斷電流供給電晶體CTr之基板區域(井區域)係維持在配線30上之接地電壓GND位準。
藉由複數個閘極幅度較寬之單位電晶體以複數個並聯配置，來實現供給大的熔斷電流之熔斷電流供給電晶體CTr。
另外，配線30亦可當作後面所說明之虛擬接地線來使用。
第11圖係概略顯示第10圖所示沿著線L11－L11的剖面構造。第11圖中，上層金屬配線30(例如第3金屬配線M3)係經由第2通孔29結合至多層金屬配線22。該多層金屬配線22係包含下層之金屬配線(第1金屬配線M1)22a、及與該第1金屬配線22a平行排列的上層之金屬配線(第2金屬配線)22b。這些金屬配線22a及22b係經由第1通孔28而電性連接。下層之金屬配線22a係經由接觸35電性連接至基板區域36表面所形成的雜質區域37a。
另一方面，構成節點ND1之多層金屬配線20，係包含下層之金屬配線(第1金屬配線M1)20a、及上層之金屬配線(第2金屬配線)20b。這些金屬配線20a及20b亦以預定間隔，經由第1通孔28而電性連接。下層之金屬配線(第1金屬配線M1)20a，係經由接觸35電性連接至基板區域36表面所形成的雜質區域37b。在雜質區域37a及37b之間，設有構成閘極電極G之(多晶矽)閘極電極配線21。該基板區域36係例如以井區域所形成，並藉由隔離區域38而與其他的熔線編程電路隔離。
利用閘極電極配線21、雜質區域37a及37b，實現構成熔斷電流供給電晶體CTr的單位電晶體。因此，將該熔斷電流供給電晶體CTr之源極電極S耦合至接地節點的配線及將電流供給電晶體之汲極連接至熔線元件的電極配線，係分別以複數層之配線所構成，且使電流分散於各配線上。
第12圖係顯示熔線元件FS與熔斷電流供給電晶體CTr之電性等效電路。熔線元件FS係以第3金屬配線以上的上層之金屬配線所形成，且耦合至電源節點。該熔線元件FS係耦合至多層金屬配線22。另一方面，在該多層金屬配線22及20之間，並聯連接有單位電晶體UT。單位電晶體UT係熔斷電流供給電晶體CTr之單位電晶體，在第10及11圖中，由1條多層配線20、1條多層配線22及1條閘極電極配線21所構成。這些單位電晶體UT的閘極係共通耦合。
在熔線元件FS熔斷時流入電流的情況下，在多層金屬配線22中，該電流If會分流成分別流入金屬配線22a及22b之電流I1及I2，並經由各單位電晶體UT而流入。經由該單位電晶體UT而流入的電流，會流入多層金屬配線20之金屬配線20a及20b，且分別流入電流I3及I4。因此，這些電流I1至I4係比流入熔線元件FS之電流If還低1/2倍以下的電流。藉此，防止熔線元件FS熔斷之前，因熔斷電流If而使熔斷電流供給電晶體之源極電極配線(S)或汲極電極配線(D)熔斷。藉此，流出比較大的(20mA至40mA)熔斷電流，可確實地熔斷熔線元件FS。
[熔線編程電路之變更例]
第13圖係顯示本發明實施方式1之熔線編程電路的變更例。第13圖中，熔線編程電路FPK1至FPKn被級聯連接。熔線編程電路FPK1至FPKn之電路構成，係與第4圖所示的熔線編程電路FPK1至FPKn相同。針對該初級之熔線編程電路FPK1，設有根據多工器切換控制信號PRWER而選擇來自掃描路徑外部之掃描輸入(scan in)信號SCIN0、與最後級之熔線編程電路FPKn的掃描輸出(scan out)信號SC(n)之一方的多工器SX0。該多工器SX0之輸出SCIN，係對應第5圖所示的編程掃描輸入SCIN。
最後級之熔線編程電路FPKn的輸出信號SC(n)及CTS(n)，係提供至緩衝器40。從緩衝器40輸出掃描輸出信號SCout及CSout。掃描輸出信號CSout係對應經由第5圖所示之FS選擇掃描正反器FSSR而傳輸的資料，而掃描輸出信號SCout係相當於第5圖所示的編程掃描正反器PSR之輸出信號。
將最後級之熔線編程電路FPKn的編程掃描輸出信號SC(n)，經由多工器SX0而回授至初級之熔線編程電路FPK1。藉此，在編程電路FPK1至FPKn中，即使在經由緩衝器40依序以掃描輸出動作讀出編程掃描正反器內所儲存的資料時，亦可利用該回授路徑再次傳輸至熔線編程電路FPK1至FPKn，並再次寫入其記憶資訊。因此，可防止在將各編程掃描正反器PSR之記憶資訊讀出至外部的情況，或將切斷判定電路之輸出信號讀出至外部的情況，編程掃描正反器之內部記憶資訊遭受破壞。
對該熔線編程電路FPK1至FPKn，分別提供電源電壓VDD及熔線閘極電源電壓FGVDD。此外，熔線切斷系控制信號FCTL及編程資訊控制系資訊PCTL，被提供至這些熔線編程電路FPK1至FPKn。熔線切斷系控制信號FCTL係顯示用以控制第5圖所示的FS選擇掃描正反器FSSR之傳輸動作的信號(時脈信號及重設信號)，而編程資訊控制系資訊PCTL係對應用以控制第5圖所示的編程掃描正反器PSR之傳輸動作的信號(重設信號及時脈信號)。
這些控制信號FCTL及PCTL、掃描輸入SCINO、CTSCIN及多工器切換控制信號PRWER，係從設於晶片外部的測試器所提供，或從晶片內部之BIST所提供。同樣地，緩衝器40之輸出信號亦提供至外部之測試器或BIST。
熔線編程電路FPK1至FPK(m－1)及FPK(m＋1)至FPKn的切斷判定電路之輸出信號FOS1至FOS(m－1)及FOS(m＋1)至FOS(n)，係提供至例如記憶體中之備份解碼器等的對象電路。另一方面，在熔線編程電路FPKm中，切斷判定電路(即熔線編程資訊FOSm)並未被提供至對象電路。在該熔線編程電路FPKm中，熔線元件FSTP之線寬係比其他的熔線編程電路FPK1至FPK(m－1)及FPK(m＋1)至FPKn中所包含的熔線元件FS還寬例如10倍。因此，熔線編程電路FPK1至FPK(m－1)及FPK(m＋1)至FPKn之熔線元件FS，可利用熔斷電流來切斷，另一方面，熔線元件FSTP無法以相對於熔線元件FS之熔斷電流來切斷。
藉由設置無法切斷之熔線元件FSTP作為該熔線編程電路FPKm之熔線元件，可檢查熔斷電流供給電晶體CTr之能力，且調整電源電壓VDD及熔線閘極電源電壓FGVDD之電壓位準，並設定最適當的熔斷電流值。
第14圖係概略顯示該熔線編程電路FPKm之電流測量時的配置。第14圖中，測試器50係包含有：測試電源電路52，係產生電源電壓VDD及FGVDD；及電流計54，係檢測經由電源節點5將電源電壓VDD從該測試電源電路52傳遞至熔線編程電路FPKm的電源線之電流。測試器50係可為BIST，亦可為設於晶片外部之測試裝置。測試電源電路52係經由熔線閘極電源節點6將熔線閘極電源電壓FGVDD供給至熔線編程電路FPKm之AND電路AG1的電源節點。
利用測試電源電路52，調整電源電壓VDD及FGVDD之電壓位準。熔斷電流供給電晶體CTr係在導通時，於其閘極提供熔線閘極電源電壓FGVDD。因此，可根據該電源電壓VDD與熔線閘極電源電壓FGVDD之關係，來調整熔斷電流供給電晶體CTr之驅動電流(汲極電流)。以測試器50中之電流計54來檢測流入熔線元件FSTP及熔斷電流供給電晶體CTr之電流I，且將電源電壓VDD及/或熔線閘極電源電壓FGVDD之位準調整成對應設計規格值等之最適值的電壓位準。藉此，可以最適當之電流使其他的熔線編程電路FPK1至FPK(m－1)及FPK(m＋1)至FPKn之熔斷電流最適化。
另外，電流計54亦可單純以判定流入該熔線編程電路FPKm之電流I比預定值高或低的電流比較電路所構成。
[熔線編程電路掃描路徑之變更例]
第15圖係顯示本發明半導體裝置之熔線編程電路之掃描路徑的變更例。第15圖中，熔線編程電路之掃描路徑被分割成複數個掃描鏈(輔助掃描路徑)SCH1至SCH10。第15圖中，作為其一例，雖顯示被分割成10個掃描鏈SCH1至SCH10，但是該被分割的掃描鏈之數量並未被限定於10個。
針對掃描鏈SCH1至SCH10設有：1：10多工器SCX4，係根據解碼信號TDEC0至TDEC5而進行1對10之解多工器動作；及10：1多工器(MEX)SCX5，係根據解碼信號TDEC0至TDEC5而選擇這些掃描鏈SCH1至SCH10中的1個。
對輸入級之1：10多工器SCX4，提供多工器SX0之輸出信號。對該多工器SX0，經由反相器45同時提供掃描輸入SCIN0與輸出級之10：1多工器SCX5的掃描輸出信號SC(n)。反相器45之輸出被提供至緩衝器40，且從緩衝器40產生掃描輸出SCout。亦對該緩衝器40提供FS選擇掃描正反器行之輸出信號CTS(n)，藉此，掃描輸出Csout係從緩衝器40移出。
輸入初級多工器SX0係根據多工器切換控制信號PRWER，選擇來自外部之掃描輸入信號SCIN0及來自反相器45之回授資訊的一方。1：10多工器SCX4及10：1多工器SCX5，係根據解碼信號TDEC0至TDEC5之邏輯位準的組合，選擇1個掃描鏈。這些多工器SCX4及SCX5亦傳輸熔線選擇輸入資訊CTSIN及CTS(n)。單純在多工器SCX5及SCX4中，設定有根據解碼信號TDEC0至TDEC5之邏輯位準的組合而對1個掃描鏈之信號(熔線切斷控制資訊)的傳遞路徑。
就控制信號(熔線編程傳輸控制信號及編程資訊傳輸控制信號)而言，亦同樣選擇相對於1個掃描鏈之控制信號傳輸路徑(例如對掃描鏈共同提供控制信號，且在對各掃描鏈所設的選擇閘極之中，將相對於選擇掃描鏈之選擇閘極設定成致能狀態)。
藉由使用該反相器45使從掃描鏈讀出的編程資訊經由多工器SX0及SX5而回授，可將儲存於該掃描鏈內的編程資訊經由緩衝器40而朝外部依序利用傳輸動作讀出，並正確地進行是否已進行編程作業的判定。此外，在信號/資料之讀出動作時，係在掃描路徑中進行移位動作。利用回授路徑，使編程資訊再次寫入原來的正反器，用以防止其記憶資訊消失。
如第15圖所示，藉由將該掃描路徑分割成複數個掃描鏈SCH1至SCH10，可使掃描鏈之傳播路徑變短，減少各掃描鏈之正反器的級數，且減低掃描路徑之不良發生，防止掃描路徑之良率降低。該情況，亦可藉由設置預備的掃描鏈作為掃描鏈，且將不良掃描鏈以備用掃描鏈來置換，而進行掃描路徑本身之不良救濟。
此外，掃描鏈SCH1至SCH10係分別根據編程資訊而群組化。例如，在掃描鏈SCH1儲存有用以識別該晶片之資訊、批號、晶圓編號、晶圓內之座標、及晶片識別號。
在掃描鏈SCH2儲存有用以指定測試模式之位元、及用以控制測試模式時之測試狀態的控制位元作為測試模式設定資訊。藉由將測試模式位元當作測試模式設定資訊儲存於掃描鏈SCH2之熔線編程電路FPK內，可在1個測試模式指定週期中設定複數個不同的測試模式。此外，利用控制位元資訊，進行例如基準電流量之調整等的電阻值之調整等。
在該半導體裝置為記憶體的情況下，在掃描鏈SCH3至SCH10分別儲存有顯示用以顯示各不良單元之位址的備份置換用之備份行及備份列的位址。例如，在1個掃描鏈中設有140位元之熔線編程電路FPK的情況下，當對512K位元之記憶體巨集(macro)分配35位元當作列及行位址時，可在掃描延遲SCH3至SCH10各者中儲存相對於2M位元之記憶體區塊的不良位址。因此，利用8個掃描鏈SCH3至SCH10，可編程相對於16M位元記憶容量之記憶體的不良位址。因此，可以記憶體區塊單位進行備份置換並進行不良救濟。
另外，儲存於上述掃描鏈SCH1至SCH10內之編程資訊的種類，係為單純一例，只要根據熔線編程電路FPK所用的半導體裝置之構成適當地設定儲存的編程資訊即可。
此外，掃描鏈SCH1至SCH10各自具有與第5圖所示的熔線編程電路之掃描路徑同樣的構成，如第5圖所示，掃描鏈SCH1至SCH10之各熔線編程電路FPK的編程資訊(根據熔線元件之切斷/未切斷而產生的資訊)，係經由多工器SX2而輸出，因此，並行輸出並提供至備份解碼器等之對象電路。掃描鏈SCH2之編程資訊係提供至測試控制電路，且在測試模式時，被利用於設定測試動作。
[切斷判定電路之構成]
第16圖係顯示本發明實施方式1之熔線編程電路中所包含的切斷判定電路CJC之構成的一例。第16圖中，切斷判定電路CJC係包含有：P通道MOS電晶體PQ1，係連接在節點ND1與節點ND2之間且於其閘極接受熔線元件重設信號FSRST；及N通道MOS電晶體NQ1，係連接在節點ND2與接地節點之間且於其閘極接受熔線元件重設信號FSRST。
該切斷判定電路CJC復包含有：反相器IV10，係接受熔線元件重設延遲信號FSRSTD；三態反相器TV1，係在反相器IV10之輸出信號為L位準時被活性化，並將節點ND2上之信號予以反轉；反相器IV11，係接受反相器IV10之輸出信號；反相器IV12，係接受三態反相器TV1之輸出信號；三態反相器TV2，係在反相器IV10之輸出信號為H位準時被活性化，並將反相器IV12之輸出信號傳遞至反相器IV10之輸入端；及反相器IV13，係將反相器IV12之輸出信號予以反轉而產生判定結果輸出信號Jout。
該切斷判定電路復包含有：P通道MOS電晶體PQ2，係在反相器IV11之輸出信號為L位準時導通，且將電源節點耦合至節點ND1；及N通道MOS電晶體NQ2及NQ3，係串聯連接在節點ND2與接地節點之間。
MOS電晶體NQ2係於其閘極接受三態反相器TV1之輸出信號，而MOS電晶體NQ3係於其閘極接受反相器IV11之輸出信號。
節點ND1連接有熔線元件FS。此外，雖未圖示，但是熔斷電流供給電晶體亦連接在節點ND1。
第17圖係顯示第16圖所示的切斷判定電路CJC之動作的信號波形圖。以下，參照第17圖，就第16圖所示的切斷判定電路CJC之動作加以說明。
在熔線元件重設信號FSRST及熔線元件重設延遲信號FSRSTD同為L位準時，節點ND2係藉由MOS電晶體PQ1電性耦合至節點ND1。另一方面，反相器IV10之輸出信號為H位準，反相器IV11之輸出信號為L位準。藉此，MOS電晶體PQ2處於導通狀態，而節點ND1電性耦合至電源節點。另一方面，MOS電晶體NQ3為未導通狀態，而節點ND2從接地節點分離，因此，節點ND2亦藉由MOS電晶體PQ1充電至電源電壓VDD位準。三態反相器TV1為輸出高阻抗狀態，而判定結果輸出信號Jout之狀態不會變化。
當熔線元件重設信號FSRST設定在H位準時，MOS電晶體PQ1呈未導通狀態，而MOS電晶體NQ1呈導通狀態，且節點ND2被驅動至接地電壓位準。在該狀態下，MOS電晶體PQ1為未導通狀態，而節點ND1及ND2被電性分離。熔線元件重設延遲信號FSRSTD上升至H位準，反相器IV10及IV11之輸出信號分別被驅動至L位準及H位準，藉此，MOS電晶體PQ2呈未導通狀態。此外，MOS電晶體NQ3呈導通狀態。三態反相器TV1被活性化，且根據節點ND2上之接地電壓位準，其輸出信號會變成H位準，而MOS電晶體NQ2會呈導通狀態。藉此，由三態反相器TV1及MOS電晶體NQ2、NQ3構成閂鎖器電路，而節點ND2被維持在接地電壓位準。
藉此，進行內部節點ND2之初始設定，且判定電路之輸出信號Jout會變成H位準。
接著，熔線元件重設信號FSRST被驅動至L位準。此時，熔線元件重設延遲信號FSRSTD為H位準。在該狀態下，MOS電晶體NQ1呈未導通狀態，而MOS電晶體PQ1呈導通狀態，節點ND1及ND2電性耦合。在熔線元件FS為未切斷狀態時，其電流驅動力比MOS電晶體NQ2及NQ3之電流驅動力大，而節點ND2被驅動至電源電壓VDD位準。另一方面，在熔線元件FS為切斷狀態的情況，節點ND1係經由MOS電晶體PQ1、NQ2及NQ3而放電，而其電壓位準被維持在接地電壓位準。
接著，當熔線元件重設延遲信號FSRSTD變成L位準時，三態反相器TV1會呈輸出高阻抗狀態，且MOS電晶體NQ3會呈未導通狀態。藉此，節點ND1及ND2係再次利用MOS電晶體PQ2及PQ1預充電至電源電壓VDD位準。此時，三態反相器TV1為輸出高阻抗狀態，而輸出信號Jout在熔線元件FS為切斷狀態時被維持在H位準，而熔線元件FS為未切斷狀態時被維持在L位準。
藉此，在初始設定後，可根據熔線編程電路中之熔線元件FS的編程狀態，將來自切斷判定電路CJC之輸出信號Jout設定在對應於編程資訊(熔線元件之狀態)的邏輯位準。
在測試模式時，在根據重設信號FSRST及FSRSTD而進行內部節點之初始設定之後，將熔線元件重設延遲信號FSRSTD維持在H位準，且只將重設信號FSRST驅動至L位準。在該狀態下，節點ND1及節點ND2係根據熔線元件FS之切斷/未切斷狀態，分別維持在L位準或H位準。同樣地，由於三態反相器TV1處於活性狀態，所以輸出信號Jout亦被設定在對應於熔線元件FS之切斷/未切斷狀態的邏輯位準。
在進行該測試時，在熔線元件FS為未切斷狀態的情況下，節點ND1係藉由熔線元件FS而維持在電源電壓VDD位準。該情況下，雖然節點ND2亦同樣被維持在電源電壓VDD位準，但是MOS電晶體NQ3會根據延遲信號FSRSTD而呈未導通狀態，而經由該熔線元件FS從電源節點至接地節點的電流路徑會被遮斷。因此，在未切斷狀態之熔線元件FS上，不進行偏壓電壓VDD之應力施加。
另一方面，在熔線元件FS為切斷狀態的情況下，節點ND1會變成接地電壓位準。因此，在該熔線元件FS為切斷狀態的情況下，會在熔線元件FS之兩端施加偏壓電壓，且對該熔線元件切斷後之破片或高電阻狀態之熔線配線施加偏壓電壓VDD，根據該施加電壓，銅(Cu)原子會因電遷移(electromigration)現象而移動。結果，高電阻狀態之熔線元件會移行至低電阻狀態。
第18圖係示意地顯示該切斷狀態之熔線元件的狀態。在電源節點5a與節點ND1之間，施加有電壓VDD之應力。在該熔線元件FS為銅配線的情況下，切斷破片或高電阻狀態之配線中的銅原子會根據該電壓施加而移動於絕緣膜中。因移動於絕緣膜中的銅原子而發生絕緣膜之絕緣破壞，且因配線間短路等，熔線編程電路會造成不良。此外，有處於高電阻狀態，且被判定為切斷狀態的熔線元件之電阻值降低，而產生編程狀態之反轉的可能性。
因此，藉由施加該電壓應力，可測量使用銅配線作為熔線元件FS時的壽命。此外，在未切斷狀態之熔線元件上並未施加電壓應力，故電流所流入的路徑並不存在。因此，在施加電壓應力時，無關於該熔線元件FS之切斷/未切斷狀態，可遮斷電流所流入的路徑，而測量切斷狀態之熔線元件的壽命。
熔線元件重設延遲信號FSRSTD係可以與熔線元件重設信號FSRST相同的時序(timing)上升至H位準，亦可延遲而上升至H位準。熔線元件重設延遲信號FSRSTD係比熔線重設信號FSRST之下降還延遲而下降至L位準，且節點ND1及ND2只要根據熔線元件FS之切斷/未切斷狀態來確保其電壓位準所設定的期間即可。
[2輸入多工器之構成]
第19A圖係顯示2輸入1輸出之多工器之區塊位準(block level)的構成。第19A圖所示的2輸入多工器TMX，係對應第5圖所示的多工器SX1及SX2、和第13圖及第15圖所示的多工器SX0。由於這些多工器SX0至SX2的輸入信號及輸出信號及選擇信號不同，所以在第19A圖中，以輸入信號IN1及IN2顯示，且以元件符號OUT來顯示輸出信號。此外，選擇控制信號係以元件符號SEL來顯示。
第19B圖係顯示第19A圖所示的2輸入多工器TMX之構成的一例。第19B圖中，2輸入多工器TMX係包含有：反相器55，係將選擇控制信號SEL予以反轉而產生反轉選擇控制信號SELB；三態反相器56，係在選擇控制信號SEL為H位準時被活性化，且將輸入信號IN1予以反轉；三態反相器57，係在選擇控制信號SEL為L位準時被活性化，且將輸入信號IN2予以反轉；及反相器58，係將三態反相器56及57之輸出信號予以反轉而產生輸出信號OUT。
這些三態反相器56及57係分別根據互補選擇控制信號SEL及SELB而被活性化/未活性化，在未活性化時，被設定在輸出高阻抗狀態。因此，利用該選擇控制信號SEL，輸入信號IN1及IN2之一方會傳遞至反相器58，且利用反相器58來產生與被選出之輸入信號相對應的輸出信號OUT。
[熔線元件之編程序列]
第20圖係顯示該熔線元件之編程序列。首先，參照第20圖，就熔線元件之編程序列加以簡單說明，之後，就各步驟之詳細內容加以說明。
首先，在步驟T1中發生切斷資訊。該切斷資訊係產生有記憶體中之備份單元救濟資訊(備份列/備份行位址)、測試模式設定資訊、晶片識別資訊、或類比電路中之電阻值的變更資訊等。
首先，在將該切斷資訊儲存於編程掃描正反器內之前，測量熔斷電流供給電晶體(Tr)之電流(步驟T2)。在測量該熔斷電流供給電晶體之電流時，使用前面之第13圖所示的無法熔斷之熔線元件FSTP來進行電流測量。
該步驟T2中之熔斷電流供給電晶體的電流測量序列，係在設計階段或製造步驟開始時等之初期時製程不穩定時才執行，而在量產時，確定最適當熔斷電流，該步驟T2被跳過不被執行。
接著，根據在步驟T1中所發生的切斷資訊，熔線元件FS之切斷資訊係被編程(步驟T3)。在該切斷資訊進行編程時，經由前面之第4圖所示的編程掃描正反器PSR，依序利用移位動作來傳輸根據所發生之切斷資訊而產生的編程資訊行，在各熔線編程電路之編程掃描正反器PSR上儲存被傳輸的對應之熔線切斷資訊(步驟T3)。
接著，將儲存於該編程掃描正反器PSR(參照第5圖)內的切斷資訊再次利用移位動作讀出，進行是否已正確儲存在編程掃描正反器內的判定(步驟T4)。根據該讀出的切斷資訊與寫入的切斷資訊是否一致，來判定該掃描路徑之不良的有無。在不良發生時(FAIL)，不良範疇C31會被設定，且在切斷資訊編程中顯示已發生不良(步驟T5)。另一方面，當判定熔線元件FS之切斷資訊編程被正確執行時(PASS判定時)，實際上會執行切斷熔線元件FS的序列(T6)。
在該熔線元件FS切斷時，經由第5圖所示的FS選擇掃描正反器依序傳輸熔線元件選擇資料。根據傳輸資料，依序選擇1個熔線元件，逐個根據被儲存的切斷資訊而選擇性地流通熔斷電流以進行熔線元件之切斷(進行熔線編程)。
當該步驟T6完成時，接著，進行熔線元件FS是否已根據編程資訊正確地被切斷的確認(步驟T7)。在執行該FS切斷確認序列的步驟T7中，將各切斷判定電路(CJC)之輸出信號經由多工器傳輸至編程掃描正反器，並經由編程掃描正反器行朝外部依序傳輸。
根據該傳輸資訊來識別熔線元件之狀態。亦即，進行該讀出的切斷判定電路之輸出信號是否對應切斷編程資訊之判定(步驟T8)。在進行該判定時，係進行以3個電壓C32、C33及C34之判定作為不良範疇(步驟T9)。以3個電壓C32、C33及C34來識別該不良範疇，係為了進行熔線元件切斷時之電源電壓VDD是否以低電壓之狀態、典型的電源電壓位準、及高電壓位準被確認為不良的判定之故。解析熔線元件之製程變動的影響，以進行不良發生時熔斷電流之調整等的處置。
在該步驟T8中，當判定熔線元件FS根據編程而正確地被切斷時(PASS)，接著在量產時進行後段測試(post test)(T14)。該後段測試係執行熔線元件編程完成後，各內部電路是否根據該熔線元件編程而正確地進行內部電路動作之判定的測試及預燒等。
另一方面，在設計階段時或製程開始時，接著步驟T8之後，係執行偏壓應力施加序列(步驟T10)。在該偏壓應力施加序列中，使用第5圖所示之切斷判定電路CJC及第16圖所示之切斷判定電路CJC，對各熔線元件中處於切斷狀態之熔線元件施加偏壓並施加應力。
接著，在施加該偏壓應力後，執行熔線元件FS是否被正確地切斷之確認(步驟T11)。該熔線元件FS之切斷/未切斷，係進行切斷熔線元件FS是否因其銅原子之移動而再次呈短路狀態之判定。在進行該判定時，將應力施加時之電源電壓VDD的位準設定在高中低之3個位準，且針對各電壓位準進行判定(步驟T12)。在判定步驟T12中發生不良的情況下(FAIL)，根據其施加應力時之電源電壓VDD的位準，將不良範疇分類成3個電壓C36、C37及C38(步驟T13)。另一方面，在判定步驟T12中，當判定熔線元件FS確實被切斷時(PASS時)，執行步驟T14之後段測試。
在各步驟T5、T9及T13中，藉由以不良範疇C31至C38來分類，可以任一個步驟或序列來識別是否已發生不良及其不良內容，且可容易進行測試不良解析。
接著，就各序列，參照實際的動作波形加以說明。
第21圖係顯示第20圖所示的熔斷電流供給電晶體(CTr)之電流測量序列(步驟T2)中熔線編程電路之內部動作的時序圖。各控制信號係顯示相對於第5圖所示之熔線編程電路行的控制信號。電流測量用之熔線編程電路係設置在熔線編程電路FPKm(參照第13圖)。速度(RATE)為1.0p(ns)。該速度係顯示對1個熔線編程電路進行電流測量的時脈週期期間。
首先，重設信號RST被設定在H位準。此時，熔線閘極電源電壓FGVDD為L位準。如第5圖所示，利用該重設信號RST，編程掃描正反器PSR及FS選擇掃描正反器FSSR全部被設定成L資料記憶狀態。
接著，在重設信號RST被設定在L位準之後，將熔線閘極電源電壓FGVDD設定在H位準。將熔線閘極電源電壓FGVDD維持在H位準約10.0p(ns)(即10週期期間)，使熔線閘極電源電壓FGVDD之電壓位準穩定化，且在各熔線編程電路中，使熔線閘極電源電壓FGVDD穩定化。
此時，掃描選擇信號SCSEL被設定在H位準，而第5圖所示的多工器SX1被設定在選擇對應之編程資料SCIN的狀態。同樣地，相對於第13圖所示的多工器SX0之選擇控制信號PRWER被設定在H位準，而多工器SX0被設定在選擇來自外部之掃描輸入信號SCIN0的狀態。
接著，以單觸發脈波之形態產生m週期期間掃描輸出選通(strobe)信號SCoutst及熔線切斷輸出選通信號CSoutst。藉此，在第15圖所示的緩衝器40中，實現依序取入來自最後級之熔線編程電路FPKn的掃描輸出信號SC(n)及CTS(n)並予以輸出的狀態。
在選通信號SCoutst及CSoutst被產生的下一個週期中，使編程掃描時脈信號PSCLK活性化。在最初之週期中，將熔線選擇信號CTCIN設定在H位準。該移位用之時脈信號PSCLK係在1週期內被維持在0.2p期間非活性狀態，且被設定成在半週期(0.5p)期間為H位準，接著，被維持0.3p週期的非活性狀態。該移位時脈信號PSCLK之活性化期間，只要以選通信號SCoutst與CSoutst之對應關係來決定成適當值即可。選通信號SCoutst及CSoutst之週期內的活性化時序及活性化期間係可調整而非為限定者，係根據傳輸信號之確定時序來適當決定。
此外，開端之編程掃描輸入信號SCIN被設定在資料DATA(m)。該資料DATA(m)係被設定於無法切斷熔線之熔線編程電路FPKm的資料，此時，資料CTSCIN被設定在H位準，並經由FS選擇掃描正反器FSSR依序傳輸該H位準之資料。
當將該移位時脈信號PSCLK依序於m週期期間活性化時，係在熔線編程電路FPKm中將H位準信號儲存於FS選擇掃描正反器FSSR內。此外，資料DATA(m)被設定在顯示熔線之切斷的H位準。相對於剩餘的熔線編程電路之資料DATA(m－1)至DATA01，係全部顯示熔線未切斷的L位準資料。這些資料DATA(m－1)至DATA01被設定於第12圖所示的熔線編程電路FPK(m－1)至FPK1。下級的熔線編程電路FPK(m＋1)至FPKn係分別被傳輸來自前級之熔線編程電路的重設資訊(L資料)並予以儲存。因此，在這些下級熔線編程電路中，並未被要求將資料進一步做傳輸並儲存。
當該m個資料之傳輸週期完成時，接著執行電流測量。在進行電流測量時，係設定電源電壓VDD及熔線閘極電源電壓FGVDD之電壓位準，且測量當時的內部電流。該情況下，在電流測量動作時，熔線編程電路FPKm以外的電路全部處於待機狀態。只在熔線編程電路FPKm中消耗熔斷電流，並測量其電流。
在進行該電流測量時，熔線切斷時脈信號FCCLK被設定在H位準。藉此，如前面之第5圖所示，AND電路AG1之輸出信號呈H位準，對應之熔斷電流供給電晶體呈導通狀態，並經由對應之熔線元件FSTP流入電流，而測量該電流。
在該電流測量序列中，係使用1個熔線編程電路FPKm無法切斷之熔線元件來進行電流測量。在設有複數個無法切斷之熔線元件的情況下，調整資料DATA及切斷熔線選擇輸入CTCIN的施加序列，俾使電流可流入1條無法切斷之熔線元件內。
藉由執行以上之序列，可容易實現熔線元件之切斷條件的最適化。
第22圖係顯示第20圖所示的熔線元件切斷序列中FS切斷資訊編程步驟T3之內部動作的時序圖。以下，參照第22圖，就FS切斷資訊編程時之內部動作加以說明。時脈週期(RATE)為1.0p(ns)。
首先，重設信號RST被設定在H位準，而第5圖所示的FS選擇掃描正反器FSSR及編程掃描正反器PSR之記憶資料被初始化(L位準資料被儲存)。
相對於初級之多工器SX0的選擇控制信號PRWER係為H位準。因此，第13圖所示的初級之多工器SX0被設定在選擇來自外部之編程資訊(掃描輸入資訊)SCIN0的狀態。另一方面，輸入選擇控制信號SCSEL為H位準，而第5圖所示的各熔線編程電路FPK1至FPKn中的輸入部之多工器SX1被設定在選擇從前級之輸出部所提供之掃描輸入信號SCIN的狀態。
在實際的編程資料之掃描動作前的週期中，選通信號SCoutst及CSoutst係以單觸發脈波之形態被活性化。這些選通信號亦遍及n週期期間而在各週期被活性化，且進行來自資料之緩衝器的傳輸。
從下一個週期，依序輸入掃描輸入資料DATA(n)至DATA01。在施加該掃描輸入資料時，在最初之週期中，熔線元件選擇資料CTSCIN被設定在H位準。之後，熔線元件選擇時脈信號SESCLK及編程掃描時脈信號PSCLK依序在n週期期間被活性化。將0.2p之前期間及0.3p之後期間當作非活性化期間，而設定期間之0.5p週期期間為H位準的活性化期間，當作該掃描時脈信號之活性化期間。該時脈脈波波形為單純的一例，係根據傳輸路徑之正反器的動作特性而最適化。
此時，在熔線編程電路行中，係藉由串列掃描輸入資料及熔線選擇資料之移位動作而進行傳輸，且在熔線編程電路FPK1至FPKn中進行資料之儲存。有關與儲存有無法切斷之熔線元件的熔線編程電路FPKm相對的資料DATA(m)之資料，係被設定在顯示未切斷狀態的L位準。
當n週期之傳輸週期完成時，接著，輸入選擇控制信號PRWER被設定在L位準。藉此，第13圖所示的初級多工器SX0被設定在選擇最後級之熔線編程電路FPKn之輸出信號SC(n)的狀態，而熔線編程電路FPK1至FPKn係形成迴路。
接著，以單觸發脈波之形態產生選通信號SCoutst及CSoutst，並在緩衝器中產生串列輸出信號。輸出至外部的掃描輸出資料SCout係在各週期之每一週期中發生變化，並從資料DATA(n)至DATA01依序被移位輸出。經過n週期後，原來的資料DATA(n)會再次被選擇並輸出。
此時，經由FS選擇掃描正反器FSSR而傳輸的熔線元件選擇掃描輸出信號CSout係與掃描輸入時相同，在對應資料DATA(n)之期間被設定在H位準，而在剩餘的期間被設定在L位準。藉此可識別讀出資料系列之開端。該掃描輸出期間、掃描輸入信號SCIN，其狀態為不穩定狀態，且被設定在任意的狀態。
將資料DATA(n)至DATA01作為掃描輸出信號SCout而讀出，藉由與已發生的寫入用之編程資訊作比較，在第20圖所示的步驟T4中，對各編程掃描正反器PSR，執行是否正確地根據所發生之熔斷資訊而儲存資訊的判定。
第23圖係顯示第20圖所示的FS切斷序列(步驟T6)之內部動作的時序圖。以下，參照第23圖，就該FS切斷序列加以說明。
該FS切斷序列(步驟T6)係針對接著切斷資訊編程序列之後藉由判定動作判定為合格PASS的晶片來執行。
首先，在該FS切斷序列中，熔線閘極電源電壓FGVDD被設定在H位準。經過10.0p週期後，判定熔線閘極電源電壓FGVDD已被穩定化，且熔線重設信號FSRST及熔線重設延遲信號FSRSTD被驅動至H位準。藉此，在第16圖所示的切斷判定電路CJC中，節點ND1被設定在H位準，而節點ND2被設定在L位準。在此狀態下，切斷判定電路CJC中之電流所流入的路徑被遮斷。
接著，熔線選擇掃描輸入CTSCIN被設定在H位準，且在該週期中，熔線元件選擇時脈信號SCSCLK被驅動至H位準。該熔線元件選擇時脈信號SCSCLK係具有前期間0.2p週期、後期間0.3p週期之非活性化期間而作為時脈週期中之脈寬條件，且在0.5p之期間被維持在H位準。該時脈波形為單純的一例，係根據傳輸路徑之動作特性而最適化。
根據該熔線元件選擇時脈信號SCSCLK，第5圖所示的FS選擇掃描正反器FSSR進行移位動作，且取入從外部提供的H位準之熔線選擇信號CTSCIN。在初級之熔線編程電路FPK01中被設定在熔線元件FS01被切斷的狀態。
在該狀態下，接著，以具有例如1p週期期間之前期間與2p之後期間的非活性化期間，且具有1p之H位準期間(活性化期間)的脈波信號之形態來施加熔線切斷時脈信號FCCLK。在該脈波信號中，1週期為4.0p，並施加具有1/4週期期間之脈寬的熔線切斷時脈信號FCCLK。將該脈波信號施加5次至20次。該脈波次數係根據驅動電流量、各熔斷電流量而最適化，且其脈寬亦被最適化。
將該指定次數、指定之脈寬及脈波間隔最適化，並藉由施加熔線切斷時脈信號FCCLK，將第4圖所示的AND電路AG1之輸出信號呈H位準的期間予以最適化。藉此，將熔斷電流供給電晶體CTr導通，將熔斷電流經由熔線元件FS從電源節點流入至接地節點的期間予以最適化，並將熔線切斷時之消耗功率予以最適化。藉由該熔斷電流所產生的焦耳熱來切斷熔線元件FS01。
當熔線元件FS01之切斷完成時，接著，熔線元件選擇時脈信號SESCLK會再次被驅動至H位準，藉由FS選擇掃描正反器FSSR中之移位動作，掃描輸入CTSCIN被移位1級，而下一個熔線編程電路FPK2之熔線元件FS02的切斷係根據儲存於編程掃描正反器內的編程資訊而選擇性地被執行。熔線切斷時脈信號FCCLK係以預定次數、預定脈寬及預定脈波間隔而被施加。即使在該情況下，針對具有無法切斷之熔線的熔線編程電路FPKm，熔線編程資訊DATA(m)亦為L位準，且不對無法切斷之熔線元件(FSTP)進行熔斷電流之供給。
在各週期之每一週期產生熔線切斷時脈信號FCCLK，以傳輸熔線選擇信號。在各熔線編程電路中，將對應之熔線選擇信號當作活性狀態，並將熔線元件選擇時脈信號SESCLK當作預定期間H位準，執行對應於熔線元件之編程資訊的選擇性切斷。
當進行預定次數(n次)之移位動作時，對最後級之熔線編程電路FPKn進行切斷。此時，對應熔線編程電路之從熔線FS選擇延遲正反器輸出的信號CTS(n)會呈H位準，藉此，從緩衝器(40)輸出的熔線切斷掃描輸出信號CSout會呈H位準。藉此，顯示進行對應於最後級之熔線編程電路FPKn的熔線元件之編程資訊的選擇性切斷。同樣地，藉由以預定次數施加熔線切斷時脈信號FCCLK，而執行選擇性的熔線元件之切斷。藉此，完成熔線元件之切斷序列。
第24圖係顯示第20圖所示的FS切斷確認序列(步驟T7)之動作的時序圖。以下，參照第24圖，就該FS切斷確認序列之內部動作加以說明。
首先，重設信號RST被設定在H位準，且熔線元件重設信號FSRST及熔線元件重設延遲信號FSRSTD被設定在H位準。藉此，第4圖所示的FS選擇掃描正反器FSSR及編程掃描正反器PSR之記憶資料被初期設定成L資料。此外，切斷判定電路CJC之內部狀態被初期設定。
此後，在將重設信號RST及FSRST下降至L位準之後，將熔線元件重設延遲信號FSRSTD下降至L位準。結果，在各熔線編程電路中，切斷判定電路(CJC)之輸出信號被設定在對應於熔線元件FS之切斷/未切斷之狀態的邏輯位準。
接著，將多工器輸入控制信號PRWER從H位準設定成L位準，且將掃描路徑選擇信號SCSEL下降至L位準。藉此，第12圖所示的初級之多工器SX0被設定在選擇最後級之編程掃描正反器之輸出信號的狀態，且在熔線編程電路FPK1至FPKn之各者中，輸入級之多工器SX1被設定在選擇對應之切斷判定電路CJC之輸出信號的狀態。
在該狀態下，當施加編程移位時脈信號PSCLK時，在熔線編程電路FPK1至FPKn之各者中，判定電路之輸出信號被儲存在對應之編程掃描正反器PSR內。另外，編程移位時脈信號PSCLK之信號波形及傳輸時之速率(RATE)，係與前面之第22圖所示的切斷資訊之編程序列的情況相同。
接著，再次將多工器輸入選擇控制信號SCSEL上升至H位準，且在各熔線編程電路中，將第5圖所示的多工器SX1設定在選擇從前級提供之掃描輸入信號SCIN、SC(1)至SC(n)的狀態。相對於熔線編程電路FPK1前級之多工器SX0的選擇控制信號PRWER被維持在L位準，且熔線編程電路FPK1－FPKn之正反器行的迴路形狀被維持。
在該狀態下，接著，以預定脈寬，且遍及n週期期間之方式，施加掃描輸出選通信號SCoutst，且以遍及n週期期間之方式施加編程掃描時脈信號PSCLK。藉由編程掃描正反器PSR之移位動作，儲存於各編程掃描正反器PSR內的切斷判定電路CJC之輸出信號係依序串列地讀出至外部。這些被讀出至外部的掃描輸出信號SCout之資料DATA(n)至DATA01係與期待值(即切斷資訊之編程值)作比較，且在熔線編程電路FPK1至FPKn之各者中，熔線元件FS是否根據編程資訊而被設定在切斷/未切斷狀態之判定，係在第20圖所示的判定步驟T8中進行。
第25圖係顯示第20圖所示的偏壓施加序列(步驟T10)之內部動作的時序圖。以下，參照第25圖，就該偏壓施加序列之內部動作加以說明。
第25圖所示的動作時序圖，實質上與前面之第17圖所示的時序圖相同。即使在該序列中，時脈信號之速率RATE亦為1.0p(ns)。
首先，將重設信號RST、FSRST及熔線元件重設延遲信號FSRSTD上升至H位準，且將第4圖所示的FS選擇掃描正反器FSSR及編程掃描正反器PSR初始化，並將切斷判定電路CJC之內部節點(ND1、ND2)的電壓位準進行初始設定。
接著，在將重設信號RST及FSRST下降至L位準之後，予以延遲，並將重設延遲信號FSRSTD下降至L位準，藉此，在切斷判定電路CJC(參照第16圖)中，內部節點(ND2)之電壓位準被設定在對應於所對應之熔線元件FS之切斷/未切斷狀態的電壓位準。
接著，將輸入選擇控制信號PRWER從H位準下降至L位準，且將第13圖所示的多工器SX0設定在選擇最後級之熔線編程電路FPKn之輸出信號S(n)的狀態。藉此，在掃描路徑中形成1個迴路，熔線編程電路FPK1至FPKn會呈從外部被分離的狀態，而外部的電路全部被維持在待機狀態。
在該狀態下，根據熔線元件重設信號FSRST及熔線元件重設延遲信號FSRSTD，進行切斷判定電路CJC之內部節點(ND1、ND2)的初始設定。接著，將熔線元件重設信號FSRST下降至L位準，另一方面，將熔線元件重設延遲信號FSRSTD維持在H位準。藉此，如同前面參照第16及17圖所說明，對切斷狀態之熔線元件施加電壓VDD之應力，另一方面，對未切斷熔線元件而言，其兩端被維持在相同電壓位準。此外，在切斷判定電路CJC中放電路徑被遮斷，且流入貫穿電流之路徑被遮斷。
藉由以預定期間維持該狀態，並對切斷狀態之熔線元件施加偏壓電壓VDD之應力。在施加電壓應力後，進行第20圖所示的FS切斷序列(步驟T11及判定步驟T12)，測量熔線元件之壽命(因切斷熔線元件之碎片之銅(Cu)原子擴散造成熔線元件之短路或配線間之短路)。步驟T11之FS切斷確認序列的動作，係與在第24圖所示的步驟T7之FS切斷序列中所執行的動作相同。此外，在判定步驟T12中，藉由觀看被讀出至外部的熔線元件之狀態指示資訊，來判定熔線元件之切斷/未切斷之狀態。
藉由利用這些第20至25圖所示的序列，可經由掃描正反器之路徑，進行熔線編程之資訊的設定及熔線之切斷及切斷結果之判定。此外，可利用掃描正反器行，進行熔線之狀態的確認及編程資訊之編程的確認。此外，藉由利用FS選擇正反器，並依序根據移位動作傳輸FS選擇資訊，可逐條切斷熔線元件。藉此，可迴避大的熔斷電流同時流入，且可減低消耗電流。
[熔線元件之構成]
第26圖係概略顯示熔線編程電路中之熔線元件的構成。第26圖中，概略顯示熔線元件FS01至FS03之平面配置。這些熔線元件FS01至FS03係分別包含由銅(Cu)配線所形成的熔線FU。該熔線FU係使用第3金屬配線層以上的上層之金屬配線來實現。熔線FU係經由幅寬之底層(bed)區域VDB而耦合至電源線64，並經由節點底層區域ND1B而電性連接至實現節點ND1之配線區域62。
該熔線FU為上層配線，於其下部設有配置用以切斷熔線FU之電晶體的電晶體配置區域TR，並配置有熔斷電流供給電晶體CTr。形成節點ND1之配線區域62係耦合至該熔斷電流供給電晶體CTr之汲極，而節點底層區域ND1B係電性連接在該金屬配線區域62。藉由在熔線FU之兩端配置幅寬之底層區域VDB及ND1B，以防止發生電流局部集中，且穩定對熔線FU形成電性連接。
以包圍該熔線FU之方式，在平面佈局上連續形成呈U字形之形成銅擴散防護壁區域的配線60a、60c及60b。該擴散防護壁配線60a至60c，亦在高度方向連續形成。該熔線元件之剖面構造雖於後面有詳細說明，但是在熔線FU上部，亦形成有形成節點ND1之配線62。
另一方面，有關供給電源電壓VDD的配線64，亦與擴散防護壁配線60a及60b交互地配設，且擴散防護壁配線65a係平行地配設在熔線FU之延伸方向。這些擴散防護壁配線65a係在熔線元件之一端經由連續延伸於與熔線FU之延伸方向交叉的方向上的擴散防護壁配線65b而相互地耦合，且耦合至電源配線64。
利用由使用有實現節點ND1之配線的擴散防護壁配線60a至60c及傳遞電源電壓之擴散防護壁配線65a及65b所構成的壁構造，來防止熔線FU之銅(Cu)的擴散。
此外，藉由以與熔線FU平面重疊的方式，配置電晶體形成區域TR及熔斷電流供給電晶體CTr，以減少熔線編程電路之佈局面積。
如後面所說明，在電晶體形成區域TR上配置有實現用以控制熔斷電流供給電晶體CTr之導通的AND電路的電晶體。該AND電路係包含有位準轉換電路及緩衝器電路，且接受熔線閘極電源電壓FGVDD作為動作電源電壓。熔線編程電路之正反器係配置在與配置有熔線FU之區域不同的區域。
有關該熔斷電流供給電晶體CTr之構成，係如前面第10圖中所說明，並聯配置有複數個單位電晶體，且交互地配置有該單位電晶體之源極電極配線及汲極電極配線，各汲極電極配線共通耦合至金屬配線區域62及底層配線ND1B。此外，在汲極電極配線及源極電極配線之間配置有閘極電極配線，這些閘極電極配線雖未在第26圖中明確顯示，但被耦合至電晶體形成區域TR所配置的緩衝器之輸出端(參照第10圖之取出配線25)。
第27圖係概略顯示沿著第26圖所示之L27－L27的剖面構造。第27圖中，在基板區域(井區域)65表面以間隔交互地配置有雜質區域70a及70b。在這些雜質區域70a及70b之間，配設有構成閘極電極G之閘極電極配線71。
在第1金屬配線層M1配設有分別經由接觸而電性耦合於雜質區域70a及70b的第1金屬配線72a及72b。第1金屬配線72a係電性連接在節點ND1之配線，另一方面，第1金屬配線72b係連接在後面說明之虛擬接地線VGND的配線。該虛擬接地線並未直接連接在接地節點，而是其電壓位準可變更的接地線。
在第2金屬配線層M2中，第2金屬配線73a及73b係分別對應第1金屬配線72a及72b而配置，且經由第1通孔電性耦合。
在這些第2金屬配線73a及73b之最外周部，配設有第2金屬配線73c。該第2金屬配線73c係電性耦合至電源線，用以供給電源電壓VDD。
在第3金屬配線層M3中，設有分別經由第2通孔而電性耦合至第2金屬配線73a及73b的第3金屬配線74a及74b。這些第3金屬配線74a及74b，係分別與第2金屬配線73a及73b整齊排列配置。
在第4金屬配線層M4中，配置有對應第3金屬配線74a及74b且經由第3通孔而電性耦合的第4金屬配線75a及75b。在該第4金屬配線層M4中，熔線FU係使用第4金屬配線來實現。為了防止熔線熔斷時之切片飛散而發生短路，且因近接配線可發散來自熔線之熱，並抑制熔線之溫度上升，故在熔線FU近旁未配置配線。
在第5金屬配線層M5中，設有分別經由第4通孔而電性耦合至第4金屬配線75a及75b的第5金屬配線76a及76b。這些第5金屬配線76a及76b，係分別與第4金屬配線75a及75b整齊排列配置。在該第5金屬配線層M5中，亦未在熔線FU近旁設置配線。
在第6金屬配線層M6中，配置有構成節點ND1之第6金屬配線77a以覆蓋熔線FU。該第6金屬配線77a係經由第5通孔而電性耦合至第5金屬配線76a。該第6金屬配線77a係電性耦合至形成第26圖所示之節點ND1的金屬配線62。
在該第6金屬配線層M6中，設置有對應第5金屬配線76b且整齊排列的第6金屬配線77b。該第6金屬配線77b，係經由第5通孔而電性耦合至第5金屬配線76b。在形成節點ND1的第6金屬配線77a之外部，配設有傳遞電源電壓VDD之金屬配線構造。
在第7金屬配線層M7中，配設有第7金屬配線以覆蓋第6金屬配線77a。第6金屬配線77b係經由第6通孔而電性耦合至該第7金屬配線78。用以傳遞第25圖所示之電源電壓VDD的電源配線64係配設成大致覆蓋熔線FU整體。該第7金屬配線層M7係被稱為半球面(Semi－Global)配線，為膜厚比下層之金屬配線層M2至M6厚且片電阻低的配線。在設計規則中，該第7金屬配線層M7(球面(global)金屬配線)係未被細微化且配線寬度較寬的配線。該球面金屬配線係當作用以傳遞接地電壓GND及電源電壓VDD等的電源配線、與用以傳遞時脈信號系之高速信號的配線來利用。
在第27圖所示的剖面構造中，由金屬配線73c、74b、75b、76b、77b及78所形成的構成係對應擴散防護壁配線構造65a，而金屬配線72a、73a、74a、75a、76a及77a之端部係對應擴散防護壁配線構造60a。
如第27圖所示，設置通孔及配線以覆蓋熔線FU。在切斷熔線FU時，由熔線FU之阻障金屬及擴散防止絕緣膜所構成的阻障層會遭破壞。利用以包圍熔線FU之方式而配置的擴散防護配線構造，即使該阻障層遭受破壞，亦可防止銅(Cu)沿著平面方向擴散。
另外，在第1金屬配線層M1至第7金屬配線層M7中，設有層間絕緣膜79。第26圖中，雖對配置在第1金屬配線層M1之層間絕緣膜附記元件符號，但在其他層中亦設有同樣的層間絕緣膜。該層間絕緣膜79為SiCN等，具有防止銅原子擴散的功能。
第28圖係概略顯示沿著第26圖所示的熔線FU之長度方向的剖面構造。第28圖中，在熔線FU下部，於基板區域65之表面形成有主動區域(雜質區域)70a。該主動區域70a係熔斷電流供給電晶體CTr之源極或汲極區域。
構成該熔斷電流供給電晶體CTr之汲極電極的第1及第2金屬配線係分別連接在第1及第2金屬配線72c及73d之未圖示之部分。該第2金屬配線73d係分別經由通孔而電性連接至第3金屬配線74c及74d。
第3金屬配線74c係經由第2通孔而電性連接至熔線FU。第3金屬配線74d係經由第4金屬配線75d及第5金屬配線76d，電性連接至以覆蓋熔線FU之方式而配設的第6金屬配線77a(66)。
熔線FU之另一端，係在底層區域VDB中，經由第4通孔而電性連接至第5金屬配線76c。該第5金屬配線76c係經由第5通孔而連接至第6金屬配線77c，第6金屬配線77c係經由第6通孔而電性耦合至第7金屬配線78。第7金屬配線為用以傳遞電源電壓VDD等之半球面配線，且在熔線FU之長度方向以大致覆蓋熔線FU之方式而配置。
該第7金屬配線78亦經由通孔而電性連接至第6金屬配線77b、第5金屬配線76b、第4金屬配線75b、第3金屬配線74b及第2金屬配線73c。
另外，雖然對具有配置於第1金屬配線層M1之作為層間絕緣膜之擴散防止功能的層間絕緣膜附記元件符號79，但在其他層中亦同樣設有具有銅之擴散防止功能的層間絕緣膜。
因此，在熔線FU之兩端部亦形成有擴散防護壁配線構造65b及65c，以防止其平面方向之銅(Cu)原子的擴散。
在熔線FU之下層配置電晶體。作為熔線FU，係使用第4金屬配線層M4之配線。在熔線FU之正上方或正下方存在有擴散防止用之遮蔽配線或通常之配線(在將第3金屬配線層M3之配線利用於熔線FU的情況下，為第2金屬配線層M2或第4金屬配線層M4之配線)的情況下，這些配線具有散熱的效果，且熔線FU之溫度不易上升，熔線FU不易切斷。因此，雖然使用第3金屬配線層M3之金屬配線亦可實現熔線，但是藉由使用該上層之第4金屬配線來實現熔線FU，可有效率地使熔線發熱而切斷。
另外，如第27圖所示，形成於熔線FU下部之電晶體，其配線係使用第2金屬配線以下之配線層的配線來進行配線配置。在第3金屬配線層M3中，並未在熔線FU下部配置配線。故防止熔線熔斷時之衝擊對下部之配線帶來不良影響，且防止銅(Cu)原子經由層間絕緣膜而擴散於下層之配線而發生短路等的不良。
另外，如第26圖所示，用以傳遞該電源電壓VDD之第7金屬配線78，係在構成節點ND1之配線構造62外部的部分，以再次形成擴散防止壁構造之配線構造的方式與下層之配線耦合。
第29A、29B圖至第31A、31B圖係顯示熔線與遮蔽配線之距離和熔線切斷性的關係。第29A圖、第30A圖、第31A圖之各者係顯示熔線之防護壁配線構造；第29B圖、第30B圖、第31B圖之各者係顯示對應之熔線構造的切斷前後之熔線電流。第29B圖、第30B圖、第31B圖之各者係在縱軸以單位安培A顯示熔線電流，在橫軸顯示熔線編號。電流之施加條件，係反覆10次將電壓1.8V及1.3V流出1 μ S的操作。切斷前之電流係以比1.0×10－2 A稍微高的直線表示，而切斷後之電流係以黑色的菱形表示。
第29A圖中，利用第4金屬配線層M4作為遮蔽配線，且以第3金屬配線層M3製作熔線FU。熔線FU與遮蔽配線(第4金屬配線)間之距離為200nm。在該狀態下，如第29B圖所示，切斷後之熔線電流的偏差很大。此外，亦存在切斷不良之熔線。由於熔線FU所產生的熱係利用上層之遮蔽配線來吸收散熱，所以抑制熔線之溫度上升。
第30A圖中，同樣以第3金屬配線層M3來製作熔線FU。利用下層之第2金屬配線層M2作為遮蔽配線。在該情況下，熔線FU與下層之遮蔽配線間的距離亦為200nm。該情況，如第30B圖所示，切斷後之電流的偏差雖然很小但是仍存在切斷不良之熔線。由於接近上層且不存在遮蔽配線，所以熔線FU所產生的熱之吸收會比第29A圖所示的構造小，且熔線FU之切斷的偏差也會變小。然而，由於在下層存在遮蔽配線，所以會發生熱之吸收，且存在切斷不良之熔線。
第31A圖中，雖然係以第3金屬配線層M3來製作熔線FU，但是使用下層之第1金屬配線層M1及上層之第5金屬配線層作為遮蔽配線。熔線FU與遮蔽配線間之距離為400nm。在該狀態下，接近上層及下層且不存在遮蔽配線，故熱之吸收極微小。因此，如第31B圖所示，切斷後之熔線電流的偏差會消除，而切斷不良之熔線亦不存在。切斷後之熔線電流為1.0×10－8 A以下，且各熔線被確實地切斷。
如第29A、29B圖至第31A、31B圖所示，在接近熔線且存在配線的情況下，該遮蔽配線係具有作為散熱板的作用，且抑制熔線之溫度上升，而不易切斷熔線。當將第2金屬配線層M2及第1金屬配線層M1當作形成於下層的電晶體之配線來利用時，可利用第4金屬配線層以上之配線作為熔線FU，而在熔線與遮蔽配線之間形成1層以上的空間，熔線之溫度上升會變得容易，而可確實地切斷熔線。
第32圖係概略顯示該熔線編程電路之熔線元件下部的電晶體形成及配置區域之構造。第32圖中，在熔線編程電路之熔線FU的下部區域，於基板區域82表面以間隔形成有N井81、P井82及N井83。在N井83形成有P井84。在N井81及83形成有P通道MOS電晶體，在P井82及84形成有N通道MOS電晶體。
在這些N井83及P井84形成於P型基板區域的三井構造之區域中，形成有熔斷電流供給電晶體CTr及位準轉換器(包含有緩衝器)。該位準轉換器形成區域係對應第26圖所示的電晶體形成區域TR。
在N井81及P井82形成有熔線編程電路中之正反器(FF；PSR、FSSR)等之構成要素及多工器等之電路。電源電壓VDD被當作基板偏壓電壓而施加至N井81，且接地電壓GND被當作基板偏壓電壓而施加至P井82。在N井83施加有作為偏壓電壓的熔線閘極電源電壓FGVDD，P井84係耦合至虛擬接地線VGND。有關該虛擬接地線VGND將於後面說明。
熔線閘極電源電壓FGVDD係從與電源電壓VDD不同的墊(電源節點)提供。由於熔線閘極電源電壓FGVDD係用於調整熔斷電流供給電晶體CTr所驅動的電流，所以其電壓位準被設定在比電源電壓VDD還高的電壓位準或還低的電壓位準。因此，藉由將該N井83及P井84與基板區域80上其他的井81及82分離設置，可不對接受其他的電源電壓VDD之電路帶來影響而調整該熔線閘極電源電壓FGVDD之電壓位準。
此外，在P井84中，藉由耦合虛擬接地線VGND，可防止因熔線熔斷時所流入之熔斷電流所造成的基板雜訊傳播至其他的電路區域，且可防止電路誤動作。此外，可與電源電壓VDD之電壓位準個別地將熔線閘極電源電壓FGVDD之電壓位準設定在最適值。
另外，該三井構造(井83及84)在各熔線編程電路被分離設置。
[虛擬接地線之構成]
第33圖係顯示與驅動熔斷電流供給電晶體CTr之部分對應的電源系統之構成。第33圖中，設有熔線編程電路FPK1至FPKn。由於這些熔線編程電路FPK1至FPKn具有相同構成，所以在第33圖中，代表性地顯示熔線編程電路FPK1之構成。
熔線元件FS係包含有熔線FU，且在熔線FU之下部配置有電路區塊100。該電路區塊100係包含有位準轉換部16a、將位準轉換部16a之輸出信號予以反轉的反相緩衝器17、及根據反相緩衝器17之輸出信號而選擇性導通的熔斷電流供給電晶體CTr。
位準轉換部16a係與反相器16b一起構成前面第8圖所示的位準轉換器16。反相器16b係接受電源電壓VDD作為動作電源電壓，且未配置在熔線FU下部。在熔線FU下部配置有用以接受熔線閘極電源電壓FGVDD的電晶體。
在這些熔線編程電路FPK1至FPKn共通設置有熔線閘極電源線90及虛擬接地線(VGND)92。熔線閘極電源線90係耦合至該電路區塊100的P通道MOS電晶體(以元件符號P顯示)之源極及基板區域。虛擬接地線92係耦合至該電路區塊100的N通道MOS電晶體(以元件符號N顯示)之源極及基板區域。在這些N通道MOS電晶體中，亦防止對虛擬接地線92之電位變化發生反向閘極偏壓效應，且防止基板區域與雜質區域間之PN接面導通，且相對於虛擬接地線92之電壓變化使這些電晶體穩定動作。
於熔線閘極電源線90設置有：P通道MOS電晶體104，係根據切斷致能信號CUTEN而選擇性導通，且於導通時將電源電壓VDD傳遞至熔線閘極電源線90；及CMOS傳輸閘102，係切斷致能信號CUTEN為H位準時導通，且將熔線閘極電源節點6耦合至熔線閘極電源線90。
CMOS傳輸閘102係包含有P通道MOS電晶體102a及N通道MOS電晶體102b。P通道MOS電晶體102a之基板區域係耦合至供給電源電壓VDD之電源節點。即使熔線閘極電源電壓FGVDD被設定在比電源電壓VDD還高的電壓位準，該P通道MOS電晶體102a之PN接面(雜質區域與基板區域之間)亦可藉由其內建電壓而呈逆偏壓狀態，而防止基板區域之PN接面的導通。在熔線閘極電源電壓FGVDD被設定在比電源電壓VDD與內建電壓之和還高的電壓位準的情況下，只要設有將該P通道MOS電晶體102a之基板區域，根據其動作模式而選擇性地連接在熔線閘極電源節點6a及供給電源電壓VDD之節點(電源節點5a)的開關電路即可。
於虛擬接地線92設置有：P通道MOS電晶體105，係在切斷致能信號CUTEN為L位準時導通，且將電源電壓VDD傳遞至虛擬接地線92；及N通道MOS電晶體106a及106b，係串聯連接在虛擬接地線92與接地節點之間且各者之閘極耦合至熔線閘極電源節點6a。這些MOS電晶體106a及106b係以具有與核心電路之電晶體相同構成(相同的閘極絕緣膜膜厚、閘極絕緣膜材料、及閘極寬度/長度)的核心電晶體來實現。
該熔線編程電路FPK1之其他的電路構成，係與前面第5圖所示的熔線編程電路FPK1至FPKn之構成相同，且在所對應之部分上附記相同的元件符號，並省略其詳細說明。
第34圖係顯示熔線元件切斷時之熔線閘極電源電壓FGVDD及虛擬接地電壓VGND的變化序列。以下，參照第34圖，就熔線切斷時之熔線閘極電源線90及虛擬接地線92上之電壓施加序列加以說明。
在熔線切斷前，重設信號FSRSTD及FSRST皆為L位準。該情況下，如第16圖所示，節點ND1係藉由MOS電晶體PQ2而充電，且為電源電壓VDD位準。此外，由於切斷致能信號CUTEN為L位準，所以MOS電晶體104為導通(ON)狀態，CMOS傳輸閘102為截止(OFF)狀態，熔線閘極電源線90上之電壓FGVDD為電源電壓VDD位準。此外，虛擬接地線92係藉由MOS電晶體105而維持在電源電壓VDD位準。因此，在該狀態下，電路區塊100內，其兩側之電源線及接地線皆為電源電壓VDD位準，而反相緩衝器17之輸出信號GD為電源電壓VDD位準。同樣地，電路區塊100中之內部配線(第1及第2金屬配線)亦全部為電源電壓VDD位準(亦即，維持在與熔線FU之兩端各者之電壓位準相等的電壓位準)。
在熔線切斷時，首先，熔線元件重設延遲信號FSRSTD及熔線元件重設信號FSRST變成H位準，且切斷致能信號CUTEN變成H位準。重設信號RST被維持在L位準。熔線閘極電源電壓FGVDD被驅動至接地電壓位準。根據切斷致能信號CUTEN，CMOS傳輸閘102會導通，而熔線閘極電源線90上之電壓VFGVDD會降低至接地電壓位準。另一方面，虛擬接地線92上，MOS電晶體105、106a及106b全部呈截止狀態，且以電源電壓VDD位準維持在浮動狀態。因此，在電路區塊100內，根據熔線閘極電源線90與虛擬接地線92上之電壓，會在被預充電至電源電壓位準的內部節點上發生電荷之移動，亦即，電荷會從內部節點移動至熔線閘極電源線90，而其電壓位準會變化至中間電壓位準。
在該狀態下，熔斷電流供給電晶體CTr之閘極電位(節點GD之電位)為中間電壓位準，比源極節點(虛擬接地線92上之電壓)還低，且為較弱的未導通狀態，在該電路區塊100中，洩漏電流幾乎不會流入。此外，如第16圖所示，在切斷判定電路CJC中，MOS電晶體PQ1及PQ2為截止狀態，而從該切斷判定電路CJC至節點ND1之電流供給被停止。
接著，在熔線切斷時，供給至節點6a之熔線閘極電源電壓FGVDD會上升至切斷電壓位準。響應該熔線閘極電源電壓FGVDD之上升，經由CMOS傳輸閘102，熔線閘極電源線90上之電壓VFGVDD會變成熔線閘極電源電壓FGVDD之電壓位準。另一方面，當該熔線閘極電源電壓FGVDD之電壓位準上升時，MOS電晶體106a及106b會呈導通狀態，而虛擬接地線92上之電壓VGND會被驅動至接地電壓GND位準。藉此，在未選擇熔線編程電路中，根據NAND閘15之輸出信號，反相緩衝器17之輸出信號會變成接地電壓GND位準。在選擇熔線編程電路中，根據NAND閘15之輸出信號，反相緩衝器17之輸出信號GD會變成熔線閘極電源電壓FGVDD位準，而熔斷電流供給電晶體CTr會導通，對熔線FU流入電流，進行熔線FU之切斷。藉由調整熔線閘極電源電壓FGVDD之電壓位準，可調整經由熔斷電流供給電晶體CTr而流入的熔線熔斷電流之大小。
當熔線切斷期間完成時，熔線閘極電源電壓FGVDD會再次被驅動至接地電壓位準，藉此，熔線閘極電源線90上之電壓VFGVDD會降低至接地電壓位準。此外，在虛擬接地線92中，MOS電晶體106a及106b會呈截止狀態，而虛擬接地線92會呈浮動狀態。在電路區塊100中，藉由該熔線閘極電源線90之電壓降低，其電壓位準會變成中間電壓位準。
在電路區塊100中，位準轉換部16a係NAND閘15之輸出信號為H位準或L位準，藉此，其P通道MOS電晶體(以元件符號P顯示)會呈未導通狀態，而其輸出信號會變成中間電壓位準。
在反相緩衝器17中，藉由N通道MOS電晶體(以元件符號N顯示)與P通道MOS電晶體(以元件符號P顯示)，會發生電荷之移動，而在選擇狀態之熔線編程電路中，其輸出信號GD會降低至接地電壓位準。另一方面，在未選擇熔線編程電路中，反相緩衝器17之輸出信號GD會維持接地電壓位準。因此，熔斷電流供給電晶體CTr會被設定在未導通狀態。
在選擇熔線編程電路中，當熔線之切斷完成時，信號FSRSTD、FSRST及CUTEN會下降至L位準。藉此，CMOS傳輸閘102會呈未導通狀態，而熔線閘極電源線90上之電壓VFGVDD係藉由MOS電晶體104而維持在電源電壓VDD位準，同樣地，虛擬接地線92亦藉由MOS電晶體105而維持在電源電壓VDD位準。藉此，在電路區塊100內部之金屬配線的電壓位準亦會變成電源電壓VDD位準。
因此，在該熔線切斷時，除了實際進行熔線切斷時之動作以外，該電路區塊100內之金屬配線係與熔線FU之兩端的電壓位準相同，用以抑制熔線之破片的銅原子移動至配線。此外，藉由使用PMOS電晶體102a及105並根據切斷控制致能信號CUTEN來控制這些電晶體的導通，可根據熔線切斷動作而容易地調整熔線閘極電源線90及虛擬接地線92之電壓位準。
另外，在切斷致能信號CUTEN為H位準時係根據熔線切斷時脈信號FCCLK來進行熔線元件之切斷。在未選擇熔線編程電路中，NAND閘15之輸出信號無關於熔線切斷時脈信號FCCLK之狀態而為H位準。係藉由切斷致能信號CUTEN之H位準的期間來規定切斷熔線之期間。
第35圖係顯示熔線切斷後之判定時之動作的信號波形圖。以下，參照第35及16圖，就第33圖所示的熔線閘極電源線90及虛擬接地線92之電壓變化加以說明。
在熔線之切斷判定前，切斷致能信號CUTEN為L位準，且重設信號RST、熔線元件重設信號FSRST及熔線元件重設延遲信號FSRSTD亦為L位準。因此，熔線閘極電源線90上之電壓VFGVDD及虛擬接地線92上之電壓VGND皆為電源電壓VDD位準。在判定位準時，該電流供給電晶體CTr之閘極節點GD的電位為電源電壓VDD位準。在此，以相同元件符號顯示反相緩衝器17之輸出信號與輸出節點。
接著，切斷致能信號CUTEN被驅動至H位準，且重設信號RST及FSRST被驅動至H位準。藉此，CMOS傳輸閘102會導通，而熔線閘極電源線90上之電壓VFGVDD被維持在與熔線閘極電源電壓FGVDD相同的接地電壓GND位準。此外，掃描正反器PSR及FSR之輸出信號會藉由重設信號RST而變成L位準，而NAND閘15之輸出信號會變成H位準。藉此，在反相緩衝器17中，N通道MOS電晶體會呈導通狀態(源極節點為節點GD)，電路區塊100之輸出信號GD會變成中間電壓位準，而熔斷電流供給電晶體CTr會呈較弱的未導通狀態。
由於MOS電晶體105、106a及106b全部為未導通狀態，故虛擬接地線92處於浮動狀態。因此，藉由未切斷狀態之熔線或來自切斷判定電路CJC之初始設定時的MOS電晶體(PQ2)之供給電流經由熔斷電流供給電晶體CTr而供給至虛擬接地線92的電荷，會經由電路區塊100而移動至熔線閘極電源線90，而虛擬接地線92之電壓位準會降低至中間電壓位準。
當反相緩衝器17之輸出信號GD與虛擬接地線92之電壓VGND的差變成熔斷電流供給電晶體CTr之臨限值電壓左右時，熔斷電流供給電晶體CTr會呈未導通狀態，而減低洩漏電流。藉此，虛擬接地線92之電壓位準會以藉由中間電壓位準之信號GD的電壓位準而規定的電壓位準被穩定化。
於虛擬接地線92所設置的MOS電晶體106a及106b，這些電晶體的閘極電壓會處於接地電壓位準，而從虛擬接地線92至接地節點之洩漏電流係受到抑制。
接著，重設延遲信號FSRSTD被驅動至H位準，而重設信號RST及FSRST被驅動至L位準。此時，在編程掃描正反器PSR中亦可經由多工器SX2再次儲存重設前之記憶資訊。在判定熔線元件之切斷時，只在切斷判定電路CJC中進行判定動作，掃描正反器PSR及FSR之儲存資訊並不影響判定動作。因此，即使這些掃描正反器PSR及FSR維持重設狀態亦不會發生問題。當熔線元件重設延遲信號FSRSTD根據該重設信號RST而被設為H位準時，在切斷判定電路CJC中，內部節點(ND2)之電壓位準會根據該熔線元件FS之切斷/未切斷而產生變化，且進行熔線之切斷/未切斷之判定。在該判定期間，電流不會流入虛擬接地線92(熔斷電流供給電晶體CTr處於未導通狀態)。
當該判定期間完成時，熔線元件重設延遲信號FSRSTD及切斷致能信號CUTEN被驅動至L位準。藉此，熔線閘極電源線90會藉由MOS電晶體104而被驅動至電源電壓VDD位準，且虛擬接地線92亦藉由MOS電晶體105而被充電至電源電壓VDD位準。藉此，電路區塊100、內部節點(第2金屬配線)之電壓位準亦會回復到電源電壓VDD位準。
因此，除了實際進行熔線之切斷時以外，在該電路區塊100中，內部節點(第2金屬配線)之電壓位準被維持在熔線FU兩端之電壓(電源電壓VDD位準)。因此，如第36圖所示，除了熔線切斷時以外，熔線FU與第2金屬配線(M2)110被維持在同電位。熔線FU為切斷狀態，不會發生銅之破片部或飛散部之銅原子從熔線FU移動至第2金屬配線(M2)110，而抑制因熔線元件切斷破片等所造成的絕緣破壞。
此外，如第37圖所示，即使在因熔線元件之切斷而使形成於下層的熔斷電流供給電晶體CTr之閘極絕緣膜遭受破損(以×符號顯示)的情況下，虛擬接地線上之電壓VGND亦被維持在與節點ND1之電壓位準相同。因此，除了熔線切斷動作期間以外，其餘期間被設為同電位，且洩漏電流之流入受到抑制(切斷判定電路動作時)。此外，在對應之熔線元件FS之熔線FU為未切斷狀態時，熔斷電流供給電晶體CTr之閘極電位(GD之電位)為中間電壓位準，且該熔斷電流供給電晶體CTr為未導通狀態，故洩漏電流之流入受到抑制。就位準轉換部16a及反相緩衝器17之MOS電晶體而言亦相同。
此外，在判定熔線之切斷時，虛擬接地線92上之電壓VGND亦被維持在熔線元件兩端之電源電壓VDD位準，故抑制經由電路區塊100而流入洩漏電流。
此外，在虛擬接地線92中，串聯連接2個MOS電晶體106a及106b，其閘極係耦合至接受熔線閘極電源電壓FGVDD的節點6a。因此，在通常動作時，由於其電壓FGVDD被維持在接地電壓位準，故抑制經由虛擬接地線92而流入通道洩漏電流。藉此，與熔線元件的狀態無關，能抑制洩漏電流經由大尺寸的熔斷電流供給電晶體CTr而流入。
[熔線編程電路之電源電路的變更例1]
第38圖係顯示熔線編程電路之電源電路的變更例。第38圖所示的熔線編程電路的電源電路，在以下之點與第33圖所示的熔線編程電路的電源電路之構成不同。亦即，在耦合至熔線閘極電源線90之CMOS傳輸閘102中，P通道MOS電晶體102a之反向閘極，並非耦合至電源節點VDD，而是耦合至熔線閘極電源線90。第38圖所示的電源電路及熔線編程電路之其他的構成，與第33圖所示的構成相同，在其對應之部分上附記相同的元件符號/編號，並省略其詳細說明。
在第38圖所示的構成之情況，在CMOS傳輸閘102中，即使在熔線閘極電源電壓FGVDD升壓至電源電壓VDD以上的情況下，亦可防止反向閘極－源極/汲極間之接面導通，且可確實地將該被升壓的熔線閘極電源電壓FGVDD傳遞至熔線閘極電源線90。
即使熔線閘極電源電壓FGVDD為接地電壓位準，且熔線閘極電源線90藉由MOS電晶體104而被設定在電源電壓VDD位準的情況下，其反向閘極亦為N型基板區域(井)，而MOS電晶體102a之反向閘極－汲極間為逆偏壓狀態，熔線閘極電源線90係穩定地維持在電源電壓VDD位準。
顯示第38圖所示的電源電路及熔線編程電路之動作的信號波形，係與第34及35圖所示的信號波形相同，可實現與第33圖所示之電路構成相同的動作。此外，即使在熔線閘極電源電壓FGVDD升壓至電源電壓VDD以上的情況下，亦可使其穩定動作。並且，藉由升壓電壓，可更加大熔斷電流供給電晶體CTr之驅動電流，且可更加大熔線熔斷電流之調整範圍。結果，可實現熔斷電流之最適化。
[熔線編程電路之電源電路的變更例2]
第39圖係顯示熔線編程電路之電源電路的變更例。第39圖所示的電路構成，在以下之點與第33圖所示的熔線編程電路之電源電路的構成不同。亦即，在虛擬接地線92與接地節點之間設置有N通道MOS電晶體130。該MOS電晶體130的電流驅動力設的比MOS電晶體106a及106b還小。對P通道MOS電晶體105之閘極提供控制信號PG以取代切斷致能信號CUTEN。該控制信號PG亦提供至MOS電晶體130之閘極。
為了產生該控制信號PG，係設置有：反相器120，係接受切斷致能信號CUTEN；NAND閘122，係接受反相器120之輸出信號與熔線元件重設延遲信號FSRSTD；NAND閘121，係接受重設信號RST及FSRST；NAND閘123，係接受NAND閘121及122之輸出信號；反相器124，係接受NAND閘123之輸出信號；CMOS傳輸閘125，係根據NAND閘123及反相器124之輸出信號而傳遞切斷致能信號CUTEN；及P通道MOS電晶體126，係根據反相器124之輸出信號而與CMOS傳輸閘125互補地導通，在導通時，將控制信號PG設定在電源電壓VDD位準。
控制信號PG係在CMOS傳輸閘125導通時，根據切斷致能信號CUTEN所產生。第38圖所示的電路構成之其他構成，係與第33圖所示的電路構成相同，且在對應之部分上附記相同元件符號，並省略其詳細說明。
第40圖係顯示第39圖所示的電路之熔線切斷時之動作的信號波形圖。以下，參照第40圖，就第39圖所示的電路之熔線切斷動作加以說明。
在切斷操作時，重設信號RST被維持在L位準。因此，掃描正反器PSR及FSR係保持記憶資訊的狀態。切斷對象之熔線元件的選擇，係根據掃描正反器FSR之輸出信號而進行。
此外，重設信號FSRST及FSRSTD亦維持在L位準。熔線切斷致能信號CUTEN為L位準，CMOS傳輸閘102為未導通狀態，另一方面，MOS電晶體104處於導通狀態，熔線閘極電源線90之電壓VFGVDD係處於電源電壓VDD位準。
此外，NAND閘123之輸出信號為L位準，CMOS傳輸閘125處於導通狀態，控制信號PG係根據熔線切斷致能信號CUTEN而處於L位準。藉此，MOS電晶體105導通，虛擬接地線92之電壓VGND為電源電壓VDD位準。熔線閘極電源線90及虛擬接地線92之電壓皆為電源電壓VDD位準，反相緩衝器17之輸出信號DG為電源電壓VDD位準。熔斷電流供給電晶體CTr即使呈導通狀態，熔線元件FS之兩端的電壓亦皆為電源電壓VDD，而不對熔線FU施加電壓。
熔線元件重設信號FSRST及熔線元件重設延遲信號FSRSTD接著會上升至H位準，且熔線切斷致能信號CUTEN被驅動至H位準。藉此，CMOS傳輸閘102會呈導通狀態，MOS電晶體104會呈未導通狀態，而熔線閘極電源線90之電壓VFGVDD會變成與熔線閘極電源電壓FGVDD相同的接地電壓位準。
由於NAND閘121及122之輸出信號為H位準，故NAND閘123之輸出信號為L位準。因此，CMOS傳輸閘125處於導通狀態，控制信號PG係根據熔線切斷致能信號CUTEN而變成H位準。藉此，MOS電晶體105會呈未導通狀態，另一方面，MOS電晶體130會呈導通狀態，而虛擬接地線92之電壓VGND會變成接地電壓GND位準。熔線閘極電源線90及虛擬接地線92之電壓皆為接地電壓GND，反相緩衝器17之輸出信號GD無關於NAND閘15之輸出信號的邏輯位準，而會變成接地電壓位準。在該狀態下，熔斷電流供給電晶體CTr呈未導通狀態，節點ND1呈電源電壓VDD位準之浮動狀態(參照第16圖)。因此，即使在該狀態下，亦不會在熔線元件FU之兩端發生電壓差。
接著，當熔線閘極電源電壓FGVDD變成熔斷電壓位準時，對切斷對象之熔線元件而言，反相緩衝器17之輸出信號GD變成H位準，熔斷電流供給電晶體CTr導通，對熔線元件FS流入電流，而進行熔線FU之熔斷。此時，MOS電晶體106a及106b皆為導通狀態，將大的熔斷電流確實地進行放電。對未切斷之熔線元件而言，如第39圖所示，反相緩衝器17之輸出信號GD為接地電壓GND位準，熔斷電流供給電晶體CTr維持未導通狀態，不對熔線元件FS流入電流。
當熔線切斷期間結束時，熔線電源電壓FGVDD被驅動至接地電壓位準，藉此，熔線閘極電源線90之電壓VFGVDD亦會變成接地電壓位準。虛擬接地線92之電壓VGND係藉由MOS電晶體130而維持在接地電壓位準，藉此，反相緩衝器17之輸出信號無關於切斷對象及未切斷對象之熔線，而會變成接地電壓GND位準。
當熔線切斷週期完成時，熔線元件重設信號FSRST及熔線元件重設延遲信號FSRSTD會變成L位準，且熔線切斷致能信號CUTEN會變成L位準。藉此，CMOS傳輸閘102及125會呈未導通狀態，MOS電晶體104及126會呈導通狀態，而熔線閘極電源線90之電壓FGVDD及虛擬接地線92之電壓VGND皆變成電源電壓VDD位準。在該狀態下，內部節點ND1係藉由切斷判定電路而維持在電源電壓VDD位準，而熔線FU之兩端被維持在相同電位。
藉由使用MOS電晶體105而將虛擬接地線92維持在接地電壓，可防止因電荷之移動而使內部節點GD或虛擬接地線92變成中間電壓位準，藉此，可迴避內部節點之不穩定的常態，且可保證與熔線切斷相關聯的電路之穩定動作。
此外，MOS電晶體130的電流驅動力設得較小，且通常動作時之洩漏電流十分小。此外，只要防止虛擬接地線92之電位的浮起，其尺寸就可設得十分小。
第41圖係顯示熔線狀態之判定動作的信號波形圖。以下，參照第41圖，就第39圖所示的電路之動作加以說明。
在判定熔線切斷時，熔線切斷致能信號CUTEN被維持在L位準。因此，CMOS傳輸閘102處於未導通狀態，而MOS電晶體104處於導通狀態，熔線電源線90上之電壓VFGVDD被維持在電源電壓VDD位準。此外，熔線閘極電源電壓FGVDD被維持在接地電壓位準，而MOS電晶體106a及106b被維持在未導通狀態。
在初始狀態中，重設信號RST、FSRST及FSRSTD為L位準，CMOS傳輸閘125為導通狀態，控制信號PG係根據切斷致能信號CUTEN而為接地電壓GND位準。藉此，MOS電晶體105為導通狀態，MOS電晶體130為未導通狀態，虛擬接地線92之電壓VGND為電源電壓VDD位準。
接著，為了初始設定內部節點ND1，重設信號RST及FSRST被驅動至H位準。藉此，NAND閘121之輸出信號會變成L位準，NAND閘123之輸出信號變成H位準，而CMOS傳輸閘125變成未導通狀態，MOS電晶體126變成導通狀態，控制信號PG變成H位準。響應該控制信號PG之H位準，MOS電晶體105會變成未導通狀態，MOS電晶體130變成導通狀態，虛擬接地線92變成接地GND位準。
根據重設信號RST，掃描正反器PSR及FSR之輸出信號皆變成L位準，NAND閘15之輸出信號變成H位準，反相緩衝器17之輸出信號GD變成接地電壓位準之L位準。在該狀態下，虛擬接地線92係經由MOS電晶體105而耦合至接地節點，而內部節點GD之電壓位準被確實地維持在接地電壓位準，熔斷電流供給電晶體CTr被維持在未導通狀態。
接著，將熔線重設延遲信號FSRSTD驅動至H位準，且在切斷判定電路CJC中將內部狀態設定在判定準備狀態(使第16圖之三態反相器TV1致能)。在該狀態下，由於熔線重設延遲信號FSRSTD為H位準，所以NAND閘122之輸出信號會變成L位準，藉此，NAND閘123之輸出信號會變成H位準。CMOS傳輸閘125為未導通狀態，而控制信號PG係藉由MOS電晶體126而維持在電源電壓VDD位準。
當判定期間結束時，熔線重設延遲信號FSRSTD會下降至L位準，NAND閘121及122之輸出信號皆變成H位準，藉此，NAND閘123之輸出信號會變成L位準，CMOS傳輸閘125變成導通狀態，MOS電晶體126變成未導通狀態。藉此，控制信號PG會根據切斷致能信號CUTEN而變成接地電壓GND位準。MOS電晶體105變成導通狀態，MOS電晶體130變成未導通狀態，虛擬接地線92之電壓變成電源電壓VDD位準。熔線閘極電源線90之電壓VFGVDD變成電源電壓位準，而反相緩衝器17之輸出信號GD變成電源電壓VDD位準。
在該判定動作時，在熔線FU之兩端發生電位差，亦只有在判定期間中熔線重設延遲信號FSRSTD變成H位準的期間而已(參照第16圖之切斷判定電路)，而在熔線元件FS中施加電壓的期間，被設得十分短。
藉由使用重設信號RST、FSRST及FSRSTD來防止虛擬接地線92變成浮動狀態，可防止內部節點GD變化至中間電壓位準。藉此，可防止因製程參數之偏差造成洩漏電流之增大等而使電路動作不穩定，且可確實地進行熔線元件之切斷及切斷判定。
[熔線編程電路之電源電路的變更例3]
第42圖係顯示熔線編程電路之電源電路的變更例3之構成。第42圖所示的電源電路，與第39圖所示的熔線編程電路之電源電路的構成在以下之點其構成不同。亦即，在耦合至熔線閘極電源線90之CMOS傳輸閘102中，P通道MOS電晶體102a之反向閘極係取代電源節點而耦合至熔線閘極電源線90。第42圖所示的熔線編程電路之構成及電源電路之其他構成，係與第39圖所示的構成相同，在對應之部分上附記相同元件符號/編號，並省略其詳細說明。
在第42圖所示的電源電路之構成中，亦與第38圖所示的電源電路之構成同樣，在CMOS傳輸閘102中，P通道MOS電晶體102a即使在熔線閘極電源電壓FGVDD升壓至比電源電壓VDD還高的電壓位準之情況下，亦可防止其反向閘極－源極/汲極間因順向偏壓而使雜質區域/基板間之PN接面導通的狀態。藉此，可穩定地將升壓電壓位準之熔線閘極電源電壓FGVDD傳遞至熔線閘極電源線90。因此，可提高熔斷電流供給電晶體CTr之電壓位準，增大其電導性(conductance)，並藉此而提高電流驅動力。藉此，可加寬熔線熔斷電流之調整範圍，並可最適當地設定熔線熔斷電流。
如第40及41圖所示，在熔線閘極電源電壓FGVDD為接地電壓位準時，即使熔線閘極電源線90變成電源電壓VDD位準，P通道MOS電晶體102a之反向閘極亦為電源電壓位準，反向閘極與接受接地電壓之汲極節點之間的PN接面為較深的逆偏壓狀態。此外，耦合至熔線閘極電源線90之源極節點與反向閘極係為相同電壓，且兩者間之PN接面會藉由內建電壓而維持未導通狀態，故不會發生任何問題。
顯示第42圖所示的電路之動作的信號波形圖，係與第40及41圖所示的信號波形圖相同，且進行同樣的動作(不同點為熔線閘極電源電壓FGVDD之電壓升壓至比電源電壓VDD還高的電壓位準)。
如上所述，依據本發明，可實現配線熔斷型熔線編程電路，且可使用內部電源來進行熔線之切斷，並可在晶圓上及模組狀態及其現場(on side)進行救濟，藉此可進行預燒後之救濟等，且可實現生產性提高。此外，在與BIST組合之情況下，可構建自修復測試(self repair test)，且可削減測試成本。
本發明可適用於所有在使用銅配線層之半導體裝置中利用熔線元件來進行固定資訊之編程的裝置。
雖然已詳細說明並揭示本發明，但是此僅作為其例示而非限定，可理解本發明之精神與範圍僅受到所附之申請專利範圍限定。
1．．．半導體裝置
2．．．內部電路(核心電路)
4．．．配線熔斷編程電路
5．．．電源節點(墊)
6．．．熔線閘極電源節點(墊)
7、8．．．節點
10a．．．主閂鎖器
10b．．．副閂鎖器
11a、11b．．．三態反相器(時脈反相器)
12a、12b．．．NOR電路13a．．．時脈反相器
15、121至123．．．NAND閘
16．．．位準轉換器
17、55、58、120、124、IV10至IV13．．．反相器
20、22．．．多層金屬配線
20a、22a、72a、72b．．．第1金屬配線
20A．．．配線台座
20b、22b、73a、73b、73c．．．第2金屬配線
21．．．閘極電極配線
23、24．．．金屬配線
28、29．．．通孔
30、74a至74d．．．第3金屬配線
35．．．接觸(接觸孔)
36．．．基板區域
37a、37b．．．雜質區域
38．．．隔離區域
40．．．緩衝器
50．．．測試器
52．．．測試電源電路
54．．．電流計
56、57、TV1、TV2．．．三態反相器
60a至60c．．．擴散防止配線構造
62．．．配線區域
64．．．電源線(電源配線)
65a至65b．．．擴散防護配線構造
65．．．基板區域
75a、75b．．．第4金屬配線
76a、76b、76c、76d．．．第5金屬配線
77a、77b、77c．．．第6金屬配線
78．．．第7金屬配線
79．．．層間絕緣膜
80．．．半導體基板區域
81、83．．．N井
82、84．．．P井
90．．．熔線閘極電源線
92、VGND．．．虛擬接地線
100．．．電路區塊
102、125．．．CMOS傳輸閘
104、105、126、PQ1、PQ2．．．P通道MOS電晶體
106a、106b、130、NQ1至NQ3．．．N通道MOS電晶體
AG1．．．AND電路
CLK、CLKB、CLKD．．．時脈信號
CJC．．．切斷判定電路
CRCDa、CRCDb．．．行/列備份解碼器
CSout、SCout．．．掃描輸出信號
CSoutst、SCoutst．．．選通信號
CTCIN．．．熔線選擇信號
CTr．．．熔斷電流供給電晶體
CTSCIN．．．切斷控制資訊
CUTEN．．．切斷致能信號
D．．．汲極電極
DPKa、DPKb．．．I/O電路
FCCLK．．．熔線切斷時脈信號
FCTL．．．熔線切斷系控制信號
FGVDD．．．熔線閘極電源電壓
FPK1至FPKn．．．熔線編程電路
FS．．．熔線元件
FS01至FS03．．．熔線元件
FSRST．．．熔線元件重設信號
FSRSTD．．．熔線元件重設延遲信號
FSSR．．．FS選擇掃描正反器
FSTP．．．熔線元件
FU．．．熔線
G、GT．．．閘極電極
GD、OUT．．．輸出信號
I1至I4、If．．．電流
IMP1、IMP2．．．雜質區域
IN．．．輸入信號
INN．．．信號
Jout．．．判定結果輸出信號
M1至Mk．．．金屬配線
ND1、ND2．．．內部節點
ND1B．．．節點底層區域
NMAa、NMAb．．．正常記憶體單元陣列
PCTL．．．編程資訊控制系資訊
PH．．．周邊電路
PRFFSEL．．．編程正反器選擇信號
PRWER．．．多工器切換控制信號
PSCLK．．．編程掃描時脈信號
PSR．．．編程掃描正反器
RCa、RCb．．．備份行
RD．．．列解碼器
RRD．．．備份列解碼器
RWa、RWb．．．備份字線
S．．．源極電極
SA．．．感測放大器
SCH1至SCH10．．．掃描鏈
SCIN．．．掃描輸入
SCSEL．．．掃描選擇信號
SEL．．．選擇控制信號
SELB．．．反轉選擇控制信號
SESCLK．．．熔線選擇掃描時脈信號
SIN．．．串列輸入
SOUT．．．串列輸出
SX0至SX5．．．多工器
TDEC0至TDEC5．．．解碼信號
TR．．．電晶體形成區域(電晶體配置區域)
UT．．．單位電晶體
Vth．．．臨限值電壓
VDD．．．電源電壓
WD．．．寫入驅動器
第1圖係概略顯示本發明半導體裝置之全體構成。
第2圖係顯示第1圖所示之內部電路構成的一例。
第3圖係概略顯示本發明包含有熔線之配線構造。
第4圖係概略顯示本發明之熔線編程電路中的熔線熔斷部構成。
第5圖係顯示本發明熔線編程電路之具體構成。
第6圖係顯示第5圖所示之正反器構成的一例。
第7圖係顯示第6圖所示之正反器動作的時序圖。
第8圖係顯示第5圖所示之AND電路的構成例。
第9圖係顯示第5圖所示之熔線編程電路行中的電壓施加序列。
第10圖係顯示第5圖所示之熔斷電流供給電晶體之平面佈局的一例。
第11圖係概略顯示第10圖所示沿著線L11－L11的剖面構造。
第12圖係示意地顯示第11圖所示之配線構造的電流路徑。
第13圖係顯示本發明之熔線編程電路的變更例。
第14圖係概略顯示第13圖中之熔線驅動電流測量系的構成。
第15圖係顯示第5圖所示之熔線編程電路行的變更例。
第16圖係顯示第5圖所示之切斷判定電路構成的一例。
第17圖係顯示第16圖所示之切斷判定電路動作的時序圖。
第18圖係示意地顯示第17圖所示之電壓應力施加時的熔線元件之狀態。
第19A圖及第19B圖係分別顯示第5圖所示之2輸入多工器的電性記號及電性等效電路之一例。
第20圖係顯示本發明半導體裝置之熔線編程序列的流程圖。
第21圖係顯示第20圖所示之熔斷電流測量序列動作的時序圖。
第22圖係顯示第20圖所示之FS切斷資訊編程序列動作的信號波形圖。
第23圖係顯示第20圖所示之FS切斷序列動作的時序圖。
第24圖係顯示第20圖所示之FS切斷確認序列動作的時序圖。
第25圖係顯示第20圖所示之偏壓應力施加序列動作的時序圖。
第26圖係概略顯示本發明之熔線編程電路的平面佈局。
第27圖係概略顯示沿著第26圖所示之線L27－L27的剖面構造。
第28圖概略顯示沿著第26圖之熔線FU的剖面構造。
第29A圖係顯示熔線與擴散防護壁構造的一例，第29B圖係顯示第29A圖之熔線構造切斷前後的熔線電流分佈。
第30A圖係顯示熔線與擴散防護壁構造的另一例，第30B圖係顯示第30A圖之熔線構造切斷前後的熔線電流分佈。
第31A圖係顯示熔線與擴散防護壁構造的又一例，第31B圖係顯示第31A圖之熔線構造切斷前後的熔線電流分佈。
第32圖係概略顯示第26圖中熔線元件之電晶體形成區域的構造。
第33圖係概略顯示本發明之熔線編程電路之電源控制系的構成。
第34圖係顯示第33圖所示之熔線編程電路切斷時之動作的信號波形圖。
第35圖係顯示第33圖所示之熔線編程電路判定熔線切斷時之動作的信號波形圖。
第36圖係示意地顯示第33圖所示之構成之熔線切斷時的效果。
第37圖係示意地顯示第33圖所示之熔線編程電路構成的效果。
第38圖係顯示本發明之熔線編程電路之電源控制系的變更例之構成。
第39圖係顯示本發明之熔線編程電路之電源控制系的另一變更例之構成。
第40圖係顯示第39圖所示之熔線編程電路切斷時之動作的信號波形圖。
第41圖係顯示第39圖所示之熔線編程電路判定熔線切斷時之動作的信號波形圖。
第42圖係顯示本發明之熔線編程電路之電源控制系的另一變更例之構成。
CTr．．．熔斷電流供給電晶體
FGVDD．．．熔線閘極電源電壓
FS．．．熔線元件
VDD．．．電源電壓

Claims (5)

  1. 一種半導體裝置，具備有：(a)半導體基板；(b)內部電路，具有形成在前述半導體基板上的第一電晶體元件；(c)至少一個熔線編程電路，係包含有形成在前述半導體基板上的第二電晶體元件，且前述熔線編程電路尚具有熔線元件；(d)複數個金屬配線層，形成在前述第一電晶體元件和前述第二電晶體元件上；前述熔線元件係由複數個金屬配線層所構成且包含有銅材料；前述第二電晶體元件串聯連接至該熔線元件以形成為選擇性地通過電流以熔斷該熔線元件；前述第二電晶體元件包括複數個並聯連接且對齊於平面圖中的第一方向的單元電晶體；前述複數個單元電晶體各自具有在平面圖中垂直於第一方向之第二方向延伸的閘極電極、源極區域、以及汲極區域；前述複數個源極區域以及前述複數個汲極區域的各者係以彼此之間存有空間的方式交錯排列；前述複數個閘極電極的各者係被設置在前述複數個源極區域以及前述複數個汲極區域之間；前述第一電晶體之第一閘極絕緣膜之第一膜材料 與前述複數個單元電晶體之各者的第二閘極絕緣膜之第二膜材料相同；前述第一電晶體之第一閘極絕緣膜之第一膜厚度與前述複數個單元電晶體之各者的第二閘極絕緣膜之第二膜厚度相同。
  2. 如申請專利範圍第1項所述之半導體裝置，復具備有：由前述複數個金屬配線層構成的複數個第一配線層，前述複數個第一配線層的各者係經由複數個第一通孔的各者而與前述複數個源極區域的各者電性連接，前述複數個第一配線層配置在平面圖中第一方向，並且延伸於平面圖中第二方向；由前述複數個金屬配線層構成的複數個第二配線層，前述複數個第二配線層的各者係經由複數個第二通孔的各者而與前述複數個第一配線層的各者電性連接，前述複數個第二配線層配置在平面圖中第一方向，並且延伸於平面圖中第二方向；由前述複數個金屬配線層構成的複數個第三配線層，前述複數個第三配線層的各者係經由複數個第三通孔的各者而與前述複數個汲極區域的各者電性連接，前述複數個第三配線層配置在平面圖中第一方向，並且延伸於平面圖中第二方向；由前述複數個金屬配線層構成的複數個第四配線層，前述複數個第四配線層的各者係經由複數個第四通孔的各者而與前述複數個第三配線層的各者電性連 接，前述複數個第四配線層配置在平面圖中第一方向，並且延伸於平面圖中第二方向；在平面圖中，前述複數個第二配線層的各者係與前述複數個第一配線層的各者重疊；在平面圖中，前述複數個第四配線層的各者係與前述複數個第三配線層的各者重疊。
  3. 如申請專利範圍第2項所述之半導體裝置，其中，前述複數個第一配線層及前述複數個第二配線層為最下層的配線層。
  4. 如申請專利範圍第1項之半導體裝置，進一步包括：第一墊，來自該半導體裝置之外側之第一電源電壓提供至該第一墊，該第一電源電壓提供至該內部電路；以及第二墊，來自該半導體裝置之外側之第二電源電壓提供至該第二墊，該第二電源電壓不同於該第一電源電壓，該第二電源電壓提供至該熔線元件之一個端子。
  5. 如申請專利範圍第4項之半導體裝置，其中，來自該半導體裝置之外側之第二電源電壓只提供至該第二墊，不會提供至其他的墊。
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