JP2002042482A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 微妙なヒューズ切断不良を確実に検出するこ
とが可能な半導体記憶装置を提供する。 【解決手段】 ヒューズ素子を介して接地ノードに向け
て電流が流れ込む経路に対して電源電位を与えるパッド
を他の回路に電源電位を与えるパッドと分離して独立に
設ける。ヒューズに流れる電流をテスタで測定すること
ができ、微小な電流も検出することが可能となり微妙な
切断不良を検出することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には欠陥メモリセルのアドレスを指
定して置換を行なうためのヒューズを備えた半導体記憶
装置に関する。

【０００２】

【従来の技術】半導体記憶装置の高集積化およびチップ
サイズの増大に伴い、正規のメモリセルに対して冗長な
メモリセルを設けて、正規のメモリセルに欠陥が生じた
ときに冗長なメモリセルに置換するヒューズを備える半
導体記憶装置が一般的になっている。

【０００３】図７は、従来の半導体記憶装置１０１のヒ
ューズに関する構成を説明するための概略図である。

【０００４】図７を参照して、半導体記憶装置１０１
は、メモリセルアレイやアドレスデコーダ等を含む内部
回路１０８と、内部回路からアドレスデコード信号ＡＤ
０〜ＡＤｎを受けアドレス比較を行ない設定されたアド
レスと一致した場合にはリペアイネーブル信号ＲＥを出
力し内部回路１０８に与える冗長アドレスプログラム回
路１０６と、冗長アドレスプログラム回路１０６および
内部回路１０８に対して電源電位Ｖｃｃを供給するため
のパッドＰＡＤとを含む。

【０００５】図８は、図７に示した冗長アドレスプログ
ラム回路１０６の構成を示した回路図である。

【０００６】図８を参照して、冗長アドレスプログラム
回路１０６は、パッドＰＡＤから与えられる電源電位Ｖ
ｃｃを受けるノードとノードＮ１２との間に接続される
抵抗１１６と、ノードＮ１２と接地ノードとの間に接続
されるヒューズ１２０と、ノードＮ１２が入力に接続さ
れるインバータ１２２と、インバータ１２２の出力をゲ
ートに受け電源ノードとノードＮ１２との間に接続され
るＰチャネルＭＯＳトランジスタ１１８と、インバータ
１２２の出力を入力に受けて反転しノードＮ１３に出力
するインバータ１２４とを含む。

【０００７】冗長アドレスプログラム回路１０６は、さ
らに、ノードＮ１１と電源ノードとの間に接続される抵
抗１１４と、ノードＮ１３の電位がＨレベルになったと
きにアドレスデコード信号ＡＤ０〜ＡＤｎをそれぞれ検
知するアドレス検知部１２６＃０〜１２６＃ｎと、アド
レス検知部１２６＃０〜１２６＃ｎの出力をそれぞれノ
ードＮ１１に伝達するためのヒューズ１２８＃０〜１２
８＃ｎと、ノードＮ１１の電位を受けて反転しリペアイ
ネーブル信号ＲＥを出力するインバータ１４０とを含
む。

【０００８】アドレス検知部１２６＃０〜１２６＃ｎの
各々は、ノードＮ１３の電位がＨレベルになったときに
活性化されて、対応するアドレスデコード信号がＨレベ
ルになったことを検知してＬレベルの出力信号を出力す
る。なお、アドレスデコード信号は、外部から与えられ
るアドレス信号がデコードされたものであり、アドレス
信号が外部から入力されるとＡＤ０〜ＡＤｎのいずれか
１つがＨレベルになる。

【０００９】アドレス検知部１２６＃０は、電源ノード
と接地ノードとの間に直列に接続されるＰチャネルＭＯ
Ｓトランジスタ１４２＃０，ＮチャネルＭＯＳトランジ
スタ１４４＃０，１４６＃０を含む。ＮチャネルＭＯＳ
トランジスタ１４６＃０のゲートはノードＮ１３に接続
される。ＮチャネルＭＯＳトランジスタ１４４＃０のゲ
ートおよびＰチャネルＭＯＳトランジスタ１４２＃０の
ゲートはともにアドレスデコード信号ＡＤ０を受ける。

【００１０】アドレス検知部１２６＃１は、電源ノード
と接地ノードとの間に直列に接続されるＰチャネルＭＯ
Ｓトランジスタ１４２＃１，ＮチャネルＭＯＳトランジ
スタ１４４＃１，１４６＃１を含む。ＮチャネルＭＯＳ
トランジスタ１４６＃１のゲートはノードＮ１３に接続
される。ＰチャネルＭＯＳトランジスタ１４２＃１のゲ
ートおよびＮチャネルＭＯＳトランジスタ１４４＃１の
ゲートはアドレスデコード信号ＡＤ１を受ける。

【００１１】アドレス検知部１２６＃ｎは、電源ノード
と接地ノードとの間に直列に接続されるＰチャネルＭＯ
Ｓトランジスタ１４２＃ｎ，ＮチャネルＭＯＳトランジ
スタ１４４＃ｎ，１４６＃ｎを含む。ＮチャネルＭＯＳ
トランジスタ１４６＃ｎのゲートはノードＮ１３に接続
される。ＰチャネルＭＯＳトランジスタ１４２＃ｎのゲ
ートおよびＮチャネルＭＯＳトランジスタ１４４＃ｎの
ゲートは、ともに、アドレスデコード信号ＡＤｎを受け
る。

【００１２】メモリセルに欠陥が発見され、不良メモリ
セルに対応するアドレスが入力されると、冗長アドレス
プログラム回路１０６は、リペアイネーブル信号ＲＥを
活性化させ、半導体記憶装置ではメモリセルの置換が行
なわれる。

【００１３】冗長メモリセルを使用する場合には、ヒュ
ーズ１２０が切断される。ヒューズ１２０の切断によっ
て、冗長メモリセルがいずれかの不良メモリセルに代え
て使用されることが示される。

【００１４】さらに、不良メモリセルのアドレスに対応
して、他のヒューズが切断される。たとえば不良メモリ
セルのアドレスが入力されると、アドレスデコード信号
ＡＤ０がＨレベルでアドレスデコード信号ＡＤ１〜ＡＤ
ｎがＬレベルになる場合は、ヒューズ１２８＃０はその
ままの接続状態とされ、ヒューズ１２８＃１〜１２８＃
ｎは切断される。すると、ノードＮ１３は、Ｈレベルに
固定され、アドレスデコード信号ＡＤ０がＨレベルにな
ると、ヒューズ１２８＃０を介してノードＮ１１の電位
はアドレス検知部１２６＃０によってＬレベルに引下げ
られる。応じてインバータ１４０の出力信号であるリペ
アイネーブル信号ＲＥはＨレベルに活性化される。

【００１５】

【発明が解決しようとする課題】このように、救済すべ
き不良メモリセルのアドレスに応じて冗長アドレスプロ
グラム回路に含まれる所定のヒューズを切断した場合
に、ヒューズが正常に切断されたか否かを確認する方法
について述べる。

【００１６】１つの方法は、そのチップの動作テストで
正常動作が示されるかを確認することである。すなわ
ち、不良メモリセルに相当するアドレス入力が行なわれ
た場合であっても、冗長メモリセルによるデータ保持が
行なわれ冗長メモリセルからデータの読出が行なわれる
ことにより正常動作することを確認する方法である。ま
た、他の方法としては、顕微鏡等によるヒューズ切断部
の目視観察が挙げられる。

【００１７】図９は、ヒューズの切断状態について説明
するための図である。図９を参照して、ヒューズ１７２
は、配線１７６と配線１７８との間に接続されている。
配線１７６とヒューズ１７２との間にはコンタクトホー
ル１８０が設けられ、配線１７８とヒューズ１７２との
間にはコンタクトホール１８２が設けられている。

【００１８】ヒューズは、一般的には、レーザ光線によ
って切断される場合や、大電流を流すことによって切断
される場合がある。このような場合、ヒューズ１７２に
微小な切れ残り部１７４が生ずる場合がある。先に示し
た２つの方法では、ヒューズの微小な切れ残りを検出す
ることは困難である。前者の方法すなわちすべてのアド
レス入力に対して正常なデータ授受が行なわれるかどう
かを確認する方法によって動作確認が行なわれ、一時的
には正常に切断されていると判断された場合であって
も、ヒューズの微小な切れ残りにより動作が不安定であ
ったり、信頼性上の問題が生ずる場合がある。また、切
断してはいけないヒューズが切れかけている場合も同様
な問題が発生する。

【００１９】本発明の目的は、このようなヒューズ切断
に関わる不具合をより確実に検出することが可能な半導
体記憶装置を提供することである。

【００２０】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、半導体基板の主表面上に形成され、外部か
らそれぞれ第１、第２の電源電位を与えるための第１、
第２のパッドと、第２のパッドから第２の電源電位を受
け、かつ、複数の正規メモリセルと冗長メモリセルとを
含む内部回路とを備え、内部回路は、複数の正規メモリ
セルのうちの使用予定メモリセルのアドレスに応じたデ
コード信号を出力し、置換指示信号の活性化に応じて使
用予定のメモリセルに代えて冗長メモリセルを用いてデ
ータ保持動作を行ない、予め設定された置換アドレスを
不揮発的に保持し、デコード信号を受け、デコード信号
が置換アドレスを示す場合に置換指示信号を活性化する
冗長アドレス設定回路をさらに備え、冗長アドレス設定
回路は、第１の内部ノードと第１の電源電位と異なる第
３の電源電位が与えられる第２の内部ノードとの間に接
続され、置換アドレスの設定に対応して選択的に切断さ
れる第１のヒューズと、外部から第１のパッドに流入す
る電流を測定することにより第１のヒューズが切断不充
分であることを検知するために、第１のパッドと第１の
内部ノードとの間に接続される電流供給手段とを含む。

【００２１】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、冗長アド
レス設定回路は、デコード信号に応じて第３の電源電位
を第２の内部ノードに与えるアドレス検知部と、第１の
内部ノードの電位に応じて置換指示信号を出力する出力
回路とをさらに含む。

【００２２】請求項３に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、半導体基
板を格納し保護するパッケージと、第１、第２のパッド
にそれぞれ電気的に接続され、パッケージ外部から電位
を印加するための第１、第２のリード端子とをさらに備
える。

【００２３】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成に加えて、第１のヒ
ューズは、第１のリード端子から所定の電流値を流し込
むことにより、切断することが可能である。

【００２４】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、電流供給
手段は、第１のパッドと第１の内部ノードとの間に接続
される抵抗を含む。

【００２５】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、電流供給
手段は、第１の内部ノードを第２の電源電位に結合する
抵抗と、第２のパッドの電位が所定の電位を超えたとき
に、第２のパッドと第２の内部ノードとを接続するスイ
ッチ手段とを含む。

【００２６】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、スイッチ
手段は、第１のパッドから第１の内部ノードに向かう向
きを順方向として、第１のパッドと第１の内部ノードと
の間に接続されるダイオード素子を含む。

【００２７】請求項８に記載の半導体記憶装置は、請求
項７に記載の半導体記憶装置の構成に加えて、スイッチ
手段は、第１のパッドの電位を入力に受けるインバータ
と、第１のパッドと第１の内部ノードとの間に接続さ
れ、インバータの出力をゲートに受けるＰチャネルＭＯ
Ｓトランジスタとを含む。

【００２８】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００２９】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置のヒューズに関する構成を示す
ための概略ブロック図である。

【００３０】図１を参照して、半導体記憶装置１は、メ
モリセルアレイおよびアドレスデコード回路が含まれる
内部回路８と、内部回路８からアドレスデコード信号Ａ
Ｄ０〜ＡＤｎを受け不良メモリセルに対応して予め設定
されたアドレスと比較を行ないリペアイネーブル信号Ｒ
Ｅを内部回路８に対して出力する冗長アドレスプログラ
ム回路６とを含む。

【００３１】半導体記憶装置１は、さらに、外部から所
定の電源電位を与えるパッドＰＡＤ１，ＰＡＤ２を含
む。パッドＰＡＤ１は冗長アドレスプログラム回路６に
接続される。また、パッドＰＡＤ２は内部回路８および
冗長アドレスプログラム回路６に接続される。

【００３２】図２は、図１に示した冗長アドレスプログ
ラム回路６の構成を示した回路図である。

【００３３】図２を参照して、冗長アドレスプログラム
回路６は、パッドＰＡＤ２から電源電位Ｖｃｃを受け
る。枠１２の内部は、ＰＡＤ２から冗長アドレスプログ
ラム回路６は電源電位Ｖｃｃを受けることを示す。

【００３４】冗長アドレスプログラム回路６は、パッド
ＰＡＤ１とノードＮ２との間に接続される抵抗１６と、
ノードＮ２と接地ノードとの間に接続されるヒューズ２
０と、ノードＮ２が入力に接続されるインバータ２２
と、インバータ２２の出力をゲートに受け電源ノードと
ノードＮ２との間に接続されるＰチャネルＭＯＳトラン
ジスタ１８と、インバータ２２の出力を入力に受けて反
転しノードＮ３に出力するインバータ２４とを含む。

【００３５】冗長アドレスプログラム回路６は、さら
に、パッドＰＡＤ１とノードＮ１との間に接続される抵
抗１４と、ノードＮ３の電位がＨレベルになったときに
アドレスデコード信号ＡＤ０〜ＡＤｎをそれぞれ検知す
るアドレス検知部２６＃０〜２６＃ｎと、アドレス検知
部２６＃０〜２６＃ｎの出力をそれぞれノードＮ１に伝
達するためのヒューズ２８＃０〜２８＃ｎと、ノードＮ
１の電位を受けて反転しリペアイネーブル信号ＲＥを出
力するインバータ４０とを含む。

【００３６】アドレス検知部２６＃０〜２６＃ｎの各々
は、ノードＮ３の電位がＨレベルになったときに活性化
されて、対応するアドレスデコード信号がＨレベルにな
ったことを検知してＬレベルの出力信号を出力する。

【００３７】アドレス検知部２６＃０は、電源ノードと
接地ノードとの間に直列に接続されるＰチャネルＭＯＳ
トランジスタ４２＃０，ＮチャネルＭＯＳトランジスタ
４４＃０，４６＃０を含む。ＮチャネルＭＯＳトランジ
スタ４６＃０のゲートはノードＮ１３に接続される。Ｎ
チャネルＭＯＳトランジスタ４４＃０のゲートおよびＰ
チャネルＭＯＳトランジスタ４２＃０のゲートはともに
アドレスデコード信号ＡＤ０を受ける。

【００３８】アドレス検知部２６＃１は、電源ノードと
接地ノードとの間に直列に接続されるＰチャネルＭＯＳ
トランジスタ４２＃１，ＮチャネルＭＯＳトランジスタ
４４＃１，４６＃１を含む。ＮチャネルＭＯＳトランジ
スタ４６＃１のゲートはノードＮ３に接続される。Ｐチ
ャネルＭＯＳトランジスタ４２＃１のゲートおよびＮチ
ャネルＭＯＳトランジスタ４４＃１のゲートはアドレス
デコード信号ＡＤ１を受ける。

【００３９】アドレス検知部２６＃ｎは、電源ノードと
接地ノードとの間に直列に接続されるＰチャネルＭＯＳ
トランジスタ４２＃ｎ，ＮチャネルＭＯＳトランジスタ
４４＃ｎ，４６＃ｎを含む。ＮチャネルＭＯＳトランジ
スタ４６＃ｎのゲートはノードＮ３に接続される。Ｐチ
ャネルＭＯＳトランジスタ４２＃ｎのゲートおよびＮチ
ャネルＭＯＳトランジスタ４４＃ｎのゲートは、とも
に、アドレスデコード信号ＡＤｎを受ける。

【００４０】メモリセルに欠陥が発見され、不良メモリ
セルに対応するアドレスが入力されると、冗長アドレス
プログラム回路６は、リペアイネーブル信号ＲＥを活性
化させ、半導体記憶装置ではメモリセルの置換が行なわ
れる。

【００４１】パッドＰＡＤ１，ＰＡＤ２は、半導体記憶
装置の半導体基板の主表面に設けられたパッドで、通常
動作ではパッドＰＡＤ１，ＰＡＤ２はともに電源電位Ｖ
ｃｃを受ける。パッドＰＡＤ１に流れ込む電流はテスト
装置が独立して測定することができるので、パッドＰＡ
Ｄ１は、ヒューズが切断されていることの確認を容易に
するという役割も有する。

【００４２】なお、アドレスデコード信号は、外部から
与えられるアドレス信号がデコードされたものである。
通常動作時には、アドレスデコード信号ＡＤ０〜ＡＤｎ
は、外部アドレス入力に応じてアドレスデコード信号の
１つがＨレベルに活性化され、他はＬレベルに非活性化
される。

【００４３】また、スタンバイ状態においては、アドレ
スデコード信号ＡＤ０〜ＡＤｎは、すべてがＬレベルに
非活性化される。この状態は、チップ内部でどのアドレ
スも選択されない状態である。リペアイネーブル信号Ｒ
Ｅが活性化されると、正規のメモリセルが選択される代
わりに冗長メモリセルが選択される。

【００４４】通常動作において、不良メモリセルが発見
されず、冗長メモリセルを使用しないで済む場合には、
特にヒューズを切断する必要はない。この場合には、ノ
ードＮ２の電位は高い抵抗値を有する抵抗１６とヒュー
ズ２０との抵抗分割で定まる。抵抗１６の抵抗値をヒュ
ーズ２０に対して十分に高い値とすることでノードＮ２
の電位を接地電位に近いＬレベルにすることができる。

【００４５】ここで、パッドＰＡＤ１には電源電位Ｖｃ
ｃが与えられており、このパッドＰＡＤ１から抵抗１６
とヒューズ２０を介して接地ノードに電流が流れる。こ
の電流は定常的に流れるが、電流値は高い抵抗値を有す
る抵抗１６により１マイクロアンペア以下の微小なもの
となる。ノードＮ２の電位がＬレベルになることに応じ
てＰチャネルＭＯＳトランジスタ１８は非導通状態とな
り、またノードＮ３の電位はＬレベルとなり、Ｎチャネ
ルＭＯＳトランジスタ４６＃０，４６＃１，４６＃ｎは
すべて非導通状態となる。

【００４６】すると、アドレス検知部２６＃０，２６＃
１，２６＃ｎは出力としてＬレベルを出力することはな
い。すなわち入力されるアドレスデコード信号がＬレベ
ルの場合は、アドレス検知部２６＃０，２６＃１，２６
＃ｎはＨレベルを出力し、アドレスデコード信号がＬレ
ベルの場合は、アドレス検知部２６＃０，２６＃１，２
６＃ｎはその出力が開放状態となる。したがって、ノー
ドＮ１の電位はいずれの場合でもＨレベルとなる。した
がってリペアイネーブル信号ＲＥはＬレベルとなるため
冗長メモリセルは非選択に設定される。

【００４７】一方、不良メモリセルが発見され、冗長メ
モリセルを使用する場合ヒューズが切断される。まず、
ヒューズ２０はいずれのアドレスを救済するかにかかわ
らず切断される。ヒューズ２０の切断によって、アドレ
ス検知部２６＃０〜２６＃ｎがアドレス検知可能な状態
となり、冗長メモリセルが使用可能となる。

【００４８】ヒューズ２８＃０〜２８＃ｎについては、
救済するアドレスに応じて１つのヒューズを残して他は
すべて切断する。たとえば、ヒューズ２８＃０を接続状
態に残し、たのヒューズ２８＃１〜２８＃ｎは切断する
場合について説明する。

【００４９】ノードＮ２はヒューズ２０が切断されてい
るためＨレベルとなる。応じてＰチャネルＭＯＳトラン
ジスタ１８が導通状態となり、ノードＮ３はＨレベルと
なる。すると、ＮチャネルＭＯＳトランジスタ４６＃０
〜４６＃ｎはすべて導通状態となる。アドレス検知部２
６＃０〜２６＃ｎの出力は、対応するアドレスデコード
信号ＡＤ０〜ＡＤｎの入力がＨレベルの場合はその出力
はＬレベルになる。一方、対応するアドレスデコード信
号ＡＤ０〜ＡＤｎの入力がＬレベルの場合はアドレス検
知部２６＃０〜２６＃ｎの出力はＨレベルとなる。ヒュ
ーズ２８＃１〜２８＃ｎが切断されると、アドレス検知
部２６＃１〜２６＃ｎとノードＮ１とは非接続状態であ
る。抵抗１４がヒューズおよびＭＯＳトランジスタより
十分に高い抵抗値を有するので、切断されていないヒュ
ーズ２８＃０を介してアドレス検知部２６＃０の出力電
位がノードＮ１に伝達される。外部から、救済するべき
不良メモリセルのアドレスが入力された場合に、アドレ
スデコード信号ＡＤ０がＨレベルとなり、それに応じて
ノードＮ１がＬレベルになる。したがって、リペアイネ
ーブル信号ＲＥはＨレベルとなり、このときに冗長メモ
リセルが選択される。

【００５０】外部から入力されるアドレスが設定された
救済アドレス以外のときには、アドレスデコード信号Ａ
Ｄ０はＬレベルで、リペアイネーブル信号ＲＥもＬレベ
ルとなり、冗長メモリセルは非選択状態となる。

【００５１】次に、ヒューズが正常に切断されたことを
確認する方法について説明する。ヒューズ２８＃０が接
続状態に残され、他のすべてのヒューズが切断された場
合について説明する。ヒューズ２０についての確認は、
外部アドレス入力によるか、またはスタンバイ状態にし
てアドレスデコード信号ＡＤ０をＬレベルにし、すべて
のアドレス検知部の出力をＨレベルとし、パッドＰＡＤ
１に電圧印加して流入する電流値を検出する。

【００５２】ヒューズが未切断のときは、前述のように
数マイクロアンペアの電流が流入する。ヒューズが完全
に切断されると電流値はゼロになる。ヒューズが不完全
に接続されると、数マイクロアンペアより小さい電流が
流れる。

【００５３】半導体記憶装置の動作確認試験は、通常
は、テスタと呼ばれる試験装置で行なわれる。テスタ
は、半導体記憶装置の端子に電圧を印加するとともにそ
の端子に流入する電流も測ることができる。

【００５４】従来のように、内部回路の電源用のパッド
と冗長プログラム回路のヒューズ用のパッドとを１つの
パッドで兼ねていた場合は、内部回路の消費電流に隠れ
てヒューズの未切断による微小電流は検出することがで
きなかった。実施の形態１では、ヒューズ用のパッドを
通常の電源用と分けることにより精度よく測定すること
ができる。

【００５５】このとき、検出した電流値が所定の規格値
をオーバした場合にはヒューズ２０の切断が異常である
と判断する。

【００５６】次にヒューズ２８＃１，２８＃ｎの切断に
ついて確認する場合を述べる。外部アドレス入力によ
り、アドレスデコード信号ＡＤ１〜ＡＤｎを順次Ｈレベ
ルにしてＨレベルの信号が入力されるアドレス検知部に
接続されているヒューズについて順次チェックを行な
う。

【００５７】ヒューズ２８＃１の場合には、アドレスデ
コード信号ＡＤ１がＨレベルでＮチャネルＭＯＳトラン
ジスタ４４＃１が導通状態となる。ヒューズ２０が正常
に切断されているときにはＮチャネルＭＯＳトランジス
タ４６＃１も導通状態になる。パッドＰＡＤ１に電圧印
加することによって、ノードＮ１からヒューズ２８＃
１、ＮチャネルＭＯＳトランジスタ４４＃１，４６＃１
を経由して接地ノードに流れ込む電流を検出することが
できる。

【００５８】このとき、検出した電流値が所定の規格値
を超えていた場合には、パッドＰＡＤ１から接地ノード
への抵抗１４、ヒューズ２８＃１、ＮチャネルＭＯＳト
ランジスタ４４＃１，４６＃１を経由する電流パスで過
大な電流が発生していると判断する。ヒューズ２８＃１
が正常に切断されていないことがわかる。

【００５９】ヒューズ２８＃１と同様な方法で他の切断
したヒューズについても順次チェックをすることができ
る。

【００６０】一方、誤ってヒューズ２８＃０が切れかけ
ていないかの確認は、外部アドレス入力によりアドレス
デコード信号ＡＤ０をＨレベルにし、パッドＰＡＤ１に
電圧を印加して電流を検出することによって行なう。

【００６１】このときに、検出した電流値が所定の規格
値よりも小さいときには、ヒューズ２８＃０が切れかけ
ていると判断する。正常なときには、パッドＰＡＤ１か
ら接地ノードへの抵抗１４、ヒューズ２８＃０、Ｎチャ
ネルＭＯＳトランジスタ４４＃０，４６＃０を経由する
電流パスで所定の規格値よりも大きい電流値が検出され
るはずである。

【００６２】なお、パッドＰＡＤ２の電位は、パッドＰ
ＡＤ１の電位と等しい値であるのが理想であり、これら
の電位差が大きいと、ＰチャネルＭＯＳトランジスタ４
２＃０〜４２＃ｎを介してパッドＰＡＤ１とパッドＰＡ
Ｄ２との間で電流が流れてしまう可能性がある。

【００６３】ヒューズ２０の切断確認の場合と同様、ヒ
ューズ２８＃１〜２８＃ｎの切断の確認の場合もパッド
を２つ設けたことにより未切断の検出が容易となる。

【００６４】すなわち、図８に示した従来の冗長アドレ
スプログラム回路の場合においては、パッドＰＡＤは１
つしかないため、冗長アドレスプログラム回路への電源
電位を供給するパッドは他の内部回路に用いられる電源
電位を供給するパッドと共用されている。したがって、
ヒューズ切断の検証を行なう場合に、パッドＰＡＤに電
圧印加して電流を検出する場合に、冗長アドレスプログ
ラム回路以外の内部回路において電流が流れていると、
その電流が大きいほど切断異常が生じて流れている微小
な電流が隠れてしまうので、切断異常の検出が極めて困
難となる。

【００６５】実施の形態１では、冗長アドレスプログラ
ム回路に流れる電流のみを検出するために専用のパッド
ＰＡＤ１を設けているので、従来よりもより確実かつ容
易にヒューズ切断の不具合を検出することが可能とな
る。

【００６６】図３は、パッケージに収められた形態の本
発明の半導体記憶装置を説明するための図である。

【００６７】図３では、説明のために、パッケージＰＫ
Ｇの４分の１部分がチップＣＨがむき出しになった状態
が模式的に示されている。パッドＰＡＤ１およびパッド
ＰＡＤ２はワイヤによりリードＬＥ１，ＬＥ２とそれぞ
れ接続されている。このように、チップが樹脂封止され
た後にもパッドに外部のリードＬＥ１，ＬＥ２から電源
電位を与えることができるので、外見では冗長回路を使
用しているかどうかがわからない場合であっても外部か
ら各ヒューズでの電流値を検出することができる。した
がって、冗長回路の使用の有無および冗長回路を使用し
た場合の設定された救済アドレスを容易に検知すること
ができる。

【００６８】また、電流印加で切断可能なヒューズを用
いれば、チップが樹脂封止された後であっても、不良メ
モリセルを冗長メモリセルに置換することも可能とな
る。

【００６９】［実施の形態２］図４は、実施の形態２の
半導体記憶装置７１の構成を示したブロック図である。

【００７０】図４を参照して、半導体記憶装置７１は、
メモリセルアレイおよびアドレスデコード回路が含まれ
る内部回路７８と、内部回路７８からアドレスデコード
信号ＡＤ０〜ＡＤｎを受け不良メモリセルに対応して予
め設定されたアドレスと比較を行ないリペアイネーブル
信号ＲＥを内部回路７８に対して出力する冗長アドレス
プログラム回路７６とを含む。

【００７１】半導体記憶装置７１は、さらに、外部から
所定の電源電位を与えるパッドＰＡＤ１，ＰＡＤ２を含
む。パッドＰＡＤ１は冗長アドレスプログラム回路７６
に接続される。また、パッドＰＡＤ２は内部回路７８お
よび冗長アドレスプログラム回路７６に接続される。

【００７２】図５は、図４における冗長アドレスプログ
ラム回路７６の構成を示した回路図である。

【００７３】図５を参照して、冗長アドレスプログラム
回路７６は、図２に示した冗長アドレスプログラム回路
６の構成において抵抗１４，１６に代えてパッドＰＡＤ
１とノードＮ１との間に接続されるダイオード素子８２
と、電源ノードとノードＮ１との間に接続される抵抗８
４と、パッドＰＡＤ１とノードＮ２との間に接続される
ダイオード素子８６と、電源ノードとノードＮ２との間
に接続される抵抗８８とを含む点が冗長アドレスプログ
ラム回路６の構成と異なる。

【００７４】ダイオード素子８２は、パッドＰＡＤ１か
らノードＮ１に向かう向きが順方向に配置される。ダイ
オード素子８６は、パッドＰＡＤ１からノードＮ２に向
かう向きが順方向に配置される。

【００７５】他の部分の構成は、冗長アドレスプログラ
ム回路６と同様であり説明は繰返さない。

【００７６】通常動作時には、パッドＰＡＤ１は接地電
位または開放状態のいずれかにされる。また異常切断が
生じたヒューズの検出を行なう場合には、パッドＰＡＤ
１に電源電位を与え、抵抗８４，８８を介さずにダイオ
ード素子８２，８６を介して電流検出を行なう。

【００７７】ダイオード素子８２，８６の導通時の抵抗
値を抵抗８４，８８よりも小さくしておけば、異常切断
ヒューズの検出においてヒューズの切れ残り状態が同程
度である場合に実施の形態１の場合よりも実施の形態２
の方が検出される電流値が大きい。したがって、さらに
微小なヒューズの切れ残りを検出することが容易にな
る。

【００７８】図６は、冗長アドレスプログラム回路７６
の変形例である冗長アドレスプログラム回路７６ａの構
成を示した回路図である。

【００７９】図６を参照して、冗長アドレスプログラム
回路７６ａは、図５に示した冗長アドレスプログラム回
路７６の構成において、ダイオード素子８２，８６に代
えてパッドＰＡＤ１が入力に接続されるインバータ９２
と、インバータ９２の出力をゲートに受けパッドＰＡＤ
１とノードＮ１との間に接続されるＰチャネルＭＯＳト
ランジスタ９４と、インバータ９２の出力をゲートに受
けパッドＰＡＤ１とノードＮ２との間に接続されるＰチ
ャネルＭＯＳトランジスタ９６とを含む点が冗長アドレ
スプログラム回路７６の構成と異なる。他の構成は冗長
アドレスプログラム回路７６と同様であり説明は繰返さ
ない。

【００８０】この場合、通常動作においては、パッドＰ
ＡＤ１は接地電位に設定され、インバータ９２を介して
ノードＮ４がＨレベルとなる。応じてＰチャネルＭＯＳ
トランジスタ９４，９６が非導通状態となる。

【００８１】一方、ヒューズ切断の異常を検出するとき
には、パッドＰＡＤ１に電源電位を印加することによ
り、インバータ９２を介してノードＮ４がＬレベルとな
るので、ＰチャネルＭＯＳトランジスタ９４，９６は導
通状態となる。したがってＰチャネルＭＯＳトランジス
タ９４，９６を介して電流検出を行なうことが可能とな
る。なお、ＰチャネルＭＯＳトランジスタ９４，９６の
導通時の抵抗は、抵抗８４，８８の抵抗値よりも小さい
ものとする。

【００８２】このような構成としてもパッドＰＡＤ１に
よって異常電流を直接検出することができるため、微妙
な切断不良を確実に検出することが可能となる。また、
通常動作時には、ＰＡＤ２からの単一電源で動作させる
ことができる。

【００８３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８４】

【発明の効果】請求項１〜２に記載の半導体記憶装置
は、パッドを介して微小電流を検出可能であり冗長置換
用のアドレス設定に用いるヒューズの切断が不完全であ
る場合に検出することができる。

【００８５】請求項３に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、外
部からチップを目視することができない樹脂封止後にお
いてもリード端子を介して冗長使用の有無および設定ア
ドレスを知ることができる。

【００８６】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の奏する効果に加えて、樹
脂封止後においてもリード端子を介して冗長アドレスの
設定を行なうことができる。

【００８７】請求項５に記載の半導体記憶装置は、パッ
ドを介して微小電流を検出可能であり、冗長置換用のア
ドレス設定に用いるヒューズの切断が不完全である場合
に検出することができる。

【００８８】請求項６〜８に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、通常動作時には電源電位を与える端子の数を減らす
ことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置のヒ
ューズに関する構成を示すための概略ブロック図であ
る。

【図２】 図１に示した冗長アドレスプログラム回路６
の構成を示した回路図である。

【図３】 パッケージに収められた形態の本発明の半導
体記憶装置を説明するための図である。

【図４】 実施の形態２の半導体記憶装置７１の構成を
示したブロック図である。

【図５】 図４における冗長アドレスプログラム回路７
６の構成を示した回路図である。

【図６】 冗長アドレスプログラム回路７６の変形例で
ある冗長アドレスプログラム回路７６ａの構成を示した
回路図である。

【図７】 従来の半導体記憶装置１０１のヒューズに関
する構成を説明するための概略図である。

【図８】 図７に示した冗長アドレスプログラム回路１
０６の構成を示した回路図である。

【図９】 ヒューズの切断状態について説明するための
図である。

【符号の説明】

１，７１ 半導体記憶装置、６，７６，７６ａ 冗長ア
ドレスプログラム回路、８，７８ 内部回路、１４，１
６ 抵抗、１８，４２，４４，４６ トランジスタ、２
０，２８ ヒューズ、２２，２４，４０，９２ インバ
ータ、２６ アドレス検知部、８２，８６ ダイオード
素子、８４，８８ 抵抗、９４，９６トランジスタ、Ｃ
Ｈ チップ、ＬＥ１，ＬＥ２ リード、ＰＡＤ１，ＰＡ
Ｄ２パッド、ＰＫＧ パッケージ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 前記半導体基板の主表面上に形成され、
   外部からそれぞれ第１、第２の電源電位を与えるための
   第１、第２のパッドと、 前記第２のパッドから前記第２の電源電位を受け、か
   つ、複数の正規メモリセルと冗長メモリセルとを含む内
   部回路とを備え、 前記内部回路は、前記複数の正規メモリセルのうちの使
   用予定メモリセルのアドレスに応じたデコード信号を出
   力し、置換指示信号の活性化に応じて前記使用予定のメ
   モリセルに代えて前記冗長メモリセルを用いてデータ保
   持動作を行ない、 予め設定された置換アドレスを不揮発的に保持し、前記
   デコード信号を受け、前記デコード信号が前記置換アド
   レスを示す場合に前記置換指示信号を活性化する冗長ア
   ドレス設定回路をさらに備え、 前記冗長アドレス設定回路は、 第１の内部ノードと前記第１の電源電位と異なる第３の
   電源電位が与えられる第２の内部ノードとの間に接続さ
   れ、前記置換アドレスの設定に対応して選択的に切断さ
   れる第１のヒューズと、 外部から前記第１のパッドに流入する電流を測定するこ
   とにより前記第１のヒューズが切断不充分であることを
   検知するために、前記第１のパッドと前記第１の内部ノ
   ードとの間に接続される電流供給手段とを含む、半導体
   記憶装置。
2. 【請求項２】 前記冗長アドレス設定回路は、 前記デコード信号に応じて前記第３の電源電位を前記第
   ２の内部ノードに与えるアドレス検知部と、 前記第１の内部ノードの電位に応じて前記置換指示信号
   を出力する出力回路とをさらに含む、請求項１に記載の
   半導体記憶装置。
3. 【請求項３】 前記半導体基板を格納し保護するパッケ
   ージと、 前記第１、第２のパッドにそれぞれ電気的に接続され、
   前記パッケージ外部から電位を印加するための第１、第
   ２のリード端子とをさらに備える、請求項１に記載の半
   導体記憶装置。
4. 【請求項４】 前記第１のヒューズは、前記第１のリー
   ド端子から所定の電流値を流し込むことにより、切断す
   ることが可能である、請求項３に記載の半導体記憶装
   置。
5. 【請求項５】 前記電流供給手段は、 前記第１のパッドと前記第１の内部ノードとの間に接続
   される抵抗を含む、請求項１に記載の半導体記憶装置。
6. 【請求項６】 前記電流供給手段は、 前記第１の内部ノードを前記第２の電源電位に結合する
   抵抗と、 前記第２のパッドの電位が所定の電位を超えたときに、
   前記第２のパッドと前記第２の内部ノードとを接続する
   スイッチ手段とを含む、請求項１に記載の半導体記憶装
   置。
7. 【請求項７】 前記スイッチ手段は、 前記第１のパッドから前記第１の内部ノードに向かう向
   きを順方向として、前記第１のパッドと前記第１の内部
   ノードとの間に接続されるダイオード素子を含む、請求
   項６に記載の半導体記憶装置。
8. 【請求項８】 前記スイッチ手段は、 前記第１のパッドの電位を入力に受けるインバータと、 前記第１のパッドと前記第１の内部ノードとの間に接続
   され、前記インバータの出力をゲートに受けるＰチャネ
   ルＭＯＳトランジスタとを含む、請求項７に記載の半導
   体記憶装置。