JPH06295594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06295594A JPH06295594A JP5107302A JP10730293A JPH06295594A JP H06295594 A JPH06295594 A JP H06295594A JP 5107302 A JP5107302 A JP 5107302A JP 10730293 A JP10730293 A JP 10730293A JP H06295594 A JPH06295594 A JP H06295594A
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- JP
- Japan
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- memory cell
- cell array
- normal memory
- redundant
- normal
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 テスト時にその場で不良メモリセルアレーを
救済可能とする。 【構成】 通常は動作電圧が供給される電源端子１３、
２０と接地との間にアンチフューズ１７、２４とトラン
ジスタ１６、２３とを設ける。また、救済処理毎にその
出力信号をシフトするレジスタ７を設け、その出力信号
を制御端子に入力するトランジスタ２２を、トランジス
タ２３と電源端子との間に設ける。トランジスタ１６、
２３の制御端子にはアドレス選択手段５からの信号を入
力する。また、電源端子は、救済処理時に高電圧が供給
される。救済処理時には不良アドレス情報によりトラン
ジスタ１６、２３がオン状態となり、フューズ１７を導
通して不良メモリセルアレー１を不活性化し、レジスタ
より信号が出力されているトランジスタ２２に接続され
たアンチフューズ１７を導通して、冗長メモリセルアレ
ー２を活性化する。 【効果】 救済処理時の冗長メモリセルアレーの選択に
関する手間が省け、作動効率が向上する。
救済可能とする。 【構成】 通常は動作電圧が供給される電源端子１３、
２０と接地との間にアンチフューズ１７、２４とトラン
ジスタ１６、２３とを設ける。また、救済処理毎にその
出力信号をシフトするレジスタ７を設け、その出力信号
を制御端子に入力するトランジスタ２２を、トランジス
タ２３と電源端子との間に設ける。トランジスタ１６、
２３の制御端子にはアドレス選択手段５からの信号を入
力する。また、電源端子は、救済処理時に高電圧が供給
される。救済処理時には不良アドレス情報によりトラン
ジスタ１６、２３がオン状態となり、フューズ１７を導
通して不良メモリセルアレー１を不活性化し、レジスタ
より信号が出力されているトランジスタ２２に接続され
たアンチフューズ１７を導通して、冗長メモリセルアレ
ー２を活性化する。 【効果】 救済処理時の冗長メモリセルアレーの選択に
関する手間が省け、作動効率が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、メモリセルアレーの欠陥を修復できるように
予備のメモリセルアレーを有する半導体記憶装置に関す
る。
し、特に、メモリセルアレーの欠陥を修復できるように
予備のメモリセルアレーを有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】例えば、半導体記憶装置では、製造プロ
セスの過程で結晶欠陥が生じることがあり、結晶欠陥に
よる不良ビットを救済のために正規メモリセルアレーの
他に冗長メモリセルアレーを用意することが一般的に行
われている。
セスの過程で結晶欠陥が生じることがあり、結晶欠陥に
よる不良ビットを救済のために正規メモリセルアレーの
他に冗長メモリセルアレーを用意することが一般的に行
われている。
【０００３】図４に、通常の半導体記憶装置で使用され
る不良ビット救済のための回路システムを概略的に示
す。この図に示される１（１1〜１m）及び２（２1〜
２n）は複数のメモリセルから構成されたメモリセルア
レーであって、この場合、１は正規メモリセルアレー、
２は冗長メモリセルアレーである。これらのメモリセル
アレーは、各入力ライン１０（１０1〜１０m）及び１９
（１９1〜１９n）がロー（Ｌ）レベル、即ち接地電位レ
ベルの時に活性化されるものであり、活性化されたメモ
リセルアレーにデータライン８の信号状態が書き込み／
読み出される。そして、各トランジスタ１２（１２1〜
１２m）及び２１（２１1〜２１n）によって、各メモリ
セルアレー１、２がプリチャージされている。アドレス
情報を発生させるアドレス選択手段５（５1〜５m）から
のアドレス選択信号が各トランジスタ３１（３１1〜３
１m）に入力されると共に、各トランジスタ３２｛（３
２1、1、３２1、m）〜（３２n、1〜３２n、m）｝へも入力さ
れる。そして、各トランジスタ１２と３１との間にはそ
れぞれレーザーフューズ３４（３４1〜３４m）が接続さ
れている。同様に各トランジスタ２１と３２との間にも
レーザーフューズ３５｛（３５1、1、３５1、m）〜（３５
n、1〜３５n、m）｝が接続されている。
る不良ビット救済のための回路システムを概略的に示
す。この図に示される１（１1〜１m）及び２（２1〜
２n）は複数のメモリセルから構成されたメモリセルア
レーであって、この場合、１は正規メモリセルアレー、
２は冗長メモリセルアレーである。これらのメモリセル
アレーは、各入力ライン１０（１０1〜１０m）及び１９
（１９1〜１９n）がロー（Ｌ）レベル、即ち接地電位レ
ベルの時に活性化されるものであり、活性化されたメモ
リセルアレーにデータライン８の信号状態が書き込み／
読み出される。そして、各トランジスタ１２（１２1〜
１２m）及び２１（２１1〜２１n）によって、各メモリ
セルアレー１、２がプリチャージされている。アドレス
情報を発生させるアドレス選択手段５（５1〜５m）から
のアドレス選択信号が各トランジスタ３１（３１1〜３
１m）に入力されると共に、各トランジスタ３２｛（３
２1、1、３２1、m）〜（３２n、1〜３２n、m）｝へも入力さ
れる。そして、各トランジスタ１２と３１との間にはそ
れぞれレーザーフューズ３４（３４1〜３４m）が接続さ
れている。同様に各トランジスタ２１と３２との間にも
レーザーフューズ３５｛（３５1、1、３５1、m）〜（３５
n、1〜３５n、m）｝が接続されている。
【０００４】上記のように構成された半導体記憶装置は
出荷前に不良メモリセルが存在するか否かをテストす
る。このテストには種々な方法が用いられるが、一般的
には、各正規メモリセルアレー１に対して所定のテスト
データの書き込み／読み出しを行い、書き込まれたテス
トデータが正確に読み出されたか否かをメモリテスタ等
を用いてテストする。このテストにより、正規メモリセ
ルアレー１内に不良ビットが検出された場合には、その
不良が検出されたアドレス情報に基づいて、レザーリペ
ア装置なるものを用いて、不良が発生している正規メモ
リアレー１に接続されたレーザーフューズ３４をレーザ
ーカットし、更に冗長メモリセルアレー１に接続された
レーザーフューズ３５のいずれか１つをレーザーカット
する。例えば、正規メモリセルアレー１1に不良が発生
していると検出された場合には、先ずレーザーフューズ
３１1をレーザーカットし、次に複数ある冗長メモリセ
ルアレー２のいずれかを任意に選択して、例えば冗長メ
モリセルアレー２nを選択した場合にはレーザーフュー
ズ３５n、1をレーザーカットすることで、冗長メモリセ
ルアレー２nを正規メモリセルアレー１1の代用として用
いるようにされている。
出荷前に不良メモリセルが存在するか否かをテストす
る。このテストには種々な方法が用いられるが、一般的
には、各正規メモリセルアレー１に対して所定のテスト
データの書き込み／読み出しを行い、書き込まれたテス
トデータが正確に読み出されたか否かをメモリテスタ等
を用いてテストする。このテストにより、正規メモリセ
ルアレー１内に不良ビットが検出された場合には、その
不良が検出されたアドレス情報に基づいて、レザーリペ
ア装置なるものを用いて、不良が発生している正規メモ
リアレー１に接続されたレーザーフューズ３４をレーザ
ーカットし、更に冗長メモリセルアレー１に接続された
レーザーフューズ３５のいずれか１つをレーザーカット
する。例えば、正規メモリセルアレー１1に不良が発生
していると検出された場合には、先ずレーザーフューズ
３１1をレーザーカットし、次に複数ある冗長メモリセ
ルアレー２のいずれかを任意に選択して、例えば冗長メ
モリセルアレー２nを選択した場合にはレーザーフュー
ズ３５n、1をレーザーカットすることで、冗長メモリセ
ルアレー２nを正規メモリセルアレー１1の代用として用
いるようにされている。
【０００５】
【発明が解決しようとする課題】しかしながら、不良メ
モリセルアレー１の救済措置として、レーザーリペア装
置を用いることは、テスト時とは違うステップが行われ
ることから、装置の変更を余儀なくされる関係上、テス
ト時にその場で救済処置を施すことは困難である。ま
た、テストにより発見された不良メモリセルアレー１に
接続されたフューズ３１を切断し、更に複数の冗長メモ
リアレー２のいずれかを選択し、その選択された冗長メ
モリアレー２に接続されたフューズ３５の中から、不良
メモリセルアレー１が接続されているアドレス設定手段
５に接続されているトランジスタ３２に接続されたフュ
ーズを切断することで救済処理が施されることから、そ
れらのフューズのレイアウト情報を予めレーザーリペア
装置に入力しなければならないため、作業が煩雑となり
易かった。そして、デバイスのレイアウト情報はメモリ
容量等によって異なるものであって、例えば、１Ｍのメ
モリと４Ｍのメモリとではそのレイアウトは大きく異な
ることから、デバイス毎にレーザーリペア装置に入力す
るレイアウト情報を変更しなければならず、これもまた
煩雑なことである。特に、救済処理時にどの冗長メモリ
セルアレーを選択するかという点に於いては、現状では
人為的な判断或いはその判断のためのアルゴリズムをリ
ペア装置にプログラムしなければならず、いずれに於い
ても作業効率の悪化を招く要因となり易かった。
モリセルアレー１の救済措置として、レーザーリペア装
置を用いることは、テスト時とは違うステップが行われ
ることから、装置の変更を余儀なくされる関係上、テス
ト時にその場で救済処置を施すことは困難である。ま
た、テストにより発見された不良メモリセルアレー１に
接続されたフューズ３１を切断し、更に複数の冗長メモ
リアレー２のいずれかを選択し、その選択された冗長メ
モリアレー２に接続されたフューズ３５の中から、不良
メモリセルアレー１が接続されているアドレス設定手段
５に接続されているトランジスタ３２に接続されたフュ
ーズを切断することで救済処理が施されることから、そ
れらのフューズのレイアウト情報を予めレーザーリペア
装置に入力しなければならないため、作業が煩雑となり
易かった。そして、デバイスのレイアウト情報はメモリ
容量等によって異なるものであって、例えば、１Ｍのメ
モリと４Ｍのメモリとではそのレイアウトは大きく異な
ることから、デバイス毎にレーザーリペア装置に入力す
るレイアウト情報を変更しなければならず、これもまた
煩雑なことである。特に、救済処理時にどの冗長メモリ
セルアレーを選択するかという点に於いては、現状では
人為的な判断或いはその判断のためのアルゴリズムをリ
ペア装置にプログラムしなければならず、いずれに於い
ても作業効率の悪化を招く要因となり易かった。
【０００６】このような従来技術の問題点に鑑み、本発
明の主な目的は、不良メモリアレーの救済処理を簡単か
つ迅速に行うことができ得る半導体記憶装置を提供する
ことにある。
明の主な目的は、不良メモリアレーの救済処理を簡単か
つ迅速に行うことができ得る半導体記憶装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】このような目的は、本発
明によれば、複数のメモリセルから構成される複数の正
規メモリセルアレーと、前記各正規メモリセルアレーの
予備として設けられた複数の冗長メモリセルアレーと、
前記各正規メモリセルアレーにアドレス情報を選択的に
与えるアドレス選択手段よりのアドレス情報に応じて前
記各正規メモリセルアレーを活性化するための該正規メ
モリセルアレー毎に設けられた正規メモリセルアレー活
性化手段と、前記各正規メモリセルアレー活性化手段の
作動を禁止するための該正規メモリセルアレー活性化手
段毎に設けられた正規メモリセルアレー活性化禁止手段
と、前記アドレス情報による前記各冗長メモリセルアレ
ーの活性化を禁止するための該冗長メモリセルアレー毎
に設けられた冗長メモリセルアレー活性化禁止手段と、
前記各冗長メモリセルアレー活性化禁止手段のいずれか
１つを選択するための冗長メモリセルアレー選択手段と
を有し、前記正規メモリセルアレーが不良であった場合
には、外部より加えられる信号により、前記アドレス情
報が与えられた前記正規メモリセルアレー活性化手段に
設けられた前記正規メモリセルアレー活性化禁止手段を
動作させ、前記冗長メモリセルアレー選択手段により選
択され、かつ当該アドレス情報が与えられた前記冗長メ
モリセルアレー活性化禁止手段を解除することを特徴と
する半導体記憶装置を提供することにより達成される。
更に、前記両禁止手段が、前記アドレス情報に応じてオ
ン・オフするスイッチング素子と、該スイッチング素子
により電圧供給がなされ、かつ両端に高電圧を印加する
ことにより永久的に導通状態となるアンチフューズとを
有すればなお良い。
明によれば、複数のメモリセルから構成される複数の正
規メモリセルアレーと、前記各正規メモリセルアレーの
予備として設けられた複数の冗長メモリセルアレーと、
前記各正規メモリセルアレーにアドレス情報を選択的に
与えるアドレス選択手段よりのアドレス情報に応じて前
記各正規メモリセルアレーを活性化するための該正規メ
モリセルアレー毎に設けられた正規メモリセルアレー活
性化手段と、前記各正規メモリセルアレー活性化手段の
作動を禁止するための該正規メモリセルアレー活性化手
段毎に設けられた正規メモリセルアレー活性化禁止手段
と、前記アドレス情報による前記各冗長メモリセルアレ
ーの活性化を禁止するための該冗長メモリセルアレー毎
に設けられた冗長メモリセルアレー活性化禁止手段と、
前記各冗長メモリセルアレー活性化禁止手段のいずれか
１つを選択するための冗長メモリセルアレー選択手段と
を有し、前記正規メモリセルアレーが不良であった場合
には、外部より加えられる信号により、前記アドレス情
報が与えられた前記正規メモリセルアレー活性化手段に
設けられた前記正規メモリセルアレー活性化禁止手段を
動作させ、前記冗長メモリセルアレー選択手段により選
択され、かつ当該アドレス情報が与えられた前記冗長メ
モリセルアレー活性化禁止手段を解除することを特徴と
する半導体記憶装置を提供することにより達成される。
更に、前記両禁止手段が、前記アドレス情報に応じてオ
ン・オフするスイッチング素子と、該スイッチング素子
により電圧供給がなされ、かつ両端に高電圧を印加する
ことにより永久的に導通状態となるアンチフューズとを
有すればなお良い。
【０００８】
【作用】このようにすれば、通常は正規メモリセルアレ
ー活性化手段がアドレス情報に応じて正規メモリセルア
レーを活性化し、また冗長メモリセルアレー活性化禁止
手段が当該アドレス情報による冗長メモリセルアレーの
活性化を禁止しているので、アドレス指定された正規メ
モリセルアレーにのみ活性化されることとなる。この正
規メモリセルアレーに不良が発生していた場合には、ア
ドレス情報が与えられた正規メモリセルアレー活性化手
段に設けられた禁止手段及び、当該アドレス情報が与え
られた複数の冗長メモリセルアレー活性化禁止手段に、
所定の外部信号を与えることで、前者が動作されて正規
メモリセルアレーの活性化を禁止すると共に、該複数の
冗長メモリセルアレーの中から冗長メモリアレー選択手
段により選択された冗長メモリセルアレーに設けられた
冗長メモリセルアレー活性化禁止手段を解除することか
ら、前記とは逆に正規メモリセルアレーはアドレス情報
には関係なく常に不活性化され、代わって当該冗長メモ
リセルアレーがアドレス情報に応じて活性化される。詳
しくは、正規メモリセルアレー選択的活性化禁止手段と
冗長メモリセルアレー活性化禁止手段とに設けられた各
スイッチ手段が、同一のアドレス情報に応じてオン・オ
フすることから、不良発生時にはアドレス指定されたス
イッチ手段がオン状態となり、当該スイッチ手段に接続
されたアンチフューズの両端に高電圧が印加するように
外部信号が与えられることから、アンチフューズを導通
することができる。よって、一方では正規メモリセルア
レー選択的活性化手段の動作を禁止することができ、他
方ではアドレス情報に応じて冗長メモリセルアレーを活
性化することができるため、不良が発生している正規メ
モリセルアレーに代わって冗長メモリセルアレーが活性
化される。
ー活性化手段がアドレス情報に応じて正規メモリセルア
レーを活性化し、また冗長メモリセルアレー活性化禁止
手段が当該アドレス情報による冗長メモリセルアレーの
活性化を禁止しているので、アドレス指定された正規メ
モリセルアレーにのみ活性化されることとなる。この正
規メモリセルアレーに不良が発生していた場合には、ア
ドレス情報が与えられた正規メモリセルアレー活性化手
段に設けられた禁止手段及び、当該アドレス情報が与え
られた複数の冗長メモリセルアレー活性化禁止手段に、
所定の外部信号を与えることで、前者が動作されて正規
メモリセルアレーの活性化を禁止すると共に、該複数の
冗長メモリセルアレーの中から冗長メモリアレー選択手
段により選択された冗長メモリセルアレーに設けられた
冗長メモリセルアレー活性化禁止手段を解除することか
ら、前記とは逆に正規メモリセルアレーはアドレス情報
には関係なく常に不活性化され、代わって当該冗長メモ
リセルアレーがアドレス情報に応じて活性化される。詳
しくは、正規メモリセルアレー選択的活性化禁止手段と
冗長メモリセルアレー活性化禁止手段とに設けられた各
スイッチ手段が、同一のアドレス情報に応じてオン・オ
フすることから、不良発生時にはアドレス指定されたス
イッチ手段がオン状態となり、当該スイッチ手段に接続
されたアンチフューズの両端に高電圧が印加するように
外部信号が与えられることから、アンチフューズを導通
することができる。よって、一方では正規メモリセルア
レー選択的活性化手段の動作を禁止することができ、他
方ではアドレス情報に応じて冗長メモリセルアレーを活
性化することができるため、不良が発生している正規メ
モリセルアレーに代わって冗長メモリセルアレーが活性
化される。
【０００９】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【００１０】図１は、本発明が適用された半導体記憶装
置の要部の概略を示すブロック図である。複数のメモリ
セルから構成される複数のメモリセルアレーのうち１
（１1〜１m）はアドレス情報に応じて選択的に活性化さ
れる正規メモリセルアレーであって、これら正規メモリ
セルアレー１の冗長手段として、複数の冗長メモリセル
アレー２（２1〜２n）が設けられている。正規メモリセ
ルアレー１には、アドレス情報によりこれらアレー１を
選択的に活性化するための正規メモリセルアレー活性化
手段３（３1〜３m）がそれぞれが接続されいると共に、
これら正規メモリセルアレー活性化手段３の作動を禁止
するための正規メモリセルアレー活性化禁止手段４（４
1〜４m）がそれぞれ接続されている。そして、アドレス
選択手段５（５1〜５m）からのアドレス選択信号、例え
ば５1から信号が出力された場合には、正規メモリセル
アレー１1のみが活性化するようになっている。
置の要部の概略を示すブロック図である。複数のメモリ
セルから構成される複数のメモリセルアレーのうち１
（１1〜１m）はアドレス情報に応じて選択的に活性化さ
れる正規メモリセルアレーであって、これら正規メモリ
セルアレー１の冗長手段として、複数の冗長メモリセル
アレー２（２1〜２n）が設けられている。正規メモリセ
ルアレー１には、アドレス情報によりこれらアレー１を
選択的に活性化するための正規メモリセルアレー活性化
手段３（３1〜３m）がそれぞれが接続されいると共に、
これら正規メモリセルアレー活性化手段３の作動を禁止
するための正規メモリセルアレー活性化禁止手段４（４
1〜４m）がそれぞれ接続されている。そして、アドレス
選択手段５（５1〜５m）からのアドレス選択信号、例え
ば５1から信号が出力された場合には、正規メモリセル
アレー１1のみが活性化するようになっている。
【００１１】冗長メモリセルアレー２には、アドレス情
報によるこれらアレー２の活性化を禁止するための冗長
メモリセルアレー活性化禁止手段６（６1〜６n）がそれ
ぞれ接続されている。これら冗長メモリセルアレー活性
化禁止手段６には、前記アドレス選択手段５がそれぞれ
接続されていると共に、冗長メモリアレー選択手段７が
それぞれ接続されている。そして、これら全てのメモリ
セルアレー１、２にはデータライン８が共通に接続され
ている。また、各正規メモリセルアレー活性化禁止手段
４及び冗長メモリセルアレー活性化禁止手段６には、そ
れらの動作状態を変化させるための信号９が外部より入
力されるようになっている。
報によるこれらアレー２の活性化を禁止するための冗長
メモリセルアレー活性化禁止手段６（６1〜６n）がそれ
ぞれ接続されている。これら冗長メモリセルアレー活性
化禁止手段６には、前記アドレス選択手段５がそれぞれ
接続されていると共に、冗長メモリアレー選択手段７が
それぞれ接続されている。そして、これら全てのメモリ
セルアレー１、２にはデータライン８が共通に接続され
ている。また、各正規メモリセルアレー活性化禁止手段
４及び冗長メモリセルアレー活性化禁止手段６には、そ
れらの動作状態を変化させるための信号９が外部より入
力されるようになっている。
【００１２】次に、図２は前述したブロック構成をその
一部を半導体素子に置き換えて部分的に示す図である。
正規メモリセルアレー１、及びそれに接続された３、４
で構成されるブロックは、全ての正規メモリセルアレー
毎のブロックと同様の構成をとることから、ここでは正
規メモリセルアレー１1のブロックについてのみ説明
し、その他の正規メモリセルアレー毎のブロックについ
ては、その説明を省略する。同様に、冗長メモリセルア
レー２、及びそれに接続された６で構成されるブロック
は、全ての冗長メモリセルアレー毎のブロックと同様の
構成をとることから、ここでは冗長正規メモリセルアレ
ー２nのブロックについてのみ説明し、その他の冗長メ
モリセルアレー毎のブロックについては、その説明を省
略する。
一部を半導体素子に置き換えて部分的に示す図である。
正規メモリセルアレー１、及びそれに接続された３、４
で構成されるブロックは、全ての正規メモリセルアレー
毎のブロックと同様の構成をとることから、ここでは正
規メモリセルアレー１1のブロックについてのみ説明
し、その他の正規メモリセルアレー毎のブロックについ
ては、その説明を省略する。同様に、冗長メモリセルア
レー２、及びそれに接続された６で構成されるブロック
は、全ての冗長メモリセルアレー毎のブロックと同様の
構成をとることから、ここでは冗長正規メモリセルアレ
ー２nのブロックについてのみ説明し、その他の冗長メ
モリセルアレー毎のブロックについては、その説明を省
略する。
【００１３】複数の正規メモリセルアレー１の１つであ
る正規メモリセルアレー１1は、その入力ライン１０
1（ワードライン、コラムライン等）がロー（Ｌ）レベ
ルとなることで活性化されるものであり、通常はインバ
ータ１１1及びプリチャージ用トランジスタ１２1を介し
て電源端子１３1に供給されている電源電位レベル（Ｈ
レベル）に維持されて不活性化されている。アドレス選
択手段５1からのアドレス情報に応じて、この正規メモ
リセルアレー１1を活性化するべく該手段５1の出力に
は、インバータ１４1を介してトランジスタ１５1のゲー
トが接続されている。よって、正規メモリセルアレー１
1がアドレス指定された場合には、アドレス選択手段５1
の出力がハイ（Ｈ）レベルとなり、オン状態であったト
ランジスタ１５1がオフ状態となって、そのドレイン側
を高インピーダンス状態とする。したがって、インバー
タ１１1を介して正規メモリセルアレー１1の入力ライン
１０1がＬレベルとなることから、該アレー１1が活性化
される。
る正規メモリセルアレー１1は、その入力ライン１０
1（ワードライン、コラムライン等）がロー（Ｌ）レベ
ルとなることで活性化されるものであり、通常はインバ
ータ１１1及びプリチャージ用トランジスタ１２1を介し
て電源端子１３1に供給されている電源電位レベル（Ｈ
レベル）に維持されて不活性化されている。アドレス選
択手段５1からのアドレス情報に応じて、この正規メモ
リセルアレー１1を活性化するべく該手段５1の出力に
は、インバータ１４1を介してトランジスタ１５1のゲー
トが接続されている。よって、正規メモリセルアレー１
1がアドレス指定された場合には、アドレス選択手段５1
の出力がハイ（Ｈ）レベルとなり、オン状態であったト
ランジスタ１５1がオフ状態となって、そのドレイン側
を高インピーダンス状態とする。したがって、インバー
タ１１1を介して正規メモリセルアレー１1の入力ライン
１０1がＬレベルとなることから、該アレー１1が活性化
される。
【００１４】また、トランジスタ１５1には、前記アド
レス選択手段５1の出力にそのゲートが接続されている
トランジスタ１６1が並列接続されている。そしてトラ
ンジスタ１６1のソースと接地間には、アンチフューズ
１７1が接続されている。アンチフューズ１７1は、通常
の電源電圧ではその抵抗値が極めて高いものであるが、
その両端に高電圧を印加すると抵抗値が低くなりフュー
ズ両端を導通状態とし、一度導通するとその状態を維持
するものである。したがって、アンチフューズ１７1が
非導通状態にあっては、トランジスタ１６1のドレイン
側は高インピーダンス状態を維持される。そして、アン
チフューズ１７1が導通状態の場合には、アドレス選択
手段５1よりのＨレベルの信号を受けて、トランジスタ
１７1をオン状態として正規メモリセルアレー１1の活性
化を禁止している。
レス選択手段５1の出力にそのゲートが接続されている
トランジスタ１６1が並列接続されている。そしてトラ
ンジスタ１６1のソースと接地間には、アンチフューズ
１７1が接続されている。アンチフューズ１７1は、通常
の電源電圧ではその抵抗値が極めて高いものであるが、
その両端に高電圧を印加すると抵抗値が低くなりフュー
ズ両端を導通状態とし、一度導通するとその状態を維持
するものである。したがって、アンチフューズ１７1が
非導通状態にあっては、トランジスタ１６1のドレイン
側は高インピーダンス状態を維持される。そして、アン
チフューズ１７1が導通状態の場合には、アドレス選択
手段５1よりのＨレベルの信号を受けて、トランジスタ
１７1をオン状態として正規メモリセルアレー１1の活性
化を禁止している。
【００１５】次に、複数の冗長メモリセルアレー２の１
つである冗長メモリセルアレー２nは、その内部構成を
正規メモリセルアレー１と同じくし、その入力ライン１
９nがプリチャージ用トランジスタ２１nを介して、前記
した電源端子１３に接続された電源端子２０nに接続さ
れていることから、通常はＨレベルに維持されて冗長メ
モリセルアレー２nを不活性化している。入力ライン１
９nには、そのゲートが選択手段７に接続されたトラン
ジスタ２２nのドレインが接続されている。トランジス
タ２２nのソースには、そのゲートが各アドレス選択手
段５1〜５mの出力に接続されたトランジスタ２３n、1〜
２３n、mのドレインがそれぞれ接続されている。そして
これらトランジスタ２３n、1〜２３n、mと接地との間に
は、前記したアンチフューズ１７と同様なアンチフュー
ズ２４n、1〜２４n、mがそれぞれ接続されている。したが
って、これらのアンチフューズ２４n、1〜２４n、mが非導
通状態であれば、アドレス選択手段５よりのＨレベル信
号によってトランジスタ２３n、1〜２３n、mがオン状態と
なっても、トランジスタ２２nがオン状態であっても冗
長メモリセルアレー２nは活性化されない。逆に、アン
チフューズ２４n、1〜２４n、mのいずれか１つが導通状態
であれば、その導通状態であるアンチフューズに接続さ
れたトランジスタがオン状態となった場合にのみ、冗長
メモリアレー２nが活性化されるようになっている。こ
れら冗長メモリセルアレー２nとトランジスタ２１n、２
２n、２３n、1〜２３n、mとアンチフューズ２４n、1〜２４
n、mとから冗長メモリセルアレー２nの冗長ブロックＢn
が構成されている
つである冗長メモリセルアレー２nは、その内部構成を
正規メモリセルアレー１と同じくし、その入力ライン１
９nがプリチャージ用トランジスタ２１nを介して、前記
した電源端子１３に接続された電源端子２０nに接続さ
れていることから、通常はＨレベルに維持されて冗長メ
モリセルアレー２nを不活性化している。入力ライン１
９nには、そのゲートが選択手段７に接続されたトラン
ジスタ２２nのドレインが接続されている。トランジス
タ２２nのソースには、そのゲートが各アドレス選択手
段５1〜５mの出力に接続されたトランジスタ２３n、1〜
２３n、mのドレインがそれぞれ接続されている。そして
これらトランジスタ２３n、1〜２３n、mと接地との間に
は、前記したアンチフューズ１７と同様なアンチフュー
ズ２４n、1〜２４n、mがそれぞれ接続されている。したが
って、これらのアンチフューズ２４n、1〜２４n、mが非導
通状態であれば、アドレス選択手段５よりのＨレベル信
号によってトランジスタ２３n、1〜２３n、mがオン状態と
なっても、トランジスタ２２nがオン状態であっても冗
長メモリセルアレー２nは活性化されない。逆に、アン
チフューズ２４n、1〜２４n、mのいずれか１つが導通状態
であれば、その導通状態であるアンチフューズに接続さ
れたトランジスタがオン状態となった場合にのみ、冗長
メモリアレー２nが活性化されるようになっている。こ
れら冗長メモリセルアレー２nとトランジスタ２１n、２
２n、２３n、1〜２３n、mとアンチフューズ２４n、1〜２４
n、mとから冗長メモリセルアレー２nの冗長ブロックＢn
が構成されている
【００１６】選択手段７は、図３にブロック図で示され
るように、直列に接続されたレジスタ７1〜７nで構成さ
れており、各レジスタ７1〜７nには、後記する救済処理
時に所定のタイミングをもって発せられる外部信号２５
を入力するための外部制御入力端子をそれぞれ備えてお
り、この外部信号の入力毎にレジスタ内部のデータが１
ビットシフトする。また、各レジスタ７1〜７nの出力
は、各冗長ブロックＢ（Ｂ1〜Ｂn）に接続されている。
そして、各レジスタのうち、その内部データが「１」と
なっているレジスタに接続されたトランジスタ２２（２
２1〜２２n）のみをオン状態とすることができる。また
各レジスタ７1〜７nには、この半導体記憶装置が製品と
して出荷される際に、全てのレジスタの出力をＨレベル
とするように、これもまた外部信号２６を入力するため
の外部制御入力端子が備えられている。
るように、直列に接続されたレジスタ７1〜７nで構成さ
れており、各レジスタ７1〜７nには、後記する救済処理
時に所定のタイミングをもって発せられる外部信号２５
を入力するための外部制御入力端子をそれぞれ備えてお
り、この外部信号の入力毎にレジスタ内部のデータが１
ビットシフトする。また、各レジスタ７1〜７nの出力
は、各冗長ブロックＢ（Ｂ1〜Ｂn）に接続されている。
そして、各レジスタのうち、その内部データが「１」と
なっているレジスタに接続されたトランジスタ２２（２
２1〜２２n）のみをオン状態とすることができる。また
各レジスタ７1〜７nには、この半導体記憶装置が製品と
して出荷される際に、全てのレジスタの出力をＨレベル
とするように、これもまた外部信号２６を入力するため
の外部制御入力端子が備えられている。
【００１７】次に本発明の作動要領について説明する。
【００１８】先ず基本作動を説明すると、各プリチャー
ジ用トランジスタ１２、２１はプリチャージサイクルの
間オン状態を維持する。今、正規メモリセルアレー１が
全てアドレス指定されていない場合、アドレス選択手段
５の出力がＬレベルとなっていることから、各インバー
タ１４（１４1〜１４n）を介して各トランジスタ１５
（１５1〜１５n）のゲートがＨレベルとなり、これら各
トランジスタ１４がオン状態となる。したがって、各正
規メモリアレー１の入力ライン１０にはインバータ１１
（１１1〜１１n）を介していることからそれぞれＨレベ
ルとなって、各正規メモリセルアレー１は不活性化され
る。この時、各冗長メモリセルアレー２についても、ト
ランジスタ２３｛（２３1、1、〜２３1、m）〜（２３m、1
〜２３m、m）｝が全てオフ状態であることから、不活性
化されている。
ジ用トランジスタ１２、２１はプリチャージサイクルの
間オン状態を維持する。今、正規メモリセルアレー１が
全てアドレス指定されていない場合、アドレス選択手段
５の出力がＬレベルとなっていることから、各インバー
タ１４（１４1〜１４n）を介して各トランジスタ１５
（１５1〜１５n）のゲートがＨレベルとなり、これら各
トランジスタ１４がオン状態となる。したがって、各正
規メモリアレー１の入力ライン１０にはインバータ１１
（１１1〜１１n）を介していることからそれぞれＨレベ
ルとなって、各正規メモリセルアレー１は不活性化され
る。この時、各冗長メモリセルアレー２についても、ト
ランジスタ２３｛（２３1、1、〜２３1、m）〜（２３m、1
〜２３m、m）｝が全てオフ状態であることから、不活性
化されている。
【００１９】そこで、正規メモリセルアレー１1がアド
レス指定された場合には、アドレス選択手段５1の出力
がＨレベルとなることから、トランジスタ１５1はオフ
状態となり、代わってトランジスタ１６1及び２３1、1〜
２３n、1がオン状態となる。この際、アンチフューズ１
７1は非導通状態であることから、トランジスタ１６1の
ドレイン側は高インピーダンス状態を引き続き保持する
こととなる。したがって、正規メモリセルアレー１1の
入力がＬレベルとなることから、複数ある正規メモリセ
ルアレーの中からこのメモリセルアレー１1のみが活性
化される。（他の正規メモリアレー１がアドレス指定さ
れた場合については、上記説明を参照されたい）。同様
に、トランジスタ２２及び２３1、1〜２３n、1はオン状態
ではあるが、アンチフューズ２４｛（２４1、1、〜２４
1、n）〜（２４n、1〜２４n、m）｝が全て非導通状態であ
れば、入力ライン１９（１９1〜１９m）が全てＨレベル
となることから、全ての冗長メモリセルアレーは活性化
されない。
レス指定された場合には、アドレス選択手段５1の出力
がＨレベルとなることから、トランジスタ１５1はオフ
状態となり、代わってトランジスタ１６1及び２３1、1〜
２３n、1がオン状態となる。この際、アンチフューズ１
７1は非導通状態であることから、トランジスタ１６1の
ドレイン側は高インピーダンス状態を引き続き保持する
こととなる。したがって、正規メモリセルアレー１1の
入力がＬレベルとなることから、複数ある正規メモリセ
ルアレーの中からこのメモリセルアレー１1のみが活性
化される。（他の正規メモリアレー１がアドレス指定さ
れた場合については、上記説明を参照されたい）。同様
に、トランジスタ２２及び２３1、1〜２３n、1はオン状態
ではあるが、アンチフューズ２４｛（２４1、1、〜２４
1、n）〜（２４n、1〜２４n、m）｝が全て非導通状態であ
れば、入力ライン１９（１９1〜１９m）が全てＨレベル
となることから、全ての冗長メモリセルアレーは活性化
されない。
【００２０】このように作動する各正規メモリセルアレ
ー１を含む本装置を製品として出荷する前に、正常に動
作するか否かを各メモリセルアレー毎にテストする。こ
のテストによって、例えばメモリセルアレー１内に不良
が発生していると検出されたとする。この場合には、そ
の場で救済処理が施されることとなる。今、不良を検出
した際のアドレス指定のままの状態とし、よってアドレ
ス選択手段５1の出力がＨレベルに維持される。次に、
電源端子１３1に入力されていた電圧値（通常は５Ｖに
維持されている）を高電圧、例えば１８Ｖに引き上げ
る。すると、トランジスタ１２1、１６1がオン状態であ
ることから、アンチフューズ１７1の両端に高電圧が印
加されることとなる。その結果、アンチフューズ１７1
は導通状態となり、よってトランジスタ１６1のドレイ
ン側が低インピーダンス状態となる。したがって、正規
メモリセルアレー１1の入力ライン１０1がＨレベルとな
ることから、アドレス選択手段５1の出力がＨレベルで
あるにも係わらずこの正規メモリセルアレー１1は不活
性化されてしまう。
ー１を含む本装置を製品として出荷する前に、正常に動
作するか否かを各メモリセルアレー毎にテストする。こ
のテストによって、例えばメモリセルアレー１内に不良
が発生していると検出されたとする。この場合には、そ
の場で救済処理が施されることとなる。今、不良を検出
した際のアドレス指定のままの状態とし、よってアドレ
ス選択手段５1の出力がＨレベルに維持される。次に、
電源端子１３1に入力されていた電圧値（通常は５Ｖに
維持されている）を高電圧、例えば１８Ｖに引き上げ
る。すると、トランジスタ１２1、１６1がオン状態であ
ることから、アンチフューズ１７1の両端に高電圧が印
加されることとなる。その結果、アンチフューズ１７1
は導通状態となり、よってトランジスタ１６1のドレイ
ン側が低インピーダンス状態となる。したがって、正規
メモリセルアレー１1の入力ライン１０1がＨレベルとな
ることから、アドレス選択手段５1の出力がＨレベルで
あるにも係わらずこの正規メモリセルアレー１1は不活
性化されてしまう。
【００２１】また、各冗長ブロックＢ内の各トランジス
タ２３1、1〜２３n、1のゲートにもアドレス選択手段５1
の出力が与えられていることから、これらトランジスタ
２３1、1〜２３n、1は全てオン状態となっている。ここ
で、各トランジスタ２３1、1〜２３n、1はオン状態である
が、それらのドレインに接続されたトランジスタ２２
は、選択手段７により選択された１つのトランジスタ２
２のみがオン状態となっていることから、トランジスタ
２３1、1〜２３n、1のドレインが電源端子２０に接続され
ているとは限らない。即ち、各レジスタ７が、その内部
データ「１」をもつレジスタに接続されたトランジスタ
２２のみがオン状態となれることから、そのオン状態で
あるトランジスタ２２に接続されたトランジスタ２３
1、1〜２３n、1のドレインが電源端子に接続されることと
なる。説明上、レジスタ７nの内部データが「１」であ
るとすると、このレジスタ７nの出力に接続されたトラ
ンジスタ２２nがオン状態となる。すると、トランジス
タ２１n、２２n、２３n、1がオン状態であることからア
ンチフューズ２４n、1は電源間に接続されたことにな
る。上記のように、電源端子２０が高電圧に引き上げら
れていることから、アンチフューズ２４n、1は導通状態
となる。したがって、冗長メモリセルアレー２nの入力
がＬレベルとなることから、この冗長メモリセルアレー
２nは活性化される。ここで、このブロックＢn内の他の
アンチフューズ２４n、2〜２４n、mの両端の電位を考察し
てみると、これらのフューズを電源端子に接続するべく
各トランジスタ２３n、2〜２３n、mのゲートがＬレベルで
あることから、これらトランジスタ全てオフ状態とな
り、よってフューズの両端には高電圧が印加されること
がない。したがって、正規メモリセルアレー１1に対す
るアドレス指定がなされた場合には、冗長メモリセルア
レー２nが活性化されるわけである。
タ２３1、1〜２３n、1のゲートにもアドレス選択手段５1
の出力が与えられていることから、これらトランジスタ
２３1、1〜２３n、1は全てオン状態となっている。ここ
で、各トランジスタ２３1、1〜２３n、1はオン状態である
が、それらのドレインに接続されたトランジスタ２２
は、選択手段７により選択された１つのトランジスタ２
２のみがオン状態となっていることから、トランジスタ
２３1、1〜２３n、1のドレインが電源端子２０に接続され
ているとは限らない。即ち、各レジスタ７が、その内部
データ「１」をもつレジスタに接続されたトランジスタ
２２のみがオン状態となれることから、そのオン状態で
あるトランジスタ２２に接続されたトランジスタ２３
1、1〜２３n、1のドレインが電源端子に接続されることと
なる。説明上、レジスタ７nの内部データが「１」であ
るとすると、このレジスタ７nの出力に接続されたトラ
ンジスタ２２nがオン状態となる。すると、トランジス
タ２１n、２２n、２３n、1がオン状態であることからア
ンチフューズ２４n、1は電源間に接続されたことにな
る。上記のように、電源端子２０が高電圧に引き上げら
れていることから、アンチフューズ２４n、1は導通状態
となる。したがって、冗長メモリセルアレー２nの入力
がＬレベルとなることから、この冗長メモリセルアレー
２nは活性化される。ここで、このブロックＢn内の他の
アンチフューズ２４n、2〜２４n、mの両端の電位を考察し
てみると、これらのフューズを電源端子に接続するべく
各トランジスタ２３n、2〜２３n、mのゲートがＬレベルで
あることから、これらトランジスタ全てオフ状態とな
り、よってフューズの両端には高電圧が印加されること
がない。したがって、正規メモリセルアレー１1に対す
るアドレス指定がなされた場合には、冗長メモリセルア
レー２nが活性化されるわけである。
【００２２】正規メモリセルアレー１1の救済が終了す
ると、選択手段７には外部信号２５が入力されて、レジ
スタ７nの内部データがレジスタ７1へとシフトされ、ト
ランジスタ２２nがオフ状態となる。したがって、冗長
メモリセルアレー２nが再び正規メモリセルアレーの救
済対象とはなり得ない。そして、全てのメモリセルアレ
ーの救済処理が終了した際に、選択手段７へ外部信号２
６を供給し、全てのレジスタ７1〜７nの出力をＨレベル
とする。
ると、選択手段７には外部信号２５が入力されて、レジ
スタ７nの内部データがレジスタ７1へとシフトされ、ト
ランジスタ２２nがオフ状態となる。したがって、冗長
メモリセルアレー２nが再び正規メモリセルアレーの救
済対象とはなり得ない。そして、全てのメモリセルアレ
ーの救済処理が終了した際に、選択手段７へ外部信号２
６を供給し、全てのレジスタ７1〜７nの出力をＨレベル
とする。
【００２３】このように、正規メモリセルアレーに不良
が検出された場合には、その不良メモリセルアレーに代
わって冗長メモリセルアレーがアドレス指定されること
から、製品としては何等支障のない半導体記憶装置を出
荷することができ、歩留まりを向上することができる。
そして、本発明によれば、メモリテストをした際に、不
良が検出されたその場で装置等を変更すること無く救済
処理を行え、特に、不良メモリセルアレーを代用する冗
長メモリセルアレーを、複数ある中から自動的にある１
つを選択し、かつ１度選択された冗長メモリセルアレー
を再度選択することがないため、これまで行われてきた
ような煩わしいステップを踏まずに簡単かつ確実に救済
処理を施すことができる。
が検出された場合には、その不良メモリセルアレーに代
わって冗長メモリセルアレーがアドレス指定されること
から、製品としては何等支障のない半導体記憶装置を出
荷することができ、歩留まりを向上することができる。
そして、本発明によれば、メモリテストをした際に、不
良が検出されたその場で装置等を変更すること無く救済
処理を行え、特に、不良メモリセルアレーを代用する冗
長メモリセルアレーを、複数ある中から自動的にある１
つを選択し、かつ１度選択された冗長メモリセルアレー
を再度選択することがないため、これまで行われてきた
ような煩わしいステップを踏まずに簡単かつ確実に救済
処理を施すことができる。
【００２４】
【発明の効果】このように本発明によれば、テスト時に
その場でなおかつ略同時に救済処理が可能であり、これ
までのように特別な装置を用いる必要がなく、またチッ
プレイアウトに依存されること無く救済処理を行え、特
に煩雑であった冗長メモリセルアレーの割り振りを自動
的に選択できることから、不良メモリセル救済のための
作業効率をはるかに向上することができ、製品コストの
低減、ひいてはＴＡＴの短縮化を計ることができる。し
かも破壊的なフューズの切断処理を行わないことからも
信頼性をも向上することができる。よって、その効果は
集積回路の大規模化に大いに貢献できる。
その場でなおかつ略同時に救済処理が可能であり、これ
までのように特別な装置を用いる必要がなく、またチッ
プレイアウトに依存されること無く救済処理を行え、特
に煩雑であった冗長メモリセルアレーの割り振りを自動
的に選択できることから、不良メモリセル救済のための
作業効率をはるかに向上することができ、製品コストの
低減、ひいてはＴＡＴの短縮化を計ることができる。し
かも破壊的なフューズの切断処理を行わないことからも
信頼性をも向上することができる。よって、その効果は
集積回路の大規模化に大いに貢献できる。
【図１】本発明が適用された半導体記憶装置の要部の概
略を示すブロック図である。
略を示すブロック図である。
【図２】図１のブロック構成を、一部を半導体素子に置
き換えて示す図である。
き換えて示す図である。
【図３】選択手段の構成を概略的にしめす図である。
【図４】従来の半導体記憶装置の要部の概略を示す図で
ある。
ある。
１ 正規メモリセルアレー ２ 冗長メモリセルアレー ３ 正規メモリセルアレー活性化手段 ４ 正規メモリセルアレー活性化禁止手段 ５ アドレス選択手段 ６ 冗長メモリセルアレー活性化禁止手段 ７ 冗長メモリセルアレー選択手段 １６、２３ スイッチ手段 １７、２４ アンチフューズ
Claims (2)
- 【請求項１】 複数のメモリセルから構成される複数の
正規メモリセルアレーと、 前記各正規メモリセルアレーの予備として設けられた複
数の冗長メモリセルアレーと、 前記各正規メモリセルアレーにアドレス情報を選択的に
与えるアドレス選択手段よりのアドレス情報に応じて前
記各正規メモリセルアレーを活性化するための該正規メ
モリセルアレー毎に設けられた正規メモリセルアレー活
性化手段と、 前記各正規メモリセルアレー活性化手段の作動を禁止す
るための該正規メモリセルアレー活性化手段毎に設けら
れた正規メモリセルアレー活性化禁止手段と、 前記アドレス情報による前記各冗長メモリセルアレーの
活性化を禁止するための該冗長メモリセルアレー毎に設
けられた冗長メモリセルアレー活性化禁止手段と、 前記各冗長メモリセルアレー活性化禁止手段のいずれか
１つを選択するための冗長メモリセルアレー選択手段と
を有し、 前記正規メモリセルアレーが不良であった場合には、外
部より加えられる信号により、前記アドレス情報が与え
られた前記正規メモリセルアレー活性化手段に設けられ
た前記正規メモリセルアレー活性化禁止手段を動作さ
せ、前記冗長メモリセルアレー選択手段により選択さ
れ、かつ当該アドレス情報が与えられた前記冗長メモリ
セルアレー活性化禁止手段を解除することを特徴とする
半導体記憶装置。 - 【請求項２】 前記両禁止手段が、前記アドレス情報に
応じてオン・オフするスイッチング素子と、該スイッチ
ング素子により電圧供給がなされ、かつ両端に高電圧を
印加することにより永久的に導通状態となるアンチフュ
ーズとを有することを特徴とする請求項１に記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107302A JPH06295594A (ja) | 1993-04-09 | 1993-04-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107302A JPH06295594A (ja) | 1993-04-09 | 1993-04-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295594A true JPH06295594A (ja) | 1994-10-21 |
Family
ID=14455653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5107302A Withdrawn JPH06295594A (ja) | 1993-04-09 | 1993-04-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295594A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998007161A1 (en) * | 1996-08-12 | 1998-02-19 | Micron Technology, Inc. | Programmable circuit having common access and/or programming switches |
| US6128241A (en) * | 1999-01-09 | 2000-10-03 | Hyundai Electronics Industries Co., Ltd. | Repair circuit of semiconductor memory device using anti-fuse |
| KR100376265B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로 |
| KR100388462B1 (ko) * | 2001-05-25 | 2003-06-25 | 주식회사 하이닉스반도체 | 리던던시 회로 |
| US6850450B2 (en) * | 2001-08-02 | 2005-02-01 | Samsung Electronics Co., Ltd. | Fuse box including make-link and redundant address decoder having the same, and method for repairing defective memory cell |
| KR100510995B1 (ko) * | 1999-01-09 | 2005-08-31 | 주식회사 하이닉스반도체 | 반도체장치의 리페어회로 |
| KR100535021B1 (ko) * | 1998-10-20 | 2006-02-28 | 주식회사 하이닉스반도체 | 리페어 장치 |
| KR100685610B1 (ko) * | 2000-06-26 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 장치 |
-
1993
- 1993-04-09 JP JP5107302A patent/JPH06295594A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998007161A1 (en) * | 1996-08-12 | 1998-02-19 | Micron Technology, Inc. | Programmable circuit having common access and/or programming switches |
| US5952845A (en) * | 1996-08-12 | 1999-09-14 | Micron Technology, Inc. | Semiconductor programmable test arrangement such as an antifuse ID circuit having common access switches and/or common programming switches |
| US6188239B1 (en) | 1996-08-12 | 2001-02-13 | Micron Technology, Inc. | Semiconductor programmable test arrangement such as an antifuse to ID circuit having common access switches and/or common programming switches |
| KR100535021B1 (ko) * | 1998-10-20 | 2006-02-28 | 주식회사 하이닉스반도체 | 리페어 장치 |
| US6128241A (en) * | 1999-01-09 | 2000-10-03 | Hyundai Electronics Industries Co., Ltd. | Repair circuit of semiconductor memory device using anti-fuse |
| KR100510995B1 (ko) * | 1999-01-09 | 2005-08-31 | 주식회사 하이닉스반도체 | 반도체장치의 리페어회로 |
| KR100376265B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로 |
| KR100685610B1 (ko) * | 2000-06-26 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 장치 |
| KR100388462B1 (ko) * | 2001-05-25 | 2003-06-25 | 주식회사 하이닉스반도체 | 리던던시 회로 |
| US6850450B2 (en) * | 2001-08-02 | 2005-02-01 | Samsung Electronics Co., Ltd. | Fuse box including make-link and redundant address decoder having the same, and method for repairing defective memory cell |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |