KR100388462B1 - 리던던시 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에서 사용되는 대표적인 결함 구제 회로의 하나인 리던던시 회로에 관한 것으로, 특히 결함이 발생한 모든 해당 어드레스의 안티 퓨즈를 커팅할 수 있도록 함으로써, 시간과 비용을 절감할 수 있는 리던던시 회로를 제공하기 위한 것으로, 이를 위해 본 발명의 리던던시 회로는, 어드레스 신호와 안티 퓨즈 커팅 제어 신호를 조합하여 커팅 선택 여부를 선택하는 커팅 선택부; 상기 커팅 선택부의 출력신호를 각각의 게이트단으로 인가받으며 전원전압 인가단과 접지단 사이의 프리차지노드를 공통 드레인단으로 하여 상호 직렬 연결된 제1 피모스 트랜지스터와 엔모스 트랜지스터; 상기 전원전압 인가단과 상기 프리차지노드 사이에 연결되어 파워-업 제어신호가 게인트단으로 인가되는 제2 피모스 트랜지스터; 상기 프리차지노드에 항상 턴-온 상태의 제3 피모스 트랜지스터를 매개로 일측단이 접속되며 타측단으로는 내부전압 발생기를 거쳐 발생된 소정의 네거티브 전위를 갖는 전압이 인가되는 안티퓨즈; 상기 프리차지노드의 전위를 버퍼링하는 버퍼링부; 상기 버퍼링부를 거쳐 발생된 신호를 일정시간 딜레이시키는 딜레이부; 및 상기 딜레이부를 거쳐 발생된 신호를 게이트단으로 인가받으며 상기 전원전압 인가단과 상기 제1 피모스 트랜지스터의 사이에 접속된 제4 피모스 트랜지스터를 포함한다.

Description

리던던시 회로{Redundancy circuits}
본 발명은 반도체 메모리 장치에서 사용되는 결함 구제 회로에 관한 것으로, 보다 상세하게는 결함이 발생한 모든 해당 어드레스의 안티 퓨즈를 커팅할 수 있도록 한 리던던시 회로에 관한 것이다.
일반적으로, 디램(Dynamic Random Access Memory; DRAM) 등의 메모리 소자에는 수 많은 미세 셀(Cell)들이 존재하는데, 이러한 셀들 중 어느 하나라도 결함이 발생하게 되면 제 구실을 하지 못하고 불량품으로 처리된다. 하지만, 디램의 집적도가 점차 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 이를 포함한 전체 소자를 불량품으로 처리하여 폐기 처분하는 것은 제품의 수율(Yield)을 낮추는 비효율적인 처리 방식이라고 할 수 있겠다. 따라서, 미리 디램 셀 내에 별도로 구비해 둔 여분의 셀을 이용하여 불량 셀을 대체시키므로써 양산률을 높이는 방법을 통상적으로 사용하고 있는데, 이때 사용되는 회로가 리던던시(Redundancy) 회로 이다.
도 1은 종래기술에 따른 리던던시 회로를 나타내는 상세회로도이다.
도 1을 참조하면, 어드레스 신호(add<i>)와 안티 퓨즈 커팅 제어 신호(anti_cut)를 조합하여 퓨즈 커팅 여부를 선택하는 커팅 선택부(10)와, 상기 커팅 선택부(10)의 출력신호를 각각의 게이트단으로 인가받으며 전원전압 인가단(VDD)과 접지단(VSS) 사이에 프리차지노드(N1)를 공통 드레인단으로 하여 상호 직렬 연결된 피모스 트랜지스터(MP0)와 엔모스 트랜지스터(MN0) 및, 전원전압 인가단(VDD)과 상기 프리차지노드(N1) 사이에 연결되어 파워-업 제어 신호(pwr_up)가 게이트단으로 인가되는 피모스 트랜지스터(MP1)와, 상기 프리차지노드에 항상 턴-온 상태의 피모스 트랜지스터(MP2)를 매개로 일측단이 접속되며 타측단으로는 내부전압 발생기(도시하지 않음)를 거쳐 발생된 소정의 네거티브(-) 전위를 갖는 전압(Vneg)이 인가되는 안티 퓨즈(Anti-fuse, 11)와, 상기 프리차지노드(N1)의 전위를 버퍼링하여 출력신호 anti_sel을 출력하는 버퍼링부(12)를 구비하여 구성한다.
상기한 구성을 갖는 안티 퓨즈 커팅 제어 회로를 구비한 종래의 리던던시 회로에서 셀에 결함이 발생하여 안티 퓨즈(11)를 이용해 리페어(Repair)하는 경우, 안티 퓨즈(11) 커팅 모드로 진입하여 결함이 발생한 셀의 어드레스를 하나씩 순차적으로 커팅하는 바, 그 구체적인 동작을 살펴 본다.
안티 퓨즈(11) 커팅 시, 해당 어드레스의 안티 퓨즈(11)를 커팅하게 되면 피모스 트랜지스터(MP0)가 턴-온되어 제거티브 전압(Vneg)과 전원전압 인가단(VDD)이 상기 안티 퓨즈(11) 양단에 인가된다. 그 후, 상기 안티 퓨즈(11)가 커팅되게 되면 제거티브 전압(Vneg)과 전원전압 인가단(VDD)이 단락(Short)되어 다이렉트 전류(Direct current)가 흐르게 되는데, 전원전압 인가단(VDD)은 외부의 공급전원이기 때문에 결국 내부전압 발생기(도시하지 않음)에 의한 내부의 펌핑전압(Internal pumping voltage)인 네거티브 전압(Vneg)의 레벨이 상승하게 된다.
상기 다이렉트 전류는 해당 어드레스가 변하거나, 안티 퓨즈 커팅 모드를 빠져나가 안티 퓨즈 커팅 제어 신호(anti_cut)가 디스에이블되지 않는 한 계속 존재하기 때문에 동시에 여러 개의 안티퓨즈를 커팅하고자 하는 경우, 모든 안티 퓨즈가 동시에 커팅되지 않는 한 먼저 커팅된 안티 퓨즈를 제외한 나머지 안티 퓨즈의 양단에는 충분한 전압이 인가되지 않아 커팅 컨디션(Condition)이 열화된다.
예컨대, 상술한 과정은 프로세스와 네거티브 전압(Vneg)의 펌핑 능력에 의존하지만, 반복 작업을 거치게 되면 상기 네거티브 전압(Vneg)이 결국은 커팅이 불가능한 레벨로 올라가 더이상의 커팅이 일어나지 않게 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 안티 퓨즈 커팅 후의 전원전압 인가단과 네거티브 전압의 다이렉트 전류를 방지함으로써, 첫번째의 안티 퓨즈 커팅 컨디션과 동일하게 하여 여러 안티 퓨즈의 커팅을 동시에 가능하게 하여 시간과 비용을 절감할 수 있는 리던던시 회로를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 리던던시 회로를 나타내는 상세 회로도.
도 2는 본 발명에 따른 리던던시 회로를 나타내는 상세 회로도.
* 도면의 주요 부분에 대한 설명
20 : 커팅 선택부
21 : 안티 퓨즈
22 : 버퍼링부
23 : 딜레이부
상기 목적을 달성하기 위한 본 발명의 리던던시 회로는, 어드레스 신호와 안티 퓨즈 커팅 제어 신호를 조합하여 커팅 선택 여부를 선택하는 커팅 선택부; 상기 커팅 선택부의 출력신호를 각각의 게이트단으로 인가받으며 전원전압 인가단과 접지단 사이의 프리차지노드를 공통 드레인단으로 하여 상호 직렬 연결된 제1 피모스 트랜지스터와 엔모스 트랜지스터; 상기 전원전압 인가단과 상기 프리차지노드 사이에 연결되어 파워-업 제어신호가 게인트단으로 인가되는 제2 피모스 트랜지스터; 상기 프리차지노드에 항상 턴-온 상태의 제3 피모스 트랜지스터를 매개로 일측단이 접속되며 타측단으로는 내부전압 발생기를 거쳐 발생된 소정의 네거티브 전위를 갖는 전압이 인가되는 안티퓨즈; 상기 프리차지노드의 전위를 버퍼링하는 버퍼링부; 상기 버퍼링부를 거쳐 발생된 신호를 일정시간 딜레이시키는 딜레이부; 및 상기 딜레이부를 거쳐 발생된 신호를 게이트단으로 인가받으며 상기 전원전압 인가단과 상기 제1 피모스 트랜지스터의 사이에 접속된 제4 피모스 트랜지스터를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도 2를 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 리던던시 회로를 도시한 상세 회로도이다.
도 2를 참조하면, 본 발명의 리던던시 회로는, 어드레스 신호(add<i>)와 안티 퓨즈 커팅 제어 신호(anti_cut)를 조합하여 커팅 선택 여부를 선택하는 커팅 선택부(20)와, 상기 커팅 선택부(20)의 출력신호를 각각의 게이트단으로 인가받으며 전원전압 인가단(VDD)과 접지단(VSS) 사이의 프리차지노드(N1)를 공통 드레인단으로 하여 직렬 연결된 제1 피모스 트랜지스터(MP0)와 엔모스 트랜지스터(MN0) 및, 상기 전원전압 인가단(VDD)과 상기 프리차지노드(N1) 사이에 연결되어 파워-업 제어신호(pwr_up)가 게인트단으로 인가되는 제2 피모스 트랜지스터(MP1)와, 상기 프리차지노드(N1)에 항상 턴-온 상태의 제3 피모스 트랜지스터(MP2)를 매개로 일측단이 접속되며 타측단으로는 내부전압 발생기(도시하지 않음)를 거쳐 발생된 소정의 네거티브(-) 전위를 갖는 전압(Vneg)이 인가되는 안티퓨즈(21)와, 상기 프리차지노드(N1)의 전위를 버퍼링하는 버퍼링부(22)와, 상기 버퍼링부(22)를 거쳐 발생된 신호를 일정시간 딜레이시키는 딜레이부(23) 및 상기 딜레이부(23)를 거쳐 발생된 신호를 게이트단으로 인가받으며 상기 전원전압 인가단(VDD)과 상기 제1 피모스 트랜지스터(MP0)의 사이에 접속된 제4 피모스 트랜지스터(MP3)를 포함하여 이루어진다.
상기한 구성을 갖는 리던던시 회로의 동작을 구체적으로 살펴본다.
어드레스 신호(add<i>)는 어드레스 버퍼(도시하지 않음)의 출력신호로 통상적으로, X와 Y의 어드레스(X and Y address)와 뱅크 어드레스(Bank address) 개수만큼 안티 퓨즈(21)가 존재한다. 그리고, 안티 퓨즈 커팅 제어 신호(anti_cut)는 안티 퓨즈 커팅 모드로의 진입을 알리는 신호로 상기 안티 퓨즈 커팅 제어 신호(anti_cut)이 인에이블되면, 안티 퓨즈(21)의 커팅이 시작된다. 따라서, 상기 안티 퓨즈 커팅 제어 신호(anti_cut)이 인에이블된 후에 커팅시키고자 하는 어드레스를 액티브(Active)시키면 된다.
처음 파워-업 단계(Power-up sequence)에서는 파워-업 제어 신호(pwr_up)가 '로직 로우'이므로 프리차지노드(N1)의 초기 레벨도 '로직 로우'로 남는다. 그리고, 파워-업 단계가 끝난 후에는 상기 파워-업 제어 신호(pwr_up)가 '로직 하이'로 천이됨에 따라 피모스 트랜지스터(MP1)는 턴-오프(Turn-off)되어, 상기 프리차지노드(N1)는 '로직 하이'가 된 상태에서 버퍼링부(22)에서 래치된다.
그리고, 출력신호(anti_sel)는 후단의 디코딩부(도시하지 않음)의 입력이 되며, 피드백(Feedback)되어 딜레이부(23)를 거친 후, 피모스 트랜지스터(MP3)의 게이트단으로 입력된다. 상기 출력신호(anti_sel)는 처음에는 상기 파워-업 제어 신호(pwr_up)에 의해 '로직 로우'가 되어 상기 피모스 트랜지스터(MP3)를 턴-온 시키며, 상기 안티 퓨즈 커팅 제어 신호(anti_cut)가 인에이블된 후, 액티브 안된 어드레스의 안티 퓨즈에서는 엔모스 트랜지스터(MN0)가 턴-온되어 상기프리차지노드(N1)가 '로직 로우'가 되고, 상기 출력신호(anti_sel)는 '로직 하이'가 되어 상기 피모스 트랜지스터(MP3)를 턴-오프시키게 된다.
따라서, 액티브 안된 안티 퓨즈(21)의 양단에는 상기 네거티브 전압(Vneg)과 접지단(VSS)가 걸리게 되어 커팅될 정도의 전압 스트레스(Voltage stress)를 받지 않는다. 반면, 액티브된 어드레스에 해당하는 안티 퓨즈(21)에서는 양단의 입력이 모두 '로직 하이'가 되어 상기 엔모스 트랜지스터(MN0)는 턴-오프되며, 상기 피모스 트랜지스터(MP0)가 턴-온되어 상기 프리차지노드(N1)는 초기와 동일한 '로직 하이'를 유지한다. 그리고, 안티 퓨즈(21)의 양단에는 전원전압 인가단(VDD)과 네거티브 전압(Vneg)가 인가되어 커팅에 필요한 시간이 경과된 후에는 상기 네거티브 전압(Vneg)과 상기 전원전압 인가단(VDD)이 단락되어 상기 프리차지노드(N1)가 '로직 로우'로 천이하게 된다. 단, 상기 안티 퓨즈(21)가 커팅된 후 저항이 출력신호(anti_sel)의 극성을 바꿀 수 있을 정도로 작아야 한다.
그러면, 상기 출력신호(anti_sel)이 '로직 하이'가 되어 딜레이부(23)를 통과하는 만큼의 시간 마진(Margin) 후에 상기 피모스 트랜지스터(MP3)를 턴-오프시키게 된다. 이 때, 이 딜레이는 회복(Recovery)을 막기 위한 시간 마진이다.
상기와 같은 과정을 통해 커팅된 안티 퓨즈(21)는 회복 시간 마진 후에 전원전압 인가단(VDD)으로부터 아이솔레이션(Isolation)되어 더이상의 다이렉트 전류 패스가 발생하지 않아 네거티브 전압(Vneg)은 바로 커팅 전의 레벨로 돌아가 다른 안티 퓨즈(21)를 안티 퓨즈를 커팅하는데 문제가 발생되지 않는다.
즉, 안티 퓨즈 커팅 제어 신호(anti_cut)가 인에이블된 후에 결함이 발생한셀 어드레스를 동시에 액티브시키면, 커팅된 퓨즈는 전원전압 인가단(VDD)과 차단되면서 한 번의 과정으로 리페어를 끝낼 수 있게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 결함이 발생한 셀의 리페어 속도를 향상시킴으로써, 반도체 메모리의 생산 비용과 시간을 절감할 수 있다.

Claims (1)

  1. 반도체 메모리 소자의 리던던시 회로에 있어서,
    어드레스 신호와 안티 퓨즈 커팅 제어 신호를 조합하여 커팅 선택 여부를 선택하는 커팅 선택부;
    상기 커팅 선택부의 출력신호를 각각의 게이트단으로 인가받으며 전원전압 인가단과 접지단 사이의 프리차지노드를 공통 드레인단으로 하여 상호 직렬 연결된 제1 피모스 트랜지스터와 엔모스 트랜지스터;
    상기 전원전압 인가단과 상기 프리차지노드 사이에 연결되어 파워-업 제어신호가 게인트단으로 인가되는 제2 피모스 트랜지스터;
    상기 프리차지노드에 항상 턴-온 상태의 제3 피모스 트랜지스터를 매개로 일측단이 접속되며 타측단으로는 내부전압 발생기를 거쳐 발생된 소정의 네거티브 전위를 갖는 전압이 인가되는 안티퓨즈;
    상기 프리차지노드의 전위를 버퍼링하는 버퍼링부;
    상기 버퍼링부를 거쳐 발생된 신호를 일정시간 딜레이시키는 딜레이부; 및
    상기 딜레이부를 거쳐 발생된 신호를 게이트단으로 인가받으며 상기 전원전압 인가단과 상기 제1 피모스 트랜지스터의 사이에 접속된 제4 피모스 트랜지스터
    를 포함하는 리던던시 회로.
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