KR100321168B1

KR100321168B1 - 앤티퓨즈를갖는리던던시회로의리페어회로

Info

Publication number: KR100321168B1
Application number: KR1019980026222A
Authority: KR
Inventors: 김영희; 구기봉
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2002-05-13
Also published as: TW434559B; KR20000004729A; JP3756016B2; JP2000082296A; US6108261A

Abstract

본 발명은 메모리소자의 생산시 결함이 발생할 경우 리던던시회로로 대체하기 위한 레페어시 퓨즈를 절단하여 대체하던 것을 절연파괴에 의해 연결되는 앤티퓨즈를 이용하여 패키지 단계에서 리페어할 수 있도록 한 리던던시회로의 리페어회로에 관한 것으로, 퓨즈를 이용함으로써 결함회로를 리던던시회로로 치환하는 리던던시회로의 리페어회로에 있어서, 퓨즈가 절연파괴로 인해 단락되어 프로그래밍되는 앤티퓨즈로 하여 패키지 단계에서 결함회로를 리던던시회로로 리페어할 수 있다는 이점이 있다.

Description

앤티퓨즈를 갖는 리던던시회로의 리페어회로

본 발명은 리던던시회로의 리페어회로에 관한 것으로서, 보다 상세하게는 메모리소자의 생산시 결함이 발생할 경우 리던던시회로로 대체하기 위한 레페어시 퓨즈를 절단하여 대체하던 것을 앤티퓨즈 프로그래밍 회로에 의해 절연파괴되는 앤티퓨즈를 이용하여 패키지 단계에서 리페어할 수 있도록 한 리던던시회로의 리페어회로에 관한 것이다.

메모리소자에서 수많은 미세 셀중 한 개라도 결함이 있으면 DRAM으로서 제구실을 하지 못하므로 불량품으로 처리된다. 하지만 DRAM의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 이를 불량퓸으로 폐기한다는 것을 수율을 낮추는 비효율적인 처리방식이다. 따라서 이 경우 미리 DRAM내에 설치해둔 리던던시 메모리셀을 이용하여 불량셀을 대체시킴으로써 수율을 높이는 방식을 채용한다. 리던던시회로를 설치함에 따라 칩의 면적이 증가하며 결함구제에 필요한 테스트의 증가등이 문제로 되지만 DRAM에서는 칩의 면적증가가 그다지 많지 않아 64K∼256K DRAM에서부터 본격적으로 채용되고 있다.

메모리셀의 리던던시회로는 서브어레이블록별로 설치하는데 스페어 ROW와 COLUMN을 미리 설치해두어 결함이 발생하여 불량으로 된 메모리셀을 ROW/COLUMN 단위로 리던던시 메모리셀로 치환하는 방식이 주로 사용된다. 웨이퍼 프로세서가 종료되면 테스트를 통해서 불량 메모리셀을 골라내어 그에 해당하는 어드레스를 스페어셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부회로에 행하며 이에 따라 실제 사용할 때에 불량라인에 해당하는 어드레스가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 된다. 이 프로그래밍 방식에는 과전류로 퓨즈를 녹여 끊어버리는 전기 퓨즈방식, 레이저빔으로 퓨즈를 태어 끊어 버리는 방식, 레이저빔으로 접합부를 단락시키는 방식, EPROM 메모리셀로 프로그래밍하는 방식등이 있다. 이방법들중에 레이져로 절단하는 방법이 단순하면서도 확실하고 레이아웃도 용이하여 널리 이용되고 있으며, 퓨즈 재로로는 폴리실리콘 배선 또는 메탈배선이 사용된다.

도1은 종래의 일반적인 퓨즈를 이용하여 결함회로를 리페어하기 위한 리페어회로를 나타낸 회로도이다.

여기에 도시된 바와 같이 상보 프리차지신호(prechb)에 의해 전원전압(VCC)으로 프리차지시키는 작동스위치부(10)와, 퓨즈(PF)를 매개로 작동스위치부(10)와 접지사이에 연결되어 결함회로의 어드레스신호(ADDR)에 턴온되어 퓨즈(PF)의 절단상태를 감지하기 위한 감지신호입력부(20)와, 작동스위치부(10)와 퓨즈(PF)의 일측단의 전압값을 출력하기 위한 출력부(30)와, 퓨즈(PF)의 프로그래밍시 출력부(30)의 값을 안정시키기 위한 래치부(40)로 이루어진다.

위와 같이 이루어진 일반적인 리페어회로를 설명하면 다음과 같다.

상보 프리차지신호(repb)가 저전위로 입력되면 작동스위치부(10)가 턴온되어 전원전압(VCC)이 퓨즈(PF)에 걸린다. 이러한 상태에서 어드레스신호(ADDR)가 입력되면 감지신호입력부(20)가 턴온되어 작동스위치부(10)를 통해 공급된 전원전압(VCC)은 감지신호입력부(20)를 통해 패스가 형성되어 퓨즈(PF)의 일측단 전위는 저전위를 갖게 된다. 이값은 출력부(30)의 인버터를 통해 반전됨으로서 정상상태에서는 상보 리페어(repb)값은 고전위를 유지한다.

이러한 상태에서 폴리실리콘인 퓨즈를 레이저빔으로 절단하게 되면 작동스위치부(10)를 통해 퓨즈(PF)를 매개로 감지신호입력부(10)와 형성된 전류패스는 차단되어 퓨즈(PF)의 일측단 전위는 고전위가 된다. 이 값은 출력부(30)의 인버터에 의해 반전되어 상보 리페어(repb)값은 저전위로 변하게 된다. 그리고 이 출력값은 래치부(40)로 귀환되어 래치부(40)의 PMOS를 턴온시켜 전원전압(VCC)이 출력부(30) 전단으로 공급되도록 함으로서 상보 프리차지신호(prechb)가 입력되지 않더라도 안정적인 출력값을 유지할 수 있도록 한다.

이 상보 리페어(repb)값을 입력받아 결함회로를 여분의 리던던시회로로 교체하여 정상적인 동작을 수행하도록 이루어진다.

그런데 위에 언급된 방법중 고전류를 흘려 보내는 방식에는 고전류 드라이버 및 퓨즈 브로잉 패드가 필요하므로 면적에서 손해가 클뿐만아니라 단선시 발생되는 잔유물이 존재하게 되고 스위치오프현상이 발생한다.

또한, 폴리실리콘을 레이저 빔을 이용하여 절단할 경우에는 정확하게 레이저빔을 조사하기 위한 오차가 발생하고 단선시 발생되는 잔유물이 잔존하게 된다. 그리고 레이저 절단장비는 시간이 많이 소요되고, 어려우며, 부정확하다는 문제점이 있으며 패키지 레벨에서의 수리가 불가능해 단가 및 신뢰성이 떨어진다는 문제점이 있다.

이러한 문제점을 해결하기 위해 패키지 레벨에서도 간단하게 프로그래밍할 수 있는 앤티퓨즈라는 새로운 소자를 도입하게 되었다.

앤티퓨즈는 프로그램시 상부전극과 하부전극간에 인가되는 전압차에 따라 상부전극과 하부전극간에 있는 절연막을 절연파괴전압 이하에서도 쉽게 절연파괴 되도록 하여 두 전극이 단락되도록 한 퓨즈다.

즉, 일반적인 퓨즈의 경우 개방을 시킴으로서 프로그래밍을 수행하는 방식이지만 앤티퓨즈의 경우에는 서로 연결을 시킴으로서 프로그래밍을 수행하는 방식이다.

따라서, 위와 같은 앤티퓨즈를 프로그래밍하여 프로그래밍된 결과를 확인하기 위한 회로가 필요하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 앤티퓨즈 프로그래밍 회로에 의해 상부전극과 하부전극간에 인가되는 전압차에 따라 상부전극과 하부전극간의 절연막이 절연파괴를 일으켜 두 전극을 단락시킴으로서 프로그래밍할 수 있는 앤티퓨즈를 이용하여 패키지 레벨에서도 리던던시회로를 리페어할 수 있도록 한 리던던시회로의 리페어회로를 제공함에 있다.

도1은 종래의 퓨즈를 이용한 리던던시회로의 리페어회로를 나타낸 회로도이다.

도2는 본 발명에 따른 앤티퓨즈를 사용한 리던던시 회로의 리페어회로를 도시한 회로도이다.

도3은 본 발명에 따른 앤티퓨즈를 갖는 리페어회로의 입출력신호를 나타낸 시뮬레이션 그래프이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 작동스위치부 20 : 감지신호입력부

30 : 출력부 40 : 귀환부

50 : 역전류방지부 60 : 파괴전압공급부

70 : 전류차단부 80 : 래치부

상기와 같은 목적을 실현하기 위한 본 발명은 앤티퓨즈 프로그래밍 회로에 의해 절연파괴되어 단락됨으로써 프로그래밍되는 앤티퓨즈를 이용함으로써 결함회로를 리던던시회로로 치환하는 리던던시회로의 리페어 회로에 있어서, 상기 앤티퓨즈가 앤티퓨즈 프로그래밍 회로에 의해 절연파괴되어 단락되는 것을 특징으로 한다.

앤티퓨즈는 낮은 전압에서는 절연상태를 유지하다가 고전압이 인가될 경우 절연파괴가 일어나 단락되도록 설정된 소자이다.

위의 앤티퓨즈 프로그래밍 회로는 하프전원전압으로 프리차지시키는 작동스위치부와, 작동스위치부와 연결되어 과전류가 흐를 경우 절연파괴가 일어나는 앤티퓨즈와, 앤티퓨즈의 프로그래밍된 상태를 확인하기 위한 감지신호를 입력받는 감지신호입력부와, 앤티퓨즈의 절연파괴를 위해 전원전압을 공급하는 파괴전압공급부와, 감지신호입력부의 신호에 따라 앤티퓨즈의 프로그래밍상태를 출력하는 출력부와, 출력부의 신호에 따라 고속저전력으로 강하게 귀환시키는 귀환부와, 귀환부의 신호를 입력받아 파괴전압공급부에서 앤티퓨즈로 공급되는 전류패스를 단속하는 전류차단부와, 귀환부에서 출력부로 흐르는 전류의 흐름을 차단하기 위한 역전류방지부와, 출력부의 신호를 입력받아 앤티퓨즈에 하프전원전압으로 강하게 안정시키는 래치부로 이루어진다.

일반적인 상태, 즉 프로그래밍 신호가 입력되지 않을 때는 작동스위치를 통해 하프전원전압이 프로그래밍 회로에 공급되어 프리차지되고, 래치부에 의해 하프전원전압이 프리차지전압이 불안정할 때 강하게 유지된다.

이와 같은 상태에서 앤티퓨즈를 프로그래밍하기 위한 프로그래밍 신호가 입력되면 파괴전압공급부에 의해 전원전압이 앤티퓨즈에 공급되어 절연파괴가 일어나 프로그래밍된다.

이렇게 앤티퓨즈가 프로그래밍된 다음에는 앤티퓨즈의 프로그래밍된 상태를 확인하기 위해 감지신호입력부를 통해 신호가 입력되면 출력부를 통해 앤티퓨즈가 절연파괴된 상태가 출력부를 통해 출력된다.

또한, 앤티퓨즈가 절연파괴됨에 따라 파괴전압공급부를 통해 전원전압이 공급되는 전류패스가 형성되는데 전류차단부에서 출력부의 신호를 입력받아 전류패스를 차단함으로서 더 이상의 전류가 소모되는 것을 방지하게 된다.

전류차단부의 작동을 위해 출력부의 신호는 귀환부를 통해 강하게 귀한됨으로서 전류의 차단을 고속저전력으로 차단하며 역전류방지부로 인해 귀환부에서 출력부로 흐르는 역전류를 차단하게 된다.

위와 같이 퓨즈를 패키지 단계에서 프로그래밍하고 디코딩부의 출력신호를 달리하며 기준전압발생기의 미세조정부를 조정하여 출력값을 온도와 외부 전압 변동에 대해 안정되게 일정한 전압을 발생시킬 수 있도록 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도2는 본 발명에 의한 실시예로서 앤티퓨즈를 사용한 리던던시 회로의 리페어회로를 도시한 회로도이다.

여기에 도시된 바와 같이 작동스위치부(10)는 앤티퓨즈 프로그래밍회로를 작동시키기 위해 하프전원전압(HVCC)을 단속하여 앤티퓨즈 프로그래밍 회로를 프리차지시키는 제1PMOS(P1)로 이루어진다.

제1PMOS(P1)는 드레인이 하프전원전압(HVCC)에 연결되고 소오스단이 앤티퓨즈(90)의 일측단에 연결된다. 그리고 상보 프리차지신호(prechb)가 게이트단에 입력됨으로서 작동된다.

이후 앤티퓨즈(90)의 일측단과 제1PMOS(P1)의 소오스가 연결된 부분을 노드'A'라고 칭하기로 한다.

감지신호입력부(20)는 접지와 노드'A'에 각각 소오스와 드레인이 연결되고,게이트에는 오류가 발생된 어드레스신호(ADDR)가 연결된 제3NMOS(N3)로 이루어진다.

출력부(30)는 노드'A'의 신호를 반전하는 제1인버터(INV1)와, 제1인버터(INV1)의 출력을 반전하는 제2인버터(INV2)로 이루어진다.

이때 제1인버터(INV1)와 제2인버터(INV2)는 하프전원전압(HVCC)으로 작동되어 출력이 고전위일때 하프전원전압(HVCC)이 된다.

귀환부(40)는 출력전압의 변화를 고속으로 귀환시키기 위해 전원전압(VCC)으로 작동되는 크로스커플드 피드백 루프로서 제6PMOS(P6)와 제7PMOS(P7)로 이루어진다. 즉, 제6PMOS(P6)와 제7PMOS(P7)의 드레인은 전원전압(VCC)과 연결되고, 제6PMOS(P6)의 게이트는 제7PMOS(P7)의 소오스에 연결되고, 제7PMOS(P7)의 게이트는 제6PMOS(P6)의 소오스에 연결된다. 그리고 제6PMOS(P6)의 소오스는 제1NMOS(N1)를 매개로 제1인버터(INV1)의 출력단에 연결되고 제7PMOS(P7)의 소오스는 제2NMOS(N2) 매개로 제2인버터(INV2)의 출력단에 연결된다.

이하, 제6PMOS(P6)의 소오스와 제1NMOS(N1)의 드레인이 연결된 부분을 노드'B'라고 하고, 제7PMOS(P7)의 소오스와 제2NMOS(N2)의 드레인이 연결된 부분을 노드'C'라고 한다.

위의 제1NMOS(N1)와 제2NMOS(N2)는 역전류방지부(50)로 게이트에 하프전원전압(HVCC)이 연결되어 있어 항상 턴온되어있다.

제1NMOS(N1)와 제2NMOS(N2)는 노드'B'와 노드'C'에 전원전압(VCC)이 걸릴 경우 제1인버터(INV1)와 제2인버터(INV2)로 전류패스가 형성되어 전류가 역방향으로흐르게 된다. 그러나 제1NMOS(N1)와 제2NMOS(N2)는 하프전원전압(HVCC)으로 턴온되어 있기 때문에 제1NMOS(N1)와 제2NMOS(N2)로 흐를 수 있는 전류는 하프전원전압(HVCC)에서 문턱전압(Vt)의 차이만큼만 흐르게 되어 역방향으로 흐르는 전류를 방지할 수 있다.

그리고, 파괴전압공급부(60)는 상보 프로그래밍 신호(pgmb)에 의해 작동되어 전원전압(VCC)을 노드'A'로 공급하기 위한 것으로서 제2PMOS(P2)로 이루어진다.

이때, 파괴전압공급부(60)에 의해 공급되는 앤티퓨즈(90)의 파괴전압, 즉 전원전압(VCC)을 차단하여 앤티퓨즈(90)의 프로그래밍 후 발생되는 전류패스를 차단하기 위한 전류차단부(70)로서 제3PMOS(P3)가 연결된다.

위의 제2PMOS(P2)는 드레인에 전원전압(VCC)이 접속되고 소오스에 전류차단부(70)의 제3PMOS(P3)의 드레인과 연결되고, 제3PMOS(P3)의 소오스는 노드'A'에 연결된다. 그리고 제2PMOS(P2)의 게이트에는 상보 프로그래밍 신호(pgmb)가 입력되고, 제3PMOS(P3)의 게이트에는 노드'B'와 연결되어 강한 전원전압(VCC)에 의해 작동되도록 연결된다.

래치부(80)는 노드'A'에 걸리는 전압이 불안정하여 출력신호값이 달라지지 않도록 강하게 안정시키기 위한 프로그래밍 신호(pgm)에 의해 작동되는 제4PMOS(P4)와, 제1인버터(INV1)의 출력신호에 의해 작동되는 제5PMOS(P5)로 이루어진다. 이들 제4PMOS(P4)의 드레인은 하프전원전압(HVCC)과 연결되고, 소오스는 제5PMOS(P5)의 드레인과 연결된다. 그리고 제5PMOS(P5)의 소오스는 노드'A'에 연결된다.

따라서, 일반적인 상태에서는 프로그래밍 신호(pgm)가 저전위이기 때문에 제4PMOS(P4)가 턴온되고, 노드'A'부는 상보 프리차지신호(prechb)에 의해 하프전원전압(HVCC)으로 프리차지 되어 있기 때문에 제1인버터(INV1)의 출력이 저전위가 되어 제5PMOS(P5)가 턴온된다. 그래서 하프전원전압(HVCC)이 노드'A'에 걸림으로서 안정된 상태를 유지한다.

그러나, 앤티퓨즈(90)를 프로그램시키기 위해 프로그래밍 신호(pgm)가 고전위로 변화되면 제4PMOS(P4)가 오프되고 또한 제5PMOS(P5)도 앤티퓨즈가 프로그래밍되면서 제1인버터(INV1)의 출력이 고전위로 바뀌어 오프된다. 따라서, 앤티퓨즈(90)를 프로그래밍하기 위해 노드'A'에 걸린 전원전압(VCC)이 하프전원전압(HVCC)으로 흐르는 전류패스를 차단하게 된다.

위에서 앤티퓨즈(90)의 프로그래밍된 상태를 확인하기 위한 출력단(repb)은 노드'C'로 한다.

도3은 본 발명에 의한 실시예에서의 입출력신호를 나타낸 시뮬레이션 그래프이다.

위와 같이 이루어진 앤티퓨즈 프로그래밍 회로의 작동을 도3에 도시된 입출력신호를 나타낸 시뮬레이션 그래프를 참조하여 설명하면 다음과 같다.

먼저, 정상상태일 때를 살펴보면 다음과 같다.

정상적인 상태에서 작동스위치부(10)의 상보 프리차지신호(prechb)가 저전위상태로 제1PMOS(P1)를 턴온시켜 하프전원전압이 노드'A'에 걸리도록 하여 앤티퓨즈 프로그래밍 회로를 프리차지시킨다.

그러면, 출력부(30)의 출력값은 노드'A'가 고전위로 설정되기 때문에 제1인버터(INV1)에 의해 반전되어 노드'B'가 저전위가 되고, 다시 이 값은 제2인버터 (INV2)에 의해 다시 반전되어 노드'C'가 고전위가 된다.

귀환부(40)에서는 노드'B'가 저전위가 됨으로서 제7PMOS(P7)가 턴온되어 노드'C'는 전원전압(VCC)이 걸리게 되어 출력단(repb)이 고전위가 되고, 노드'C'가 고전위가 됨으로서 제6PMOS(P6)는 강하게 오프되어 노드'B'는 저전위를 유지하게 된다. 이 노드'B'의 값이 전류차단부(70)의 제3PMOS(P3)의 게이트에 입력되어 제3PMOS(P3)가 턴온된 상태를 유지하게 된다.

또한 래치부(80)는 노드'A'가 프리차지되어 고전위가 됨으로서 제1인버터(INV1)에 의해 반전되고 이 값이 다시 제5PMOS(P5)의 게이트에 인가됨으로서 제5PMOS(P5)가 턴온된 상태를 유지한다.

이와 같이 프리차지된 상태에서 상보 프리차지신호(prechb)가 고전위로 전이되고 감지신호입력부(20)를 통해 어드레스신호(ADDR)가 입력되어 제3NMOS(N3)가 턴온된 상태이지만 아직 프로그래밍 신호(pgm)가 입력되지 않기 때문에 앤티퓨즈(90)가 계속 절연상태를 유지하여 노드'A'의 전위는 변하지 않는다.

이후 프로그래밍 신호(pgm)가 입력되면 래치부(80)의 제4PMOS(P4)는 오프되어 하프전원전압(HVCC)이 노드'A'에 공급되는 것을 차단하고, 상보 프로그래밍 신호(pgmb)가 파괴전압공급부(60)의 제2PMOS(P2)를 턴온시켜 전원전압(VCC)이 제3PMOS(P3)를 통해 앤티퓨즈(90)로 공급되어 제3NMOS(N3)를 통해 전류패스가 형성됨으로서 앤티퓨즈(90)가 절연이 파괴되어 프로그래밍된다.

그러면 노드'A'의 전위는 저전위로 바뀌게 되고 제1인버터(INV1)에 의해 반전되어 출력값이 고전위가 된다. 이 값은 제1NMOS(N1)를 통해 전달되어 노드'B'도 고전위가 된다. 제1인버터(INV1)의 출력값을 작동신호로 입력받는 제5PMOS(P5)는 오프되어 노드'A'가 전원전압(VCC)으로 유지됨으로서 역방향으로 흐르는 전류를 차단하게 된다.

또한, 노드'B'가 고전위가 됨으므로서 파괴전압공급부(60)를 통해 전원전압(VCC)이 노드'A'에 공급되도록 하기 위해 턴온되어있는 제3PMOS(P3)를 오프시킴으로서 앤티퓨즈(90)가 프로그래밍됨으로서 형성된 전류패스를 차단하게 되어 더 이상의 전류가 흐르지 못하도록 한다.

제3PMOS(P3)를 귀환부(40)의 전원전압(VCC)으로 강하게 오프시킴으로서 고속으로 제3PMOS(P3)를 오프시킬 수 있으며 귀환부(40)에 의해 안정된 상태를 유지시킬 수 있다.

이렇게 앤티퓨즈(90)가 절연파괴가 일어남으로서 프로그래밍 되면 제3NMOS(N3)의 턴온으로 노드'A'가 저전위가 되고 이 값은 제1인버터(INV1)를 통해 반전된후 다시 제2인버터(INV2)를 통해 반전된 저전위값이 노드'C'에 걸리게 되고 출력단(repb)을 통해 저전위값이 출력된다.

따라서, 노드'C'가 저전위가 됨으로서 제6PMOS(P6)가 턴온되어 노드'B'는 고전위가 된다. 그러면 제7PMOS(P7)는 오프되어 제2인버터(INV2)의 출력값이 그대로 유지된다. 이렇게 귀환부(40)에 의해 출력값은 빨리 안정화되고 전원전압(VCC)에 의해 구동됨으로서 제2인버터(INV2)의 하프전원전압(HVCC)에 의한 출력값보다 강하게 전류차단부(70)를 작동시켜 전류의 소모를 방지할 수 있다.

위와 같이 앤티퓨즈를 이용하여 결함회로를 패키지단계에서 적은 전류소모로 리페어할 수 있다.

상기한 바와 같이 본 발명은 메모리소자의 생산시 결함이 발생할 경우 리던던시회로로 대체하기 위한 레페어시 퓨즈를 절단하여 대체하던 것을 절연파괴에 의해 연결되는 앤티퓨즈를 이용하여 패키지 단계에서 리페어하여 생산수율을 향상시킬 수 있다는 이점이 있다.

또한, 리페어시 사용되는 앤티퓨즈의 리페어회로 출력부에 전원전압으로 구동되는 크로스 커플드 귀환 회로를 두어 앤티퓨즈의 프로그래밍 후 발생되는 전류패스를 빠른 시간에 저전력으로 강하게 차단함으로서 전류의 소모를 현저하게 줄일 수 있다는 이점이 있다.

Claims

앤티퓨즈 프로그래밍 회로에 의해 절연파괴되어 단락됨으로써 프로그래밍 되는 앤티퓨즈를 이용함으로써 결함회로를 리던던시회로로 치환하는 리던던시회로의 리페어 회로에 있어서, 상기 앤티퓨즈 프로그래밍 회로는

하프전원전압으로 프리차지시키는 작동스위치부와,

상기 작동스위치부와 연결되어 과전류가 흐를 경우 절연파괴가 일어나는 앤티퓨즈와,

상기 앤티퓨즈의 프로그래밍된 상태를 확인하기 위한 감지신호를 입력받는 감지신호입력부와,

상기 앤티퓨즈의 전연파괴를 위해 전원전압을 공급하는 파괴전압공급부와,

상기 감지신호입력부의 신호에 따라 상기 앤티퓨즈의 프로그래밍상태를 출력하는 출력부와,

상기 출력부의 신호에 따라 고속저전력으로 강하게 귀환시키는 귀환부와,

상기 귀환부의 신호를 입력받아 상기 파괴전압공급부에서 상기 앤티퓨즈로 공급되는 전류패스를 단속하는 전류차단부와,

상기 귀환부에서 출력부로 흐르는 전류의 흐름을 차단하기 위한 역전류방지부와,

상기 출력부의 신호를 입력받아 상기 앤티퓨즈에 하프전원전압으로 강하게 안정시키는 래치부

로 이루어진 것을 특징으로 하는 앤티퓨즈를 갖는 리던던시회로의 리페어회로.
제1항에 있어서, 상기 작동스위치부는

하프전원전압단과 앤티퓨즈의 일측단에 매개되어 프리차지신호에 의해 작동되는 제1PMOS

로 이루어진 것을 특징으로 하는 앤티퓨즈를 갖는 리던던시회로의 리페어회로.
제1항에 있어서, 상기 감지신호입력부는

상기 앤티퓨즈의 일측단과 접지단 사이에 매개되어 감지신호에 의해 작동되는 제3NMOS

로 이루어진 것을 특징으로 하는 앤티퓨즈를 갖는 리던던시회로의 리페어회로.
제1항에 있어서, 상기 파괴전압공급부는

전원전압단과 상기 전류차단부에 매개되어 프로그래밍 신호에 의해 작동되는 제2PMOS

로 이루어진 것을 특징으로 하는 앤티퓨즈를 갖는 리던던시회로의 리페어회로.
제1항에 있어서, 상기 출력부는

상기 앤티퓨즈의 일측단과 연결되어 하프전원전압으로 구동되어 입력신호를 반전시키기는 제1인버터와,

하프전원전압으로 구동되어 상기 제1인버터의 입력신호를 반전시키는 제2인버터

로 이루어진 것을 특징으로 하는 앤티퓨즈를 갖는 리던던시회로의 리페어회로.
제1항에 있어서, 상기 전류차단부는

상기 파괴전압공급부의 출력단과 상기 앤티퓨즈의 일측단에 매개되어 상기 출력부의 출력신호에 의해 작동되는 제5PMOS

로 이루어진 것을 특징으로 하는 앤티퓨즈를 갖는 리던던시회로의 리페어회로.
제1항에 있어서, 상기 귀환부는

하프전압으로 작동되는 상기 출력부의 출력전압을 강하게 유지시키기 위해 전원전압으로 작동되는 크로스커플드 피드백 루프

인 것을 특징으로 하는 앤티퓨즈를 갖는 리던던시회로의 리페어회로.
제1항에 있어서, 상기 역전류방지부는

전원전압으로 작동되는 상기 귀환부의 출력전압이 상기 출력부로 흐르는 것을 방지하기 위해 하프전원전압으로 작동되는 트랜지스터

이루어진 것을 특징으로 하는 앤티퓨즈를 갖는 리던던시회로의 리페어회로.
제1항에 있어서, 상기 래치부는

프로그래밍 신호에 의해 작동되며 하프전원전압을 공급하는 제4PMOS와,

상기 제4PMOS와 직렬로 연결되어 상기 출력부의 신호에 따라 상기 앤티퓨즈와 하프전원전압단과의 경로를 단속하는 제5PMOS

로 이루어진 것을 특징으로 하는 앤티퓨즈를 갖는 리던던시회로의 리페어회로.