KR20020074574A - 반도체 메모리 장치의 리페어 회로 - Google Patents

Abstract

본 발명은 메모리 장치의 리페어 회로에 관한 것으로, 리페어 회로의 퓨즈부 일측단에 프리차지를 안정시키는 프리차지 안정부를 추가하여, 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐 경우 프리차지 안정부를 통해 퓨즈부의 일측단을 프리차지 시켜, 노이즈가 입력되더라도 안정된 리페어 신호가 출력되도록 함으로써 회로의 신뢰성을 높일 뿐만 아니라 반도체 소자의 수율을 향상시킬 수 있는 메모리 장치의 리페어 회로에 관한 것이다.

Description

반도체 메모리 장치의 리페어 회로 {Repair circuit for memory device of semiconductor}

본 발명은 반도체 메모리 장치의 리페어 회로에 관한 것으로서, 보다 상세하게는 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐때, 퓨즈부의 일측단을 프리차지 시키는 프리차지 안정부를 추가하여 리페어 회로를 구성함으로써 노이즈가 입력되더라도 안정적인 리페어 신호가 출력 되도록 하는 반도체 메모리 장치의 리페어 회로에 관한 것이다.

반도체 메모리 장치의 리페어 회로는 웨이퍼 제조 공정이 종료되면 테스트를 통해 불량 메모리 셀을 골라내어 그에 해당하는 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부에서 행하고, 이에 따라 실제 사용할 때 불량 라인에 해당하는 어드레스가 입력되면 리던던시 셀의 라인으로 선택이 바뀌게 된다.

반도체 메모리 장치의 리페어 회로는 웨이퍼 제조 공정이 종료되면 테스트를 통해 불량 메모리 셀을 골라내어 불량 메모리셀을 지정하는 어드레스 신호를 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부에서 행하는데, 실제 사용할 때 불량 라인에 해당하는 어드레스가 입력되면 메모리의 리던던시 셀을 서브 어레이 블록별로 설치하여, 결함이 발생해 불량이 된 메모리 셀을 로(row)와 칼럼(column)단위의 리던던시 메모리 셀로 대체시킨다.

이러한 프로그램 방식에서는 과전류로 퓨즈를 녹여 끊어버리는 전기 퓨즈방식, 레이저빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저빔으로 접합부를 단락시키는 방식, EPROM 메모리 셀로 프로그래밍하는 방식 등이 있다. 이 방법들 중에 레이저 빔으로 퓨즈를 절단하는 방법이 단순하면서도 확실하여 이 방식이 널리 사용되고 있다.

도 1은 종래 기술에 의한 반도체 메모리 장치의 리페어 회로도이다.

여기에 도시된 바와 같이, 리페어 회로는 프리차지 신호에 의해 전원 전압을 프리차지 시키는 프리차지 신호 입력부(10)와, 어드레스 신호가 입력되는 어드레스 신호 입력부(30)와, 프리차지 신호 입력부의 일측단과 연결되고 과전류가 흐를 경우 절연 파괴가 일어나는 퓨즈부와(20), 퓨즈부의 프로그래밍 상태를 출력하는 출력부(40)와, 퓨즈의 프로그래밍시 출력부의 값을 안정시키기 위한 래치부(50)로 이루어진다.

위와 같이 이루어진 일반적인 리페어 회로를 설명하면 다음과 같다.

상기 리페어 회로에서 프리 차지 신호가 저전위로 제 1 PMOS트랜지스터(11)의 게이트에 입력되면, 프리차지 신호 입력부(10)가 턴온되어 전원전압(VCC)을 퓨즈부(20)에 인가하게 된다. 이 상태에서 어드레스 신호가 어드레스 신호 입력부(30)의 NMOS트랜지스터의 게이트에 인가되면, 선택된 어드레스 라인의 NMOS트랜지스터가 턴온되어 퓨즈부(20)와 NMOS트랜지스터를 통해 전류 패스가 형성되어, 프리차지 신호가 방전되므로 A 노드는 저전위가 된다. 이 값은 출력부의 인버터를 통해 버퍼링 되어 정상 상태에서는 고전위의 출력값을 유지하게 된다.

이 고전위의 출력 값은 출력 값을 안정시키는 래치부(50)의 제 2 PMOS 트랜지스터(51)를 통해 저전위가 되어 A 노드에 저전위를 형성시켜, 계속 해서 출력값을 안정된 상태가 되도록 하기 때문에 리던던시 셀을 선택하지 않게 된다.

그러나, 메모리 셀에 불량이 발생하여 리던던시 셀을 사용하기 위해 퓨즈를 절단하여 리페어를 수행하는 경우 퓨즈를 레이저빔으로 절단하게 되면 퓨즈가 파괴되어 A 노드의 전위는 고전위가 되고, 이 값은 출력부(40)를 통해 버퍼링 되고, 출력된 저전위 값을 바탕으로 래치부(50)를 통해 결함이 발생한 셀을 찾아서 어드레스 입력시 리던던시 셀로 대체하여 정상적인 동작이 수행 되도록 한다.

하지만 불량 셀을 리던던시 셀로 교체 하기 위한 리페어 신호를 출력한 후 리페어 회로의 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐 때, 퓨즈부의 일측단의 프리차지가 불안정하게 되면 리페어 회로의 출력 값이 불안정하게 변하게 되어 정상적인 리페어를 수행하지 못하는 문제점이 있다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로 본 발명의 목적은 리페어 회로에 프리차지 안정부를 추가하여 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐 때, 리페어 회로의 퓨즈부 일측단을 프리차지 안정부를 통해 프리차지시켜 노이즈가 입력되더라도 안정된 리페어 신호를 출력하도록 하는 반도체 메모리 장치의 리페어 회로를 제공 하는데 있다.

도1은 종래 기술에 의한 반도체 메모리 장치의 리페어 회로이다.

도2은 본 발명에 의한 반도체 메모리 장치의 리페어 회로이다.

도3은 본 발명에 의한 프리차지 신호와 어드레스 신호의 변화를 나타낸 타이밍 차트이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 프리차지 신호 입력부 11 : 제 1 PMOS트랜지스터

20 : 퓨즈부(PF) 30 : 어드레스 신호 입력부

40 : 출력부 41 : 제 1 인버터

50 : 래치부 51 : 제 2 PMOS트랜지스터

60 : 프리차지 안정부 61 : 제 2 인버터

62 : NAND 게이트 63 : 제 3 인버터

64 : 제 1 NMOS트랜지스터

상기와 같은 목적을 달성하기 위하여 본 발명의 리페어 회로는, 프리차지 신호에 응답하여 전원 전압으로 프리차지 시키는 프리차지 신호 입력부와, 프리차지신호 입력부의 출력단에 일측이 연결되어 과전류가 흐를 경우 절연 파괴가 일어나는 퓨즈부와, 퓨즈부와 접지 단자 사이에 연결되어 결함이 발생된 어드레스 입력에 따라 턴온되어 퓨즈부가 프로그래밍될 수 있도록 하며 프로그래밍된 상태를 확인하기 위한 어드레스 신호 입력부와, 어드레스 신호 입력부의 신호에 따라 퓨즈부의 프로그래밍 상태를 출력하는 출력부와, 출력부의 출력 값을 안정시키기 위한 래치부와, 퓨즈의 일측단에 연결되어 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐 때 퓨즈부의 일측단을 프리차지 시키기 위한 프리차지 안정부를 더 포함하여 이루어진 것을 특징으로 한다.

위와 같은 본 발명은, 리페어 회로에서 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐 때, 리페어 회로의 퓨즈부 일측단을 프리차지 안정부를 통해 프리차지시켜 노이즈가 입력되어도 안정된 리페어 신호가 출력 되도록 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도2는 본 발명에 따른 리페어 회로를 나타낸 회로도이다.

여기에 도시된 바와 같이 리페어 회로는 프리차지 신호에 응답하여 전원 전압으로 프리차지 시키는 프리차지 신호 입력부(10)와, 프리차지 신호 입력부의 출력단에 일측이 연결되어 과전류가 흐를 경우 절연 파괴가 일어나는 퓨즈부(20)와, 퓨즈부와 접지 단자 사이에 연결되어 결함이 발생된 어드레스 입력에 따라 턴온되어 퓨즈부가 프로그래밍될 수 있도록 하며 프로그래밍된 상태를 확인하기 위한 어드레스 신호 입력부(30)와, 어드레스 신호 입력부의 신호에 따라 퓨즈부의 프로그래밍 상태를 출력하는 출력부(40)와, 출력부의 출력 값을 안정시키기 위한 래치부(50)와, 퓨즈의 일측단에 연결되어 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐 때 퓨즈부의 일측단을 프리차지시키기 위한 프리차지 안정부(60)로 구성된다.

상기의 프리차지 안정부(60)는 어드레스 신호를 반전시키는 제 2 인버터(61)와, 제 2 인버터의 출력값과 프리차지 신호를 입력받아 신호를 버퍼링 시키는 NAND 게이트와, NAND게이트의 출력 신호를 반전시키는 제 3 인버터(61)와, 상기 퓨즈부의 일측단과 연결되어 제 3 인버터의 출력 신호에 응답하여 퓨즈부의 일측단에 전원 전압을 인가하는 제 1 NMOS트랜지스터(64)로 이루어진다.

위와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다.

상기의 제 1 PMOS 트랜지스터(11)로 이루어진 프리차지 신호 입력부(10)에 프리차지 신호가 저전위로 제 1 PMOS 트랜지스터(11)의 게이트에 입력되면 프리차지 신호 입력부(10)는 턴온되어, 제 1 PMOS 트랜지스터(11)의 베이스에 인가된 전원전압(VCC)을 퓨즈부(20)의 일측단인 A 노드에 인가하게 된다. 이 상태에서 어드레스 신호가 NMOS 트랜지스터의 게이트에 입력되면 어드레스 신호 입력부(30)가 턴온되어 접지전압을 인가하고, 프리차지 신호 입력부(10)를 통해 공급된 전원전압(VCC)은 어드레스 신호 입력부(30)의 소스를 통해 패스가 형성되어 퓨즈부(20)의 일측단인 A 노드에 저전위를 형성하고, 이 저전위는 출력부(40)의 제 1 인버터(41)를 통해 버퍼링되어 고전위의 출력값을 유지하게 된다. 이 고전위 값은 출력값을 안정시키는 래치부(50)의 제 2 PMOS트랜지스터(51)의 게이트에 입력되고, 제 2 PMOS 트랜지스터의 베이스를 통해 공급된 전원 전압(VCC)은 제 2 PMOS 트랜지스터의 소스와 연결된 A 노드에 저전위를 형성하게 되어, 계속 해서 출력값을 안정된 상태가 되도록 하기 때문에 노말 셀의 데이터를 읽게 된다.

그러나 노말 셀에 불량이 발생하여 리던던시 셀을 사용하기 위해 리페어 퓨즈를 절단시켜 리페어 시키는 경우, 퓨즈가 레이저빔에 의해 절단되면 퓨즈(20)가 파괴되어 A 노드의 전위는 고 전위가 되고 이값은 출력부(40)를 통해 버퍼링되어 저전위가 된다.

이때, 리페어 회로는 출력된 저전위 값을 바탕으로 래치부(50)를 통해 결함이 발생한 셀을 어드레스 입력시 리던던시 셀로 대체하여 정상적인 동작을 수행하게 되는데, 어드레스 신호와 프리차지 신호가 액티브 상태가 아닐 때는 프리차지 안정부(60)를 통해 퓨즈부의 일측단이 프리차지 되도록 한다.

상기 프리차지 안정부(60)의 동작을 살펴보면 제 2 인버터(61)에 저전위로 입력되어 반전된 어드레스 신호와 고전위의 상태로 입력된 프리차지 신호가 NAND게이트(62)를 통해 반전되고 저전위의 상태가 되고, 이 신호가 제3 인버터(63)를 통해 다시 반전되어 고전위로 제 1 NMOS트랜지스터(64)의 게이트에 인가되면, 제 1 NMOS트랜지스터(64)가 턴온되어 퓨즈부의 일측단인 A 노드에 전원 전압을 인가하여 A 노드를 프리차지 시키게 된다.

도3은 본 발명에 의한 프리차지 신호와 어드레스 신호의 변화를 나타낸 타이밍 차트이다.

도3의 B구간에서와 같이 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐 때, 리페어 회로의 퓨즈부 일측단의 프리차지 상태가 불안정하여 출력부에 노이즈가 입력되더라도 프리차지 안정부(60)를 통해 퓨즈부의 일측단을 프리차지 시킴으로써 노이즈가 입력되어도 안정적인 리페어 신호가 출력되도록 한다.

상기한 바와 같이 본 발명은 퓨즈부의 일측단에 프리차지 안정부를 추가하여 리페어 회로를 구성하여 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐 때 프리차지 안정부를 통해 퓨즈부의 일측단을 프리차지 시켜 노이즈가 입력되더라도 안정적인 리페어 신호를 출력하도록 함으로써 회로의 신뢰성을 높일 뿐만 아니라 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.

Claims (2)

1. 반도체 메모리 장치의 리페어 회로에 있어서,

   프리차지 신호에 응답하여 전원 전압으로 프리차지 시키는 프리차지 신호 입력부와,

   상기 프리차지 신호 입력부의 출력단자에 일측이 연결되어 과전류가 흐를 경우 절연 파괴가 일어나는 퓨즈부와

   상기 퓨즈부와 접지 단자 사이에 연결되어 결함이 발생된 어드레스 입력에 따라 턴온되어 상기의 퓨즈부가 프로그래밍될 수 있도록 하며 프로그래밍된 상태를 확인하기 위한 어드레스 입력부와,

   상기 어드레스 입력부의 신호에 따라 상기 퓨즈부의 프로그래밍 상태를 출력하는 출력부와,

   상기 출력부의 출력 값을 안정시키기 위한 래치부와

   상기 프리차지 신호와 어드레스 신호가 액티브 상태가 아닐 경우 퓨즈부의 일측단을 안정하게 프리차지 시키기 위해 연결된 프리차지 안정부,

   를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
2. 제 1항에 있어서 상기 프리차지 안정부는,

   어드레스 신호를 반전시키는 제 1 인버터와 ,

   상기 제 1 인버터의 출력값과 프리차지 신호를 입력받아 신호를 버퍼링 시키는 NAND 게이트와,

   상기 NAND게이트의 출력 신호를 반전시키는 제 2 인버터와,

   상기 퓨브부의 일측단과 연결되어 상기 제 2 인버터의 출력 신호에 응답하여 퓨즈부의 일측단에 전원 전압을 인가하는 NMOS트랜지스터,

   로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.