KR100341685B1 - 온도에 의존하는 반도체 소자의 테스트 및 보수 로직을구비한 회로 - Google Patents

온도에 의존하는 반도체 소자의 테스트 및 보수 로직을구비한 회로 Download PDF

Info

Publication number
KR100341685B1
KR100341685B1 KR1019990049159A KR19990049159A KR100341685B1 KR 100341685 B1 KR100341685 B1 KR 100341685B1 KR 1019990049159 A KR1019990049159 A KR 1019990049159A KR 19990049159 A KR19990049159 A KR 19990049159A KR 100341685 B1 KR100341685 B1 KR 100341685B1
Authority
KR
South Korea
Prior art keywords
test
temperature
self
semiconductor
semiconductor memory
Prior art date
Application number
KR1019990049159A
Other languages
English (en)
Other versions
KR20000035292A (ko
Inventor
로드릭 맥코넬
데트레프 리히터
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR20000035292A publication Critical patent/KR20000035292A/ko
Application granted granted Critical
Publication of KR100341685B1 publication Critical patent/KR100341685B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 반도체 소자(2)의 반도체 칩(1)에 적어도 하나의 온도 센서(3)가 제공된, 온도에 의존하는 반도체 소자의 테스트 및 보수 로직(4)을 구비한 회로에 관한 것이다. 부가로, 반도체 칩(1)에서 온도 센서(3)를 구비한 반도체 소자(2)와 셀프 테스트 및 보수 로직(4)이 서로 접속된다.

Description

온도에 의존하는 반도체 소자의 테스트 및 보수 로직을 구비한 회로{CIRCUIT WITH LOGIC FOR TESTING AND REPAIRING TEMPERATURE-DEPENDENT SEMICONDUCTOR ELEMENT}
본 발명은 반도체 소자의 반도체 칩에 적어도 하나의 온도 센서가 제공된, 온도에 의존하는 반도체 소자의 테스트 및 보수 로직을 구비한 회로에 관한 것이다.
반도체 소자, 예컨대 반도체 메모리는 고객들에게 인도되기 전에 그것이 일정한 온도에서 완벽하게 동작하는지의 여부가 체크된다. 지금까지는 이것을 위해 반도체 메모리가 테스터내에 삽입되고, 거기서 반도체 메모리에 작용하는 온도가 외부에서 세팅될 수 있다. 상기 온도가 예컨대 87℃에 이르면, 테스터내에서 반도체 메모리의 동작 가능성이 체크된다. 이것을 위해 일정한 테스트 신호가 반도체 메모리에 공급된다.
테스터에서 온도가 조절될 수 없으면, 테스트 결과가 종종 만족스럽지 못한데, 그 이유는 반도체 메모리의 일정한 특성이 온도에 강력히 의존하기 때문이다. 또한, 테스트 온도, 즉 예컨대 전술한 87℃에서 반도체 메모리의 모든 가능한 에러가 확실하게 검출될 수 없을 수도 있다.
IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION(VLSI) SYSTEMS, 5권, 3호, 1997년 9월, 페이지 270-276에는 MOS 회로로 이루어지며 온도 검출을 위해 집적 회로에 조립될 수 있는 CMOS 센서가 공지되어 있다. 그러나, 상기 간행물에는 메모리의 테스트에 관한 것은 언급되지 않는다.
끝으로, 독일 특허 공개 제 198 28 192 A1(GR 98 P 1943 DE)에는 테스트될 반도체 메모리의 칩 온도를 제어하기 위한 회로가 공지되어 있다. 상기 회로에서는 적어도 하나의 온도 센서가 반도체 메모리의 칩내에 제공된다. 칩내에서 반도체 메모리 및 온도 센서가 온도 제어 유닛에 접속된다. 따라서, 반도체 메모리의 칩 온도가 상이한 값으로 세팅될 수 있으므로, 반도체 메모리의 일정 특성이 온도에 강력히 의존할 때도 양호한 테스트 커버링이 이루어질 수 있다.
그러나, 이러한 공지된 회로에 의해서는 테스트 중인 반도체 메모리를 즉각적으로 보수할 수 없다. 오히려, 테스트의 종료 후에야 반도체 메모리의 보수가 이루어질 수 있다. 상기 보수는 예컨대, 통상의 레이저 퓨즈의 사용에 의해 이루어질 수 있다. 상기 퓨즈는 테스트시에 검출된 반도체 메모리의 에러 장소에 제공된다.
다른 방법은 반도체 메모리의 매 초기 동작시 마다 그것의 칩상에 제공된 테스트 및 보수 로직에 의해 반도체 메모리를 테스트하고 보수하는 것이다. 즉, 여기서는 보수가 반도체 메모리의 칩상에서 직접 이루어진다. 그러나, 이러한 조치는 만족스런 결과를 제공하지 못하는데, 그 이유는 상기 경우 반도체 메모리가 필요한 동작 온도에서 테스트되지 않기 때문이다.
본 발명의 목적은 반도체 소자의 칩이 상이한 온도로 테스트 후에 보수될 수 있도록 구성된, 온도에 의존하는 소자의 테스트 및 보수 로직을 구비한 회로를 제공하는 것이다.
도 1은 본 발명에 따른 회로의 제 1 실시예의 블록 회로도.
도 2는 본 발명에 따른 회로의 제 2 실시예의 블록 회로도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 칩 2: 반도체 메모리
3: 온도 센서
4: 셀프 테스트 및 보수 로직
10: 셀프 테스트 로직 11: 보수 로직
12: 비교기
상기 목적은 본 발명에 따라 반도체 칩에서 온도 센서를 구비한 반도체 소자와 셀프 테스트 및 보수 로직이 서로 접속됨으로써 달성된다.
회로는 반도체 칩에 반도체 소자 및 온도 센서에 부가해서 셀프 테스트 및 보수 로직을 포함하므로, 독일 특허 공개 제 198 28 192 A1호에 따른 회로에서와 같이, 테스트 과정 동안 동작 온도가 세팅될 뿐만 아니라, 매 초기 동작마다 또는 다른 적합한 시점에서 테스트 공정에 이어서 바로 보수가 이루어질 수 있다. 보수, 즉 반도체 소자로서 반도체 메모리에서 에러를 가진 메모리 장소의 대체는 레이저 퓨즈의 제공에 의해 영구적으로 정적으로 이루어지거나 또는 별도의 레지스터에서 리던던트 메모리 소자의 접속에 의해 일시적으로 이루어질 수 있다.
본 발명은 셀프 테스트 및 보수 로직에 의한 보수와, 반도체 소자의 반도체 칩내에 포함된 온도 센서에 의한 온도에 의존하는 테스트의 바람직한 결합을 가능하게 한다.
구체적인 실시예에서, 본 발명에 따른 회로는 반도체 소자로서 반도체 메모리를 포함한다. 반도체 메모리의 반도체 칩에는 부가로 온도 센서, 예컨대 온도에 의존하는 발진기, 및 셀프 테스트 및 보수 로직(BIST)이 포함된다. 상기 회로에 의해 반도체 메모리의 '셀프 보수'가 이루어져야 하면, 먼저 온도 센서에 의해 그 온도가 체크된다. 거기서 검출된 온도가 테스트에 부적합하면, 먼저 BIST에 의해 온도 변동 동작이 접속된다. 그 경우 온도 센서에 의해 적합한 온도에 도달이 지시되면, 즉시 셀프 테스트가 시작된다. 상기 셀프 테스트 동안 온도가 재차 적합한 온도와 달라지면, 상기 셀프 테스트가 중단된다. 그리고 온도 변동 동작이 단시간 동안 재차 접속된다. 이렇게 함으로써, 적합한 온도에서 반도체 메모리가 확실하게 테스트될 수 있다.
모든 에러를 가진 메모리 셀을 찾아낸 후에, BIST에서 적합한 보수 구성 배치가 산출됨으로써, 후속해서 예컨대 리던던트 메모리 셀에 대한 레지스터의 세팅에 의해 또는 전기적으로 세팅 가능한 퓨즈 블록의 프로그래밍에 의해 보수가 이루어진다. 반도체 메모리의 보수가 종료되면, 반도체 메모리가 에러를 갖지 않는 것으로 지시된다. 이러한 보수가 불가능하다면, 이것도 마찬가지로 정보로서 지시될 수 있다.
이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.
도면에서, 서로 상응하는 부분은 동일한 도면 부호를 갖는다.
도 1에서 반도체 칩(1)에는 반도체 소자의 예로서 반도체 메모리(2), 상기 반도체 메모리 근처에 제공된 또는 바로 인접한 온도 센서(3) 및 셀프 테스트 및 보수 로직(4)이 집적된다. 전술한 공지의 CMOS 회로로 이루어질 수 있는 온도 센서(3)는 반도체 메모리(2)의 영역에서 반도체 칩(1)의 온도를 측정하고, 화살표(5)로 표시된 바와 같이, 상기 온도를 셀프 테스트 및 보수 로직(4)으로 전송한다. 온도 센서(3)에 의해 검출된 반도체 칩(1)의 온도가 테스트 온도 범위에 놓이면, 화살표(6)로 표시된 바와 같이, 셀프 테스트 및 보수 로직(4)이 테스트 모드를 개시시킨다. 온도 센서(3)에 의해 검출된 반도체 칩(1)의 온도가 테스트 온도 범위 밖에 놓이면, 셀프 테스트 및 보수 로직(4)에 의해 반도체 칩(1)의 온도가 상승하거나 또는 강하한다(참고: 화살표 7).
셀프 테스트 및 보수 로직(4)에 의해 테스트 온도에 대한 상이한 영역이 세팅될 수 있으면, 상이한 테스트 온도에서 반도체 메모리(2)의 신뢰도가 체크될 수 있다. 따라서, 큰 테스트 커버링이 이루어짐으로써, 온도에 강력히 의존하는 반도체 메모리의 특성이 확실히 체크될 수 있다.
셀프 테스트 및 보수 로직(4)에 의해 이루어지는 반도체 메모리(2)의 테스트 동안, 예컨대 하나 이상의 에러를 가진 메모리 셀의 발견 시에 생길 수 있는 에러가 검출되면, 셀프 테스트 및 보수 로직(4)이 보수 구성 배치를 산출한 다음, 통상의 방식으로 예컨대 리던던트 메모리 셀 필드의 퓨즈를 반도체 메모리(2)에 제공하는 방식으로, 보수를 수행한다. 이러한 보수는 화살표(8)로 표시된다.
보수의 종료 후에 에러 없는 반도체 메모리(2)가 인에이블되거나(화살표 14) 또는 보수될 수 없는 것으로(화살표 15) 외부로 지시된다.
반도체 메모리(2)에서 전술한 테스트 및 보수 과정은 반도체 칩(1)내로 공급되는 BIST 스타트 신호(참고: 화살표 13)에 의해 언제나 트리거될 수 있으므로, 반도체 메모리(2)의 매 초기 동작시 또는 다른 적합한 시점에서 테스트 및 보수 과정이 실행될 수 있다. 전술한 바와 같이, 정적인 보수 대신에 경우에 따라 일시적인 보수가 레지스터 형태의 별도의 전기 메모리 소자에 의해 이루어질 수 있다.
도 2는 온도 센서(3)가 반도체 메모리(2) 근처에 제공된, 본 발명에 따른 회로의 제 2 실시예를 도시한다. 여기서는 도 1에 따른 실시예에도 존재하는 반도체 메모리(2)의 인터페이스(16)가 별도로 도시된다. 온도 센서는 예컨대 25℃까지, 25℃ 내지 75℃, 75℃ 내지 125℃ 및 125℃ 를 초과하는 온도 범위를 가질 수 있다. 상기 4개의 온도 범위는 예컨대 디지털로 00, 01, 10 또는 11로 표시될 수 있다. 상응하는 디지털 값이 2비트 버스(참고: 화살표 5)를 통해 셀프 테스트 로직(10) 및 보수 로직(11)으로 이루어진 셀프 테스트 및 보수 로직(4)으로 공급된다. 지시된 온도가 셀프 테스트 로직(10)에 의해 미리 주어진 범위 내에 놓이면, 테스트 모드의 개시가 버스(참고: 화살표 6)를 통해 이루어진다. 지시된 온도가 상기 범위 내에 놓이지 않으면, 칩 온도가 상응하게 변동된다(참고: 화살표 7).
테스트 동안 반도체 메모리(2)에서 검출된 데이터는 버스(참고: 화살표 9)를 통해 셀프 테스트 로직(10)에 공급되고 거기서 비교기(12)내에서 체크된다. 에러가 검출되면, 상응하는 리던던트 메모리 셀이 반도체 메모리(2)내에 세팅된다(참고: 화살표 8). 이 경우, 리던던트 메모리 셀이 상응하는 레지스터의 세팅에 의해 키잉될 수 있다. 다른 가능성은 셀프 테스트 및 보수 로직(4)이 리던던트 메모리 셀을 불휘발성 메모리 소자(예컨대, EPROM, 플래시 메모리, 전기 퓨즈)의 프로그래밍에 의해 세팅하는 것이다.
본 발명에 따른 회로는 바람직하게는 예컨대 DRAM 등과 같은 반도체 메모리에 사용될 수 있다. 그러나, 본 발명의 회로는 온도에 의존하는 테스트가 이루어지고 리던던트 소자를 포함하는 그 밖의 반도체 소자에도 사용될 수 있다.
본 발명에 따른 회로에 의해, 반도체 소자의 칩이 상이한 온도로 테스트 후에 보수될 수 있다.

Claims (8)

  1. 반도체 소자와;
    상기 반도체 소자에 접속된 셀프-테스트 및 보수 로직 회로와;
    상기 셀프-테스트 및 보수 로직 회로에 접속된, 상기 반도체 칩의 온도를 측정하는 적어도 하나의 온도 센서;
    를 포함하는 반도체 칩을 구비하는 것을 특징으로 하는 회로.
  2. 제 1항에 있어서,
    상기 셀프-테스트 및 보수 로직 회로는 온도-제어 유닛을 포함하는 것을 특징으로 하는 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 온도 제어 유닛은, 상기 반도체 칩의 온도에 대한 상기 적어도 하나의 온도 센서에 의해 기록된 값이 테스트 온도 범위 밖에 놓이는 경우 온도 변경 모드로 전환되는 것을 특징으로 하는 회로.
  4. 제 1항 또는 제2항에 있어서,
    상기 셀프-테스트 및 보수 로직 회로는 셀프-테스트 로직 회로로서 기능하는 마이크로프로세서와 보수 로직 회로를 가지는 것을 특징으로 하는 회로.
  5. 제 4항에 있어서,
    상기 셀프-테스트 로직 회로는 비교기를 가지는 것을 특징으로 하는 회로.
  6. 제 1항 또는 제 2항에 있어서,
    상기 반도체 소자는 리던던트 메모리셀을 가지는 반도체 메모리이고, 상기 셀프-테스트 및 보수 로직 회로는 상기 반도체 메모리 내에 상기 리던던트 메모리셀을 세팅하는 것을 특징으로 하는 회로.
  7. 제 1항 또는 제 2항에 있어서,
    상기 반도체 메모리는 레지스터를 가지며, 상기 셀프-테스트 및 보수 로직 회로는 상기 레지스터 세팅을 통하여 상기 리던던트 메모리셀 내에서 접속되는 것을 특징으로 하는 회로.
  8. 제 1항 또는 제 2항에 있어서,
    상기 리던던트 메모리셀은 불휘발성 메모리 소자를 가지고, 상기 셀프-테스트 및 보수 로직 회로는 상기 불휘발성 메모리 소자의 프로그래밍을 통하여 상기 리던던트 메모리셀을 세팅하는 것을 특징으로 하는 회로.
KR1019990049159A 1998-11-13 1999-11-08 온도에 의존하는 반도체 소자의 테스트 및 보수 로직을구비한 회로 KR100341685B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19852430A DE19852430C2 (de) 1998-11-13 1998-11-13 Schaltungsanordnung mit temperaturabhängiger Halbleiterbauelement-Test- und Reparaturlogik
DE19852430.7 1998-11-13

Publications (2)

Publication Number Publication Date
KR20000035292A KR20000035292A (ko) 2000-06-26
KR100341685B1 true KR100341685B1 (ko) 2002-06-22

Family

ID=7887726

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990049159A KR100341685B1 (ko) 1998-11-13 1999-11-08 온도에 의존하는 반도체 소자의 테스트 및 보수 로직을구비한 회로

Country Status (6)

Country Link
US (1) US6297995B1 (ko)
EP (1) EP1008858B1 (ko)
JP (1) JP2000156093A (ko)
KR (1) KR100341685B1 (ko)
DE (2) DE19852430C2 (ko)
TW (1) TW446952B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6488405B1 (en) * 2000-03-08 2002-12-03 Advanced Micro Devices, Inc. Flip chip defect analysis using liquid crystal
JP2002109899A (ja) * 2000-07-26 2002-04-12 Mitsubishi Electric Corp 半導体記憶装置およびそれを備える半導体集積回路装置
US6865694B2 (en) * 2002-04-30 2005-03-08 Texas Instruments Incorporated CPU-based system and method for testing embedded memory
DE10354443B4 (de) * 2003-11-21 2008-07-31 Infineon Technologies Ag Halbleiterbauelementanordnung mit einer Defekterkennungsschaltung
US7496817B2 (en) * 2004-02-20 2009-02-24 Realtek Semiconductor Corp. Method for determining integrity of memory
US20050210205A1 (en) * 2004-03-17 2005-09-22 Chang-Lien Wu Method for employing memory with defective sections
CN1954389B (zh) 2004-06-22 2012-10-03 富士通半导体股份有限公司 半导体存储器
NO20042771D0 (no) * 2004-06-30 2004-06-30 Thin Film Electronics Asa Optimering av driftstemperatur i et ferroelektrisk eller elektret minne
EP1640886A1 (en) * 2004-09-23 2006-03-29 Interuniversitair Microelektronica Centrum Method and apparatus for designing and manufacturing electronic circuits subject to leakage problems caused by temperature variations and/or ageing
KR100702300B1 (ko) * 2005-05-30 2007-03-30 주식회사 하이닉스반도체 테스트 제어 회로를 갖는 반도체 메모리 장치
US7765825B2 (en) * 2005-12-16 2010-08-03 Intel Corporation Apparatus and method for thermal management of a memory device
US20100005335A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Microprocessor interface with dynamic segment sparing and repair
US8082474B2 (en) * 2008-07-01 2011-12-20 International Business Machines Corporation Bit shadowing in a memory system
US8245105B2 (en) * 2008-07-01 2012-08-14 International Business Machines Corporation Cascade interconnect memory system with enhanced reliability
US8201069B2 (en) * 2008-07-01 2012-06-12 International Business Machines Corporation Cyclical redundancy code for use in a high-speed serial link
US8234540B2 (en) 2008-07-01 2012-07-31 International Business Machines Corporation Error correcting code protected quasi-static bit communication on a high-speed bus
US8139430B2 (en) * 2008-07-01 2012-03-20 International Business Machines Corporation Power-on initialization and test for a cascade interconnect memory system
US8082475B2 (en) * 2008-07-01 2011-12-20 International Business Machines Corporation Enhanced microprocessor interconnect with bit shadowing
US7895374B2 (en) * 2008-07-01 2011-02-22 International Business Machines Corporation Dynamic segment sparing and repair in a memory system
US7979759B2 (en) * 2009-01-08 2011-07-12 International Business Machines Corporation Test and bring-up of an enhanced cascade interconnect memory system
US20100180154A1 (en) * 2009-01-13 2010-07-15 International Business Machines Corporation Built In Self-Test of Memory Stressor
KR102123991B1 (ko) 2013-03-11 2020-06-17 삼성전자주식회사 반도체 패키지 및 이를 구비하는 전자 시스템
KR102401882B1 (ko) * 2017-12-04 2022-05-26 에스케이하이닉스 주식회사 메모리의 신뢰성을 향상시킬 수 있는 메모리 시스템 및 그 메모리 관리 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2073916A1 (en) * 1991-07-19 1993-01-20 Tatsuya Hashinaga Burn-in apparatus and method
US5583875A (en) * 1994-11-28 1996-12-10 Siemens Rolm Communications Inc. Automatic parametric self-testing and grading of a hardware system
KR100333720B1 (ko) * 1998-06-30 2002-06-20 박종섭 강유전체메모리소자의리던던시회로

Also Published As

Publication number Publication date
TW446952B (en) 2001-07-21
EP1008858A2 (de) 2000-06-14
DE19852430A1 (de) 2000-05-25
DE59909951D1 (de) 2004-08-19
JP2000156093A (ja) 2000-06-06
KR20000035292A (ko) 2000-06-26
EP1008858A3 (de) 2000-07-12
US6297995B1 (en) 2001-10-02
DE19852430C2 (de) 2000-09-14
EP1008858B1 (de) 2004-07-14

Similar Documents

Publication Publication Date Title
KR100341685B1 (ko) 온도에 의존하는 반도체 소자의 테스트 및 보수 로직을구비한 회로
US7577885B2 (en) Semiconductor integrated circuit, design support software system and automatic test pattern generation system
US6067262A (en) Redundancy analysis for embedded memories with built-in self test and built-in self repair
US7333383B2 (en) Fuse resistance read-out circuit
EP1434238B1 (en) Integrated circuit with programmable fuse array
US6230292B1 (en) Devices and method for testing cell margin of memory devices
US6275058B1 (en) Method and apparatus for properly disabling high current parts in a parallel test environment
KR20000048488A (ko) 집적 회로 모듈내의 집적 회로 다이스를 검사하기 위한 장치 및방법
US5610866A (en) Circuit structure and method for stress testing of bit lines
US20090216388A1 (en) Wafer and temperature testing method of the same
JP2000011684A (ja) 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置
KR100272712B1 (ko) 간단한 검사용 배선을 갖고 짧은 시간에 검사될 수 있는 반도체 웨이퍼상의 반도체 장치
US8411483B2 (en) Testing one time programming devices
US5400343A (en) Apparatus and method for defective column detection for semiconductor memories
US20070234141A1 (en) Concept For Testing An Integrated Circuit
US7545666B2 (en) Electrical fuse self test and repair
US20020167323A1 (en) Method for measuring fuse resistance in a fuse array
US6209110B1 (en) Circuitry, apparatus and method for embedding a test status outcome within a circuit being tested
US7760566B2 (en) Semiconductor memory device for preventing supply of excess specific stress item and test method thereof
KR100913960B1 (ko) 빌트인 셀프 스트레스 제어 퓨즈장치 및 그 제어방법
US6181615B1 (en) Circuitry, apparatus and method for embedding quantifiable test results within a circuit being tested
US5966335A (en) Semiconductor memory device having circuit for changing electrical characteristics
KR20020068768A (ko) 내장 메모리를 위한 빌트 인 셀프 리페어 회로를 구비하는반도체 장치
JP3143973B2 (ja) 半導体ウェハ
US6344757B1 (en) Circuit configuration for programming an electrically programmable element

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130530

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150528

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160610

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee