CN112582392A - 静电保护电路 - Google Patents

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Abstract

一种静电保护电路，包括：多个电压域电路，每个所述电压域电路包括地电平总线；电源隔离单元电路，位于相邻的所述电压域电路之间，所述电源隔离单元电路包括响应电路，所述响应电路包括连接相邻的所述地电平总线的CMOS传输门电路，所述CMOS传输门电路用于提供相邻的所述地电平总线之间的双向通路。CMOS传输门电路由一个PMOS晶体管和一个NMOS晶体管并联构成，CMOS传输门电路具有很低的导通电阻，CMOS传输门电路的响应速度快，且CMOS传输门电路不会产生电位差，因此，在ESD瞬态时，所述响应电路能够及时降低相邻的地电平总线上的电位差，易于使相邻的所述地电平总线之间实现等电位连接，从而提升跨区域ESD电流的泄放能力，进而提高静电保护电路的静电防护性能。

Description

静电保护电路
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种静电保护电路。
背景技术
在集成电路(integrated circuits，IC)，静电放电(electrostatic discharge，ESD)对芯片的可靠性影响不容忽视，尤其在深亚微米、纳米技术普遍应用的当今，外部环境、人体、机械、辐射场等静电放电对IC破坏性的影响更加显著，业界在IC的设计与制造过程中对ESD的防护做了大量的研究与实践。
在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米、纳米阶段，MOS器件的尺寸不断缩小，栅氧化层的厚度越来越薄，MOS器件耐压能力不断下降，静电放电对集成电路的危害变得越来越显著。因此，对集成电路进行ESD保护也变得尤为重要。
在设计多电压域、多功能模块的大型SOC芯片时，需要对芯片进行全局ESD防护。最常规的做法是，每个不同电压域电源线隔断，相邻地线采用一级或者多级的背靠背二极管(diode)连接，以泄放ESD电流。这种结构一般和I/O库一起设计完成，称为电源隔离单元(power cut cell)。
发明内容
本发明实施例解决的问题是提供一种静电保护电路，提高静电保护电路的静电防护性能。
为解决上述问题，本发明实施例提供一种静电保护电路，包括：多个电压域电路，每个所述电压域电路包括地电平总线；电源隔离单元电路，位于相邻的所述电压域电路之间，所述电源隔离单元电路包括响应电路，所述响应电路包括连接相邻的所述地电平总线的CMOS传输门电路，所述CMOS传输门电路用于提供相邻的所述地电平总线之间的双向通路。
可选的，每个所述电压域电路包括第一输出端和第二输出端，所述第一输出端用于输出逻辑高电位，所述第二输出端用于输出逻辑低电平；所述静电保护电路还包括：第一触发线，所述第一触发线与所述多个电压域电路的第一输出端相连；第二触发线，所述第二触发线与所述多个电压域电路的第二输出端相连；所述响应电路与所述第一触发线和第二触发线相连，所述响应电路用于根据所述第一触发线上的逻辑高电位以及所述第二触发线上的逻辑低电平，实现所述CMOS传输门电路的导通。
可选的，所述CMOS传输门电路包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的漏极和源极分别连接相邻的所述地电平总线，所述第一NMOS晶体管的漏极和源极分别连接相邻的所述地电平总线，所述第一NMOS晶体管的栅极与所述第一触发线相连；所述响应电路还包括：低电平选择电路，与所述CMOS传输门电路相连，所述低电平选择电路用于输出所述第一触发线和第二触发线中的逻辑低电平作为第一信号，并向所述第一PMOS晶体管的衬底加载所述第一信号，所述低电平选择电路还用于输出相邻的所述地电平总线中的逻辑低电平作为第二信号，并向所述第一PMOS晶体管的栅极以及所述第一NMOS晶体管的衬底加载所述第二信号。
可选的，所述低电平选择电路包括：第一选择电路，与所述第一触发线、第二触发线以及所述第一PMOS晶体管的衬底相连，所述第一选择电路用于输出所述第一信号，并向所述第一PMOS晶体管的衬底加载所述第一信号；第二选择电路，与相邻的所述地电平总线、所述第一PMOS晶体管的栅极以及所述第一NMOS晶体管的衬底相连，所述第二选择电路用于输出所述第二信号，并向所述第一PMOS晶体管的栅极以及所述第一NMOS晶体管的衬底加载所述第二信号。
可选的，所述相邻的地电平总线包括第一地电平总线和第二地电平总线，所述第一选择电路包括第二NMOS晶体管和第三NMOS晶体管；所述第二NMOS晶体管的栅极与所述第二触发线相连，所述第二NMOS晶体管的漏极与所述第一触发线相连；所述第三NMOS晶体管的栅极与所述第一触发线相连，所述第三NMOS晶体管的漏极与所述第二触发线相连；所述第三NMOS晶体管的源极与所述第二NMOS晶体管的源极均与所述第一PMOS晶体管的衬底相连。
可选的，所述相邻的地电平总线包括第一地电平总线和第二地电平总线，所述第二选择电路包括第四NMOS晶体管和第五NMOS晶体管；所述第四NMOS晶体管的栅极与所述第二地电平总线相连，所述第四NMOS晶体管的漏极与所述第一地电平总线相连；所述第五NMOS晶体管的栅极与所述第一地电平总线相连，所述第五NMOS晶体管的漏极与所述第二地电平总线相连；所述第四NMOS晶体管的源极与所述第五NMOS晶体管的源极均与所述第一PMOS晶体管的栅极以及所述第一NMOS晶体管的衬底相连。
可选的，所述电压域电路还包括：电源总线；箝位电路，所述箝位电路连接所述电源总线和所述地电平总线，所述箝位电路的输出端作为所述电压域电路的第一输出端；第一反相器，所述第一反相器连接所述电源总线和所述地电平总线，所述第一反相器的输入端与所述箝位电路的输出端相连，所述第一反相器的输出端作为所述电压域电路的第二输出端。
可选的，所述箝位电路包括：电阻、电容和第二反相器；所述电阻的一端与所述电源总线相连，所述电阻的另一端与所述电容相连；所述电容未与所述电阻相连的一端与地电平总线相连；所述第二反相器的输入端与所述电阻中与所述电容相连的一端相连；所述第一反相器的输入端与所述第二反相器的输出端相连。
可选的，所述电源隔离单元电路还包括：双向导通电路，所述双向导通电路连接相邻的所述地电平总线，所述双向导通单元用于建立相邻的所述地电平总线之间的双向通路，且所述双向导通单元包括背靠背二极管。
可选的，所述第一触发线环绕所述多个电压域电路；所述第二触发线环绕所述第一触发线。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在相邻的所述电压域电路之间设置电源隔离单元电路，其中，所述电源隔离单元电路包括响应电路，且所述响应电路包括连接相邻的所述地电平总线的CMOS传输门(transmission gate)电路，所述CMOS传输门电路用于提供相邻的所述地电平总线之间的双向通路，CMOS传输门电路由一个PMOS晶体管和一个NMOS晶体管并联构成，CMOS传输门电路具有很低的导通电阻，CMOS传输门电路的响应速度快，且CMOS传输门电路不会产生电位差，因此，在ESD瞬态时，所述响应电路能够及时降低地电平总线上的电位差，易于使相邻的所述地电平总线之间实现等电位连接，从而提升跨区域ESD电流的泄放能力，进而提高静电保护电路的静电防护性能。
附图说明
图1为一种具有电源隔离单元的静电保护电路的结构示意图；
图2为图1所示静电保护电路在泄放ESD电流时的性能参数图；
图3为本发明一实施例的静电保护电路的结构示意图；
图4是图3中的响应电路的结构示意图；
图5为本发明一实施例的静电保护电路在泄放ESD电流时的性能参数图。
具体实施方式
目前，采用电源隔离单元的方式进行芯片的全局ESD防护，但是，静电保护电路的静电防护性能仍有待提高。现结合一种静电保护电路分析静电防护性能有待提高的原因。
参考图1，示出了一种具有电源隔离单元的静电保护电路的结构示意图，所述静电保护电路包括电压域电路(domain)11和电压域电路12，其中，电压域电路11包括电源总线VDD1、地电平总线VSS1、连接所述电源总线VDD1和地电平总线VSS1的第一箝位电路(clamp)13、以及连接所述电源总线VDD1和地电平总线VSS1的第一内部工作电路(inner circuits)14；电压域电路12包括电源总线VDD2、地电平总线VSS2、连接所述电源总线VDD2和地电平总线VSS2的第二箝位电路15、以及连接所述电源总线VDD2和地电平总线VSS2的第二内部工作电路16。其中，地电平总线VSS2接地电压电源，在电压域电路11和电压域电路12之间设置有导通电路17，所述导通电路17包括背靠背二极管，所述导通电路17连接相邻的地电平总线VSS1和地电平总线VSS2。
其中，二极管具有相对比较高的开启阈值和导通电阻，从而造成相邻地电平总线在ESD瞬态时具有较大的电位差，进而导致ESD电流来不及释放。
尤其是，在芯片全局ESD保护电路中，不是所有地电平总线都接地，浮空的地电平总线VSS1需要借助接地电压电源的地电平总线VSS2来泄放ESD电流，即图1中的虚线箭头所示出的泄放路径A。
然而，一些浮空的地电平总线在ESD瞬态时具有一定的电位值，当相邻地电平总线在ESD瞬态时的电位差达到一定程度时，容易造成连接这些地电平总线的箝位电路失效或反应时间过长，使得ESD电流通过电压域电路之间的内部工作电路释放，即图1中虚线箭头所示出的泄放路径B，从而造成内部工作电路的损毁。
如图2所示，图2为图1所示静电保护电路在泄放ESD电流时的性能参数图。其中，横坐标表示时间(纳秒)，曲线a表示ESD脉冲电压(伏特)随时间的变化，曲线b表示浮空的地电平总线VSS1上的电压(伏特)随时间的变化，曲线c表示箝位电路泄放的ESD电流(毫安)随时间的变化，曲线d表示箝位电路泄放的ESD电流总和(毫安)随时间的变化。
由图可知，目前的静电保护电路中，浮空的地电平总线VSS1上的电压、以及箝位电路泄放的ESD电流总和均较低，且随着时间增加而下降。
而在多电压域、多功能模块的大型SOC芯片中，包含的电压域电路较多，对应的级联二极管也较多，更容易造成浮空的地电平总线的电位值过大，使得连接这些地电平总线的箝位电路失效或反应时间过长，最终导致ESD电流通过电压域电路之间的内部工作电路释放，造成内部工作电路的损毁。
为了解决所述技术问题，本发明实施例在相邻的所述电压域电路之间设置电源隔离单元电路，其中，所述电源隔离单元电路包括响应电路，且所述响应电路包括连接相邻的所述地电平总线的CMOS传输门电路，所述CMOS传输门电路用于提供相邻的所述地电平总线之间的双向通路，CMOS传输门电路由一个PMOS晶体管和一个NMOS晶体管并联构成，CMOS传输门电路具有很低的导通电阻，CMOS传输门电路的响应速度快，且CMOS传输门电路不会产生电位差，因此，在ESD瞬态时，所述响应电路能够及时降低相邻的地电平总线上的电位差，易于使相邻的所述地电平总线之间实现等电位连接，从而提升跨区域ESD电流的泄放能力，进而提高静电保护电路的静电防护性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
结合参考图3和图4，图3是本发明静电保护电路一实施例的电路结构示意图，图4是图3中的响应电路的结构示意图。
所述静电保护电路包括：多个电压域电路100，每个所述电压域电路100包括地电平总线101；电源隔离单元电路300，位于相邻的所述电压域电路100之间，所述电源隔离单元电路300包括响应电路310，所述响应电路310包括连接相邻的所述地电平总线101的CMOS传输门电路311(如图4所示)，所述CMOS传输门电路311用于提供相邻的所述地电平总线101之间的双向通路。
本实施例中，在相邻的所述电压域电路100之间设置电源隔离单元电路300，其中，所述电源隔离单元电路300包括响应电路310，且所述响应电路310包括连接相邻的所述地电平总线101的CMOS传输门电路311，所述CMOS传输门电路311用于提供相邻的所述地电平总线101之间的双向通路，CMOS传输门电路311由一个PMOS晶体管和一个NMOS晶体管并联构成，CMOS传输门电路311具有很低的导通电阻，CMOS传输门电路的响应速度快，且CMOS传输门电路不会产生电位差，因此，在ESD状态下，所述响应电路310能够及时降低地电平总线101上的电位差，易于使相邻的所述地电平总线101之间实现等电位连接，从而提升所述静电保护电路的跨区域ESD电流的泄放能力，进而提高所述静电保护电路的静电防护性能。
所述电压域电路100为用于实现特定功能的电路。其中，多个电压域电路100可以为用于实现相同功能的多个电路，也可以为用于实现不同功能的多个电路。
本实施例中，每个电压域电路100包括第一输出端H和第二输出端D，所述第一输出端H用于输出逻辑高电位，所述第二输出端D用于输出逻辑低电平。
所述电压域电路100包括用于输出相反逻辑电平的第一输出端H和第二输出端D，用于在ESD来临时，使所述响应电路310中的CMOS传输门电路311导通，从而使所述CMOS传输门电路311提供相邻的所述地电平总线101之间的双向通路。
本实施例中，每个所述电压域电路100包括地电平总线101、电源总线102、以及连接所述电源总线102和所述地电平总线101的箝位电路110，所述箝位电路110由所述电源总线102供电。
所述电源总线102用于接收电源信号，所述地电平总线101用于接收地信号。其中，多个电压域电路100中的电源总线102所接收的电源信号可以相同或不相同，多个电压域电路100中的地电平总线101所接收的地信号可以相同或不相同。
本实施例中，示意出了两个电压域电路100的情况，相应的，所述电源总线102包括第一电源总线VDD1和第二电源总线VDD2，所述相邻的地电平总线101包括第一地电平总线VSS1和第二地电平总线VSS2。
本实施例中，所述多个电压域电路100中，至少一个电压域电路100中的地电平总线101接地，以泄放对应电压域电路100中的ESD电流。
所述箝位电路110用于泄放电压域电路100的ESD电流至地电平总线101。
本实施例中，所述箝位电路110的输出端作为所述电压域电路100的第一输出端H。
具体地，所述箝位电路110包括：电阻R、电容C和第二反相器115，所述电阻R的一端与所述电源总线102相连，所述电阻R的另一端与所述电容C相连，所述电容C未与所述电阻R相连的一端与地电平总线101相连，所述第二反相器115的输入端与所述电阻R中与所述电容C相连的一端相连。
相应的，所述第二反相器115的输出端作为所述电压域电路100的第一输出端H。
其中，在ESD瞬态时，电阻R和电容C呈充电状态，所述第二反相器115的输入端呈逻辑低电位，因此，所述第二反相器115的输出端(即第一输出端H)输出逻辑高电位。
本实施例中，所述第二反相器115包括第二PMOS晶体管PM1和第六NMOS晶体管NM1。
其中，所述第二PMOS晶体管PM1的栅极以及所述第六NMOS晶体管NM1的栅极与所述电阻R中与所述电容C相连的一端相连，所述第二PMOS晶体管PM1的源极与所述电源总线102相连，所述第六NMOS晶体管NM1的源极与所述地电平总线101相连，所述第二PMOS晶体管PM1的漏极与所述第六NMOS晶体管NM1的漏极相连，所述第二PMOS晶体管PM1的漏极或所述第六NMOS晶体管NM1的漏极用于作为所述第二反相器115的输出端。
本实施例中，所述箝位电路110还包括第八NMOS晶体管NM8。其中，所述第八NMOS晶体管NM8的栅极与所述第二反相器115的输出端相连，所述第八NMOS晶体管NM8的漏极与所述电源总线102相连，所述第八NMOS晶体管NM8的源极与所述地电平总线101相连。
相应的，所述电压域电路100还包括：第一反相器120，所述第一反相器120连接所述电源总线102和所述地电平总线101，所述第一反相器120的输入端与所述箝位电路110的输出端相连，所述第一反相器120的输出端作为所述电压域电路100的第二输出端D。所述第一反相器120由所述电源总线102供电。
具体地，所述第一反相器120的输入端与所述第二反相器115的输出端相连。其中，所述第二反相器115的输出端(即第一输出端H)输出逻辑高电位，所述第一反相器120的输出端(即第二输出端D)相应输出逻辑低电位。
本实施例中，所述第一反相器120包括第三PMOS晶体管PM2和第七NMOS晶体管NM2。
其中，所述第三PMOS晶体管PM2的栅极以及所述第七NMOS晶体管NM2的栅极与所述第二反相器115的输出端相连，，所述第三PMOS晶体管PM2的源极与所述电源总线102相连，所述第七NMOS晶体管NM2的源极与所述地电平总线101相连，所述第三PMOS晶体管PM2的漏极与所述第七NMOS晶体管NM2的漏极相连，所述第三PMOS晶体管PM2的漏极或所述第七NMOS晶体管NM2的漏极用于作为所述第一反相器120的输出端
相邻的所述地电平总线101通过所述响应电路310中的CMOS传输门电路311相连。
本实施例中，所述静电保护电路还包括：第一触发线200n，所述第一触发线200n与所述多个电压域电路100的第一输出端H相连；第二触发线200p，所述第二触发线200p与所述多个电压域电路100的第二输出端D相连。
所述响应电路310与所述第一触发线200n和第二触发线200p相连，用于根据所述第一触发线200n的逻辑高电位以及所述第二触发线200p的逻辑低电平，实现所述CMOS传输门电路311的导通。
所述第一触发线200n与所述多个电压域电路100的第一输出端H相连，所述第二触发线200p与所述多个电压域电路100的第二输出端D相连，因此，在任何一个电压域电路100产生ESD时，均能使第一触发线200n呈逻辑高电位、使第二触发线200p呈逻辑低电位，从而使得所述多个响应电路310中的CMOS传输门电路311均导通，进而使得所有地电平总线101均实现连接，这相应实现了对芯片的全局ESD防护。
因此，本实施例中，所述第一触发线200n环绕所述多个电压域电路100，所述第二触发线200p环绕所述第一触发线200n，以便于使所有的电压域电路100与相同的第一触发线200n和第二触发线200p相连、所有的响应电路310与相同的第一触发线200n和第二触发线200p相连。
以下结合图4，对所述电源隔离单元电路300做详细说明。
所述CMOS传输门电路311包括第一PMOS晶体管PM3和第一NMOS晶体管NM5，所述第一PMOS晶体管PM3的漏极和源极分别连接相邻的地电平总线101，所述第一NMOS晶体管NM5的漏极和源极分别连接相邻的地电平总线101，所述第一NMOS晶体管NM5的栅极与所述第一触发线200n相连。
所述响应电路310相应还包括：低电平选择电路312，与所述CMOS传输门电路311相连，所述低电平选择电路312用于输出所述第一触发线200n和第二触发线200p中的逻辑低电平作为第一信号，并向所述第一PMOS晶体管PM3的衬底加载所述第一信号，所述低电平选择电路312还用于输出相邻的所述地电平总线101中的逻辑低电平作为第二信号，并向所述第一PMOS晶体管PM3的栅极以及所述第一NMOS晶体管NM5的衬底加载所述第二信号。
其中，当相邻的两个地电平总线101具有电位差时，一个地电平总线101为逻辑低电平，另一个地电平总线101相应为逻辑高电平，因此，所述低电平选择电路312始终能够输出相邻的所述地电平总线101中的逻辑低电平作为第二信号。所以，通过在所述响应电路310中设置所述低电平选择电路312，只要出现ESD脉冲，所述第一PMOS晶体管PM3和第一NMOS晶体管NM5均能同时导通，从而通过所述CMOS传输门电路311及时有效地降低相邻地电平总线101上的电位差，避免浮空的地电平总线101的电位过大而造成箝位电路110失效或反应时间过长，提升所述静电保护电路的跨区域ESD电流的泄放能力，进而提高所述静电保护电路的防护性能。
因此，当相邻的地电平总线101具有电位差时，即可实现所述CMOS传输门电路311的导通，从而使得所述响应电路300集成了ESD响应电路以及ESD电流泄放电路的功能，能够快速响应ESD脉冲并实现ESD电流的泄放，进而进一步提升所述静电保护电路的跨区域ESD电流的泄放能力。
本实施例中，所述低电平选择电路312包括：第一选择电路312a，与所述第一触发线200n、第二触发线200p以及所述第一PMOS晶体管PM3的衬底相连，所述第一选择电路312a用于输出所述第一信号，并向所述第一PMOS晶体管PM3的衬底加载所述第一信号；第二选择电路312b，与相邻的所述地电平总线101、所述第一PMOS晶体管PM3的栅极以及所述第一NMOS晶体管NM5的衬底相连，所述第二选择电路312b用于输出所述第二信号，并向所述第一PMOS晶体管PM3的栅极以及所述第一NMOS晶体管NM5的衬底加载所述第二信号。
其中，所述第一选择电路312a输出所述第一触发线200n和第二触发线200p中的逻辑低电位，并控制所述第一PMOS晶体管PM3；所述第二选择电路312b输出相邻的所述地电平总线101中的逻辑低电位，并控制所述第一PMOS晶体管PM3和第一NMOS晶体管NM5。
本实施例中，所述第一选择电路312a包括第二NMOS晶体管NM3和第三NMOS晶体管NM4；其中，所述第二NMOS晶体管NM3的栅极与所述第二触发线200p相连，所述第二NMOS晶体管NM3的漏极与所述第一触发线200n相连；所述第三NMOS晶体管NM4的栅极与所述第一触发线200n相连，所述第三NMOS晶体管NM4的漏极与所述第二触发线200p相连；所述第三NMOS晶体管NM4的源极与所述第二NMOS晶体管NM3的源极均与所述第一PMOS晶体管PM3的衬底相连。
具体地，所述第一触发线200n上的电位为逻辑高电位，所述第二触发线200p上的电位为逻辑低电位，因此，所述第三NMOS晶体管NM4导通，这使得所述第三NMOS晶体管NM4的源极的电位与所述第二触发线200p上的电位相同，从而使所述第一选择电路312a输出所述第二触发线200p上的逻辑低电平作为第一信号。
本实施例中，所述第二选择电路312b包括第四NMOS晶体管NM6和第五NMOS晶体管NM7；其中，所述第四NMOS晶体管NM6的栅极与所述第二地电平总线VSS2相连，所述第四NMOS晶体管NM6的漏极与所述第一地电平总线VSS1相连；所述第五NMOS晶体管NM7的栅极与所述第一地电平总线VSS1相连，所述第五NMOS晶体管NM7的漏极与所述第二地电平总线VSS2相连；所述第四NMOS晶体管NM6的源极与所述第五NMOS晶体管NM7的源极均与所述第一PMOS晶体管PM3的栅极以及所述第一NMOS晶体管NM5的衬底相连。
具体地，以所述第一地电平总线VSS1为逻辑高电平、所述第二地电平总线VSS2为逻辑低电平为例，在这种情况下，所述第五NMOS晶体管NM7的导通，所述第五NMOS晶体管NM7的源极的电位与所述第二地电平总线VSS2上的电位相同，从而使所述第二选择电路312b输出相邻的所述地电平总线101中的逻辑低电平作为第二信号。
同理，当所述第一地电平总线VSS1为逻辑低电平、所述第二地电平总线VSS2为逻辑高电平时，所述第四NMOS晶体管NM6导通，所述第四NMOS晶体管NM6的源极的电位与所述第一地电平总线VSS1上的电位相同，所述第二选择电路312仍旧输出逻辑低电平。
因此，只要相邻的所述地电平总线101具有电位差，所述第二选择电路312b即可导通，并输出相邻的所述地电平总线101中的逻辑低电平作为第二信号。
综上，通过所述第一选择电路312a和第二选择电路312b，只要产生ESD，所述CMOS传输门电路311始终导通，从而实现相邻的所述地电平总线101之间的双向通路。
而且，在芯片正常工作时，所述箝位电路110呈非工作状态，所述第二反相器115的输入端呈逻辑高电位，相应的，所述第二反相器115的输出端(即第一输出端H)输出逻辑低电位，所述第一反相器120的输出端(即第二输出端D)输出逻辑高电位，而所述第一触发线200n与第一输出端H相连，所述第二触发线200p与第二输出端D相连，因此，所述第一触发线200n呈逻辑低电位，所述第二触发线200p呈逻辑高电位，也就是说，所述第一触发线200n和第二触发线200p上不会出现所需的逻辑电位，这使得所述响应电路310呈关闭状态，因此，所述响应电路310的存在不会引起相邻电压域电路100之间的噪音干扰。
参考图5，图5为本实施例的静电保护电路在泄放ESD电流时的性能参数图。其中，横坐标表示时间(纳秒)，曲线E表示ESD脉冲电压(伏特)随时间的变化，曲线F表示箝位电路泄放的ESD电流(安培)随时间的变化，曲线G表示箝位电路泄放的ESD电流总和(安培)随时间的变化。
结合参考图2，与图1所示的静电保护电路相比，可以看出，在相同的ESD脉冲电压下，本实施例的静电保护电路在泄放ESD电流时，箝位电路泄放的ESD电流为1.8835安培(A)，远大于图1所示静电保护电路中的电流最大值567.297毫安(mA)；箝位电路泄放的ESD电流总和为1.8854安培，远大于图1所示静电保护电路中的电流最大值567.705毫安。而且，本实施例的静电保护电路中，箝位电路泄放的ESD电流和箝位电路泄放的ESD电流总和均不会随时间变化而变化。
显然，本实施例的静电保护电路，能够有效降低浮空的地电平总线的电位，避免浮空的地电平总线的电位过大造成的箝位电路失效或反应时间过长，显著提升了所述静电保护电路的跨区域ESD电流的泄放能力，从而提高了静电保护电路的防护性能。
继续参考图3，本实施例中，所述电源隔离单元电路300还包括：双向导通电路320，所述双向导通电路310连接相邻的所述地电平总线101，所述双向导通单元320用于建立相邻的所述地电平总线101之间的双向通路，且所述双向导通电路310包括背靠背二极管325。
所述双向导通电路310也用于提供相邻的所述地电平总线101之间的双向通路，从而泻放ESD电流，有利于进一步提高静电保护电路的防护性能。
而且，所述双向导通电路310包括背靠背二极管325，从而在出现ESD时，改善电源窜扰的问题。
本实施例中，所述双向导通电路310包括第一导通单元(未标示)和第二导通单元(未标示)，所述第一导通单元用于建立所述第一地电平总线VSS1至第二地电平总线VSS2的单向通路，所述第二导通单元用于建立所述第二地电平总线VSS2至第一地电平总线VSS1的单向通路。相应的，所述背靠背二极管325指的是：所述第一导通单元中第一个二极管的阳极和所述第二导通单元中第一个二极管的阴极相连，所述第一导通单元中最后一个二极管的阴极和所述第二导通单元中最后一个二极管的阳极相连。
具体地，所述第一导通单元包括一个或多个串联的第一二极管(未标示)，所述第二导通单元包括一个或多个串联的第二二极管(未标示)，所述第一二极管和第二二极管背靠背。也就是说，所述第一导通单元中第一个第一二极管的阳极和所述第二导通单元中第一个第二二极管的阴极相连，所述第一导通单元中最后一个第一二极管的阴极和所述第二导通单元中最后一个第二二极管的阳极相连。
需要说明的是，增加二极管325的数量有利于增强所述双向导通电路310对电源窜扰问题的改善能力，但相应会增加相邻地电平总线101在ESD瞬态时的电位差，因此，在实际电路设计中，根据静电保护电路的性能需求，合理设计所述双向导通电路310。
在其他实施例中，所述静电保护电路中也可以不设置所述双向导通电路。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种静电保护电路，其特征在于，包括：
多个电压域电路，每个所述电压域电路包括地电平总线；
电源隔离单元电路，位于相邻的所述电压域电路之间，所述电源隔离单元电路包括响应电路，所述响应电路包括连接相邻的所述地电平总线的CMOS传输门电路，所述CMOS传输门电路用于提供相邻的所述地电平总线之间的双向通路。
2.如权利要求1所述的静电保护电路，其特征在于，每个所述电压域电路包括第一输出端和第二输出端，所述第一输出端用于输出逻辑高电位，所述第二输出端用于输出逻辑低电平；
所述静电保护电路还包括：第一触发线，所述第一触发线与所述多个电压域电路的第一输出端相连；第二触发线，所述第二触发线与所述多个电压域电路的第二输出端相连；
所述响应电路与所述第一触发线和第二触发线相连，所述响应电路用于根据所述第一触发线上的逻辑高电位以及所述第二触发线上的逻辑低电平，实现所述CMOS传输门电路的导通。
3.如权利要求2所述的静电保护电路，其特征在于，所述CMOS传输门电路包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的漏极和源极分别连接相邻的所述地电平总线，所述第一NMOS晶体管的漏极和源极分别连接相邻的所述地电平总线，所述第一NMOS晶体管的栅极与所述第一触发线相连；
所述响应电路还包括：低电平选择电路，与所述CMOS传输门电路相连，所述低电平选择电路用于输出所述第一触发线和第二触发线中的逻辑低电平作为第一信号，并向所述第一PMOS晶体管的衬底加载所述第一信号，所述低电平选择电路还用于输出相邻的所述地电平总线中的逻辑低电平作为第二信号，并向所述第一PMOS晶体管的栅极以及所述第一NMOS晶体管的衬底加载所述第二信号。
4.如权利要求3所述的静电保护电路，其特征在于，所述低电平选择电路包括：
第一选择电路，与所述第一触发线、第二触发线以及所述第一PMOS晶体管的衬底相连，所述第一选择电路用于输出所述第一信号，并向所述第一PMOS晶体管的衬底加载所述第一信号；
第二选择电路，与相邻的所述地电平总线、所述第一PMOS晶体管的栅极以及所述第一NMOS晶体管的衬底相连，所述第二选择电路用于输出所述第二信号，并向所述第一PMOS晶体管的栅极以及所述第一NMOS晶体管的衬底加载所述第二信号。
5.如权利要求4所述的静电保护电路，其特征在于，所述相邻的地电平总线包括第一地电平总线和第二地电平总线，所述第一选择电路包括第二NMOS晶体管和第三NMOS晶体管；
所述第二NMOS晶体管的栅极与所述第二触发线相连，所述第二NMOS晶体管的漏极与所述第一触发线相连；
所述第三NMOS晶体管的栅极与所述第一触发线相连，所述第三NMOS晶体管的漏极与所述第二触发线相连；
所述第三NMOS晶体管的源极与所述第二NMOS晶体管的源极均与所述第一PMOS晶体管的衬底相连。
6.如权利要求4所述的静电保护电路，其特征在于，所述相邻的地电平总线包括第一地电平总线和第二地电平总线，所述第二选择电路包括第四NMOS晶体管和第五NMOS晶体管；
所述第四NMOS晶体管的栅极与所述第二地电平总线相连，所述第四NMOS晶体管的漏极与所述第一地电平总线相连；
所述第五NMOS晶体管的栅极与所述第一地电平总线相连，所述第五NMOS晶体管的漏极与所述第二地电平总线相连；
所述第四NMOS晶体管的源极与所述第五NMOS晶体管的源极均与所述第一PMOS晶体管的栅极以及所述第一NMOS晶体管的衬底相连。
7.如权利要求1所述的静电保护电路，其特征在于，所述电压域电路还包括：电源总线；
箝位电路，所述箝位电路连接所述电源总线和所述地电平总线，所述箝位电路的输出端作为所述电压域电路的第一输出端；
第一反相器，所述第一反相器连接所述电源总线和所述地电平总线，所述第一反相器的输入端与所述箝位电路的输出端相连，所述第一反相器的输出端作为所述电压域电路的第二输出端。
8.如权利要求7所述的静电保护电路，其特征在于，所述箝位电路包括：电阻、电容和第二反相器；
所述电阻的一端与所述电源总线相连，所述电阻的另一端与所述电容相连；
所述电容未与所述电阻相连的一端与地电平总线相连；
所述第二反相器的输入端与所述电阻中与所述电容相连的一端相连；
所述第一反相器的输入端与所述第二反相器的输出端相连。
9.如权利要求1所述的静电保护电路，其特征在于，所述电源隔离单元电路还包括：双向导通电路，所述双向导通电路连接相邻的所述地电平总线，所述双向导通单元用于建立相邻的所述地电平总线之间的双向通路，且所述双向导通单元包括背靠背二极管。
10.如权利要求1所述的静电保护电路，其特征在于，所述第一触发线环绕所述多个电压域电路；
所述第二触发线环绕所述第一触发线。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6366482B1 (en) * 1999-12-31 2002-04-02 Hyundai Electronics Industries Co., Ltd. Voltage conversion circuit
CN1585127A (zh) * 2003-08-21 2005-02-23 松下电器产业株式会社 半导体集成电路器件
CN1783491A (zh) * 2004-11-26 2006-06-07 恩益禧电子股份有限公司 半导体装置
CN102074272A (zh) * 2006-05-25 2011-05-25 瑞萨电子株式会社 半导体器件
CN102208407A (zh) * 2010-03-31 2011-10-05 上海宏力半导体制造有限公司 复合电源电路以及双向晶闸管
US20150124361A1 (en) * 2013-11-06 2015-05-07 Realtek Semiconductor Corp. Esd protection circuit
CN107968552A (zh) * 2017-12-29 2018-04-27 电子科技大学 一种用于开关电源的浮动栅电压驱动电路
US10043571B1 (en) * 2017-08-09 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6366482B1 (en) * 1999-12-31 2002-04-02 Hyundai Electronics Industries Co., Ltd. Voltage conversion circuit
CN1585127A (zh) * 2003-08-21 2005-02-23 松下电器产业株式会社 半导体集成电路器件
CN1783491A (zh) * 2004-11-26 2006-06-07 恩益禧电子股份有限公司 半导体装置
CN102074272A (zh) * 2006-05-25 2011-05-25 瑞萨电子株式会社 半导体器件
CN102208407A (zh) * 2010-03-31 2011-10-05 上海宏力半导体制造有限公司 复合电源电路以及双向晶闸管
US20150124361A1 (en) * 2013-11-06 2015-05-07 Realtek Semiconductor Corp. Esd protection circuit
US10043571B1 (en) * 2017-08-09 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure
CN107968552A (zh) * 2017-12-29 2018-04-27 电子科技大学 一种用于开关电源的浮动栅电压驱动电路

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