JPS5878454A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5878454A JPS5878454A JP56160545A JP16054581A JPS5878454A JP S5878454 A JPS5878454 A JP S5878454A JP 56160545 A JP56160545 A JP 56160545A JP 16054581 A JP16054581 A JP 16054581A JP S5878454 A JPS5878454 A JP S5878454A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の電極配線の集積密度を飛繭的に
向上させる半導体装置の製造方法に関するもＯである。
向上させる半導体装置の製造方法に関するもＯである。
近年、牛導体装置Ｏ＃ｌ積密度を高めるために、絶縁基
体表面、もしくは半導体基体上に設けた絶縁膜の表面に
、多結晶もしくは非晶質のシリコン膜を設け、幽該膜に
レーザー光もしくは電子ビームを照射する等の手段によ
りこれを単結晶化する所＠ ８０Ｉ （ｓｉｌ １ｃｏ
ｎ ｏｎ １ｎｓｕｌａｔｏｒ ） 技術が提案され
ている。幽該法によれば、単結晶シリコン層が多層に形
成できることから、装置の集積密度向上が期待できる。
体表面、もしくは半導体基体上に設けた絶縁膜の表面に
、多結晶もしくは非晶質のシリコン膜を設け、幽該膜に
レーザー光もしくは電子ビームを照射する等の手段によ
りこれを単結晶化する所＠ ８０Ｉ （ｓｉｌ １ｃｏ
ｎ ｏｎ １ｎｓｕｌａｔｏｒ ） 技術が提案され
ている。幽該法によれば、単結晶シリコン層が多層に形
成できることから、装置の集積密度向上が期待できる。
しかし、半導体装１においては、電極配線に占める面積
は全体の４０ｓ琺よであり、８０Ｉ技術を用いてトラン
ジスタの能動領域を高密度化できたとしても配線の占め
る面積を低減できなければ装置の高集積化は実現できな
い。
は全体の４０ｓ琺よであり、８０Ｉ技術を用いてトラン
ジスタの能動領域を高密度化できたとしても配線の占め
る面積を低減できなければ装置の高集積化は実現できな
い。
従うて、装置の高集積化には配線を高密度化することが
不可欠である。
不可欠である。
かかる目的のために、従来は配線パターンを２１１１も
しくは複数層に分けて形成することが行われている。し
かし、かか名゛方法は、半導体基板の表面で、＆！練パ
ターンを複数層に分けて行うことから、集積密度をさら
に高める、あるいは豪雑なロジックを構晟する等、大量
の配線を行わなければならない場合には装置の面積に限
りがあることから、配線パターンの輪を狭くする手法に
よる外ないのが現状である。
しくは複数層に分けて形成することが行われている。し
かし、かか名゛方法は、半導体基板の表面で、＆！練パ
ターンを複数層に分けて行うことから、集積密度をさら
に高める、あるいは豪雑なロジックを構晟する等、大量
の配線を行わなければならない場合には装置の面積に限
りがあることから、配線パターンの輪を狭くする手法に
よる外ないのが現状である。
しかし、最菫絶縁基体もしくは半導体基体表面に設けら
れた絶縁膜の表面に、多結晶シリコン膜を設け、これ管
レーザー光もしくは電子ビームの照射等の手段で瞬間的
に溶融し当該躾を単結晶化する技術が検討されており、
かかる手段を用いて＃１該単結晶膜の下層に配線パター
ンが埋め込まれれば、従来の牛導体装置にみられた配線
形成の困峻さ會改讐できると本発明者は考えた。以下、
本発明をＭＤＳトランジスタに適用した場合を例として
、図を用いて説明する。
れた絶縁膜の表面に、多結晶シリコン膜を設け、これ管
レーザー光もしくは電子ビームの照射等の手段で瞬間的
に溶融し当該躾を単結晶化する技術が検討されており、
かかる手段を用いて＃１該単結晶膜の下層に配線パター
ンが埋め込まれれば、従来の牛導体装置にみられた配線
形成の困峻さ會改讐できると本発明者は考えた。以下、
本発明をＭＤＳトランジスタに適用した場合を例として
、図を用いて説明する。
第１図は、本発明の一実施例を１ｉＳＩ！明するための
区であり、主要工程における半導体装置の断面を示す。
区であり、主要工程における半導体装置の断面を示す。
′図において、１ば１絶縁体基体、２は第１０ｍ極、３
１． ：ｌ１２．３３．３４は絶縁膜、３５ はコンタ
クトスルーホール、４は多結１牛導体膜、仙は単結晶半
導体膜、４７ は不純物領域、５はレーザー光もしくは
電子ビームの照射方向、６１．６５はイオンの飛来方向
、７は第２の電極を、８は第３の電極をそれぞれ示す。
１． ：ｌ１２．３３．３４は絶縁膜、３５ はコンタ
クトスルーホール、４は多結１牛導体膜、仙は単結晶半
導体膜、４７ は不純物領域、５はレーザー光もしくは
電子ビームの照射方向、６１．６５はイオンの飛来方向
、７は第２の電極を、８は第３の電極をそれぞれ示す。
今、−例としてＮチャネルトランジスタを作る場合につ
いて説明する。また絶縁体基体１として非晶質石英基板
を使用して、製造１桿を順を追って説明する。まず第１
図（１）の如く基体１上にフォトレジスト膜９が形成さ
れた後、当該基体１の所望の領域が通常のフォトエツチ
ング技術を用いて所望の深さまで選択除去される。基体
１の除去される深さは、０．３〜０．５ミクロンが好ま
しい。
いて説明する。また絶縁体基体１として非晶質石英基板
を使用して、製造１桿を順を追って説明する。まず第１
図（１）の如く基体１上にフォトレジスト膜９が形成さ
れた後、当該基体１の所望の領域が通常のフォトエツチ
ング技術を用いて所望の深さまで選択除去される。基体
１の除去される深さは、０．３〜０．５ミクロンが好ま
しい。
次に１電極膜２が前記フォトレジスト膜９の表面および
前記基体１の一部の表面に設けられる（第１図（ｂ））
。当該電極膜の材質としては、タングステン、モリブデ
ン、チタン、白金等の少くともＷ■℃の熱処理に耐え得
るいず件か一種もしくは豪数の金属を用いるのが好まし
い・尚蚊電極膜の膜厚は、前記基体１表面の選択除去さ
れた領域の深さと同じにするのが望ましい。
前記基体１の一部の表面に設けられる（第１図（ｂ））
。当該電極膜の材質としては、タングステン、モリブデ
ン、チタン、白金等の少くともＷ■℃の熱処理に耐え得
るいず件か一種もしくは豪数の金属を用いるのが好まし
い・尚蚊電極膜の膜厚は、前記基体１表面の選択除去さ
れた領域の深さと同じにするのが望ましい。
次に、フォトレジスト膜９が除去されると共に、当該レ
フスト膜表面の電極膜２が除去され、基体表面に電極２
１ が形成きれ、続いて絶縁−３１が前記基体１お゛
よび電極２１ の表面に設けられた後、電極２１ の
表面の絶縁膜３１ の所望の一部が選択的に除去され
、コンタクトホール謁が形成され次ニ、ＭＤＳトランジ
スタのアクティブ領域を形成するべく、少くとも前記コ
ンタクトホールあ−をおおう領域に、多結晶もしくは非
晶質シリコン膜４が選択的に設けられ、続いて当咳シリ
コン膜当該シリコン膜４を含む前記半 導体基体１の表向に、レーザー光もしくは電子ビーム５
が照射され、シリコン膜４が両結晶化され単結晶もしく
は単結晶に近いシリコン１％１１４５ になる（第１図
（ｄ））。当該シリコン膜４の好ましい膜厚は０．′３
〜０．５ミクロンであるＯ当該膜厚に対する１波長は０
．５〜１ ミクロンで あり、シリコン膜４の光吸収効率を増加するべく、当該
膜表面にＳｉＯ，等の膜を設けても良く、また電極ガ
が溶融もしくはシリコン膜４と反応する等の場合には、
電極４ をおおう表向領域にもシリコン＃ｌ＆４を設け
、単結晶化する処臘を行うた後に不要のシリコン膜領域
を選択除去すれば良い。
フスト膜表面の電極膜２が除去され、基体表面に電極２
１ が形成きれ、続いて絶縁−３１が前記基体１お゛
よび電極２１ の表面に設けられた後、電極２１ の
表面の絶縁膜３１ の所望の一部が選択的に除去され
、コンタクトホール謁が形成され次ニ、ＭＤＳトランジ
スタのアクティブ領域を形成するべく、少くとも前記コ
ンタクトホールあ−をおおう領域に、多結晶もしくは非
晶質シリコン膜４が選択的に設けられ、続いて当咳シリ
コン膜当該シリコン膜４を含む前記半 導体基体１の表向に、レーザー光もしくは電子ビーム５
が照射され、シリコン膜４が両結晶化され単結晶もしく
は単結晶に近いシリコン１％１１４５ になる（第１図
（ｄ））。当該シリコン膜４の好ましい膜厚は０．′３
〜０．５ミクロンであるＯ当該膜厚に対する１波長は０
．５〜１ ミクロンで あり、シリコン膜４の光吸収効率を増加するべく、当該
膜表面にＳｉＯ，等の膜を設けても良く、また電極ガ
が溶融もしくはシリコン膜４と反応する等の場合には、
電極４ をおおう表向領域にもシリコン＃ｌ＆４を設け
、単結晶化する処臘を行うた後に不要のシリコン膜領域
を選択除去すれば良い。
また、電子ビームを照射する場合、チャージアップを防
止するためシリ・コン麟４０表面に絶縁膜を介して導電
性電極を設けると曳い結果を得る。
止するためシリ・コン麟４０表面に絶縁膜を介して導電
性電極を設けると曳い結果を得る。
さらに、シリコン膜４が基体１ｏｆｌ！面全域に設けら
れた後にレーザー光もしくは電子ビームを照射し、ｉｍ
展を再結晶化し、続いて選択的にパターンを形成して良
いことは舊うまでもない。
れた後にレーザー光もしくは電子ビームを照射し、ｉｍ
展を再結晶化し、続いて選択的にパターンを形成して良
いことは舊うまでもない。
コンタクトホール葛 を介して単結晶シリコン膜部の電
極２１に接する部分は単結晶とはなり難いため、 ＭＯ
８）ランジスタのゲート領域は当該コンタクトホールか
ら２〜３ミクロンｍｍ＊れた位置ｆｔ形成するのが好ま
しい。
極２１に接する部分は単結晶とはなり難いため、 ＭＯ
８）ランジスタのゲート領域は当該コンタクトホールか
ら２〜３ミクロンｍｍ＊れた位置ｆｔ形成するのが好ま
しい。
次に単結晶シリコン膜４ＳＯ表−に絶縁＠３２が形成さ
れると共に、轟威シリコン襲藝 の不純物一度を制御す
るべくボロンイオン６１ がイオン打込みされ、続い
て熱処理が行われる（図（・））。
れると共に、轟威シリコン襲藝 の不純物一度を制御す
るべくボロンイオン６１ がイオン打込みされ、続い
て熱処理が行われる（図（・））。
当鋏絶縁膜３２ は単結晶シリコン膜４５ を酸化し
た８ｉ０，１ を用いるのが最も簡単で良い結果を得
る。
た８ｉ０，１ を用いるのが最も簡単で良い結果を得
る。
また、尚該ポロンイオン打込みは、多結晶もしくは非晶
質シリコン膜４の形成時に所望量のボロンを導入すれば
省くことができる。
質シリコン膜４の形成時に所望量のボロンを導入すれば
省くことができる。
次に、８２の電極７が通常のフォトエツチング技術を用
いて形成され、続いて当該電極７をマスクとして単結晶
膜部にリン、ヒ素等のＮｇ不純物６５ がイオン打込み
され（図（ｆ））熱処理を経て前記単結晶シリコン膜４
５ の−擲にソース・ドレンとなるＮ＋餉域４７ が形
成される（図（ｇ））、電極７の材質としては、多結晶
シリコンもしくはこれを単結晶化せしめた膜、もしくは
モリブデン。
いて形成され、続いて当該電極７をマスクとして単結晶
膜部にリン、ヒ素等のＮｇ不純物６５ がイオン打込み
され（図（ｆ））熱処理を経て前記単結晶シリコン膜４
５ の−擲にソース・ドレンとなるＮ＋餉域４７ が形
成される（図（ｇ））、電極７の材質としては、多結晶
シリコンもしくはこれを単結晶化せしめた膜、もしくは
モリブデン。
チタン、白金タングステン等の高融点金属のいずれかを
用いることができる。
用いることができる。
次に絶縁層部 が設けられた後にｓ’ｅｔｈｔおよびＮ
＋領域４７の表面の当鋏絶縁膜の一部が選択的に除去さ
れ、続いて第３の電、極８が形成されｎチャネルＭＯ８
トランジスタが形成される（図（ｈＤ。
＋領域４７の表面の当鋏絶縁膜の一部が選択的に除去さ
れ、続いて第３の電、極８が形成されｎチャネルＭＯ８
トランジスタが形成される（図（ｈＤ。
理解を深めるために、第１図（ｈ）に示す構造のトラン
ジスタを平面図にすると例えば＃Ｉ２図に示す如くなる
０図においてｓｅｘ図と同記号は同一物質を示しており
、第１図（ｈ）に示された構造は当鋏図の一点鎖線にそ
った断面を示している。
ジスタを平面図にすると例えば＃Ｉ２図に示す如くなる
０図においてｓｅｘ図と同記号は同一物質を示しており
、第１図（ｈ）に示された構造は当鋏図の一点鎖線にそ
った断面を示している。
１１１図、第２図で説明した半導体装置は、絶縁基体表
向に第１の電極２１ を形成した後にトランジスタの
能動領域となる単結晶シリコン膜を形成するのか特徴で
あり、トランジスタのソースもしくはドレンとなるＮ＋
領域４７ の少くとも一方はＫｌの電極２１１１−用
いて接続されるため、当該構造から成る半導体装置の表
面での配線の自由度が大幅に改善されることは明らかで
ある。
向に第１の電極２１ を形成した後にトランジスタの
能動領域となる単結晶シリコン膜を形成するのか特徴で
あり、トランジスタのソースもしくはドレンとなるＮ＋
領域４７ の少くとも一方はＫｌの電極２１１１−用
いて接続されるため、当該構造から成る半導体装置の表
面での配線の自由度が大幅に改善されることは明らかで
ある。
また上記説明では絶縁基体として、非晶質石英を用いた
か、表面に非晶質絶縁膜もしくはＡＩ、Ｏ。
か、表面に非晶質絶縁膜もしくはＡＩ、Ｏ。
マグネシアスピネル勢の単結晶絶縁膜を設けた単結晶シ
リコンを基体として用いても、本発明が適用できること
は明らかである。
リコンを基体として用いても、本発明が適用できること
は明らかである。
菖１図は、本発明の一実施例を説明するための図で主要
工程における半導体装置の断面を示す、また第セ図は嬉
１図（ｈ）の平面図を示す。 図において、１は絶縁体基体、２は第１の電極膜、２１
は第１の電極、３１．３２．３３は絶献膜、あはコ
ンタク乍スルーホール、４は多結晶半導体膜、４５ は
単結晶絶縁膜、４７ は不純物領域、５はレーザー光も
しくは電子ビームの照射方向、６１゜６５ はイオンの
飛来方向、７は第２の電極、８は第３の電極、９はフォ
トレジスト膜をそれぞれ示すＣ 第１図 第２図 手続補正書（自船 ５７、１２．１６ 特許庁長官 殿 １、事件の表示 昭和！！６年 特 許 願第１６
０（４）号２・ １１０）名称 半導体装置の製造
方法３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル５、補正の対象 明細書ｐ特許請求の範囲の― ６、補正の内容 特許請求の範囲の欄を別紙のように補正する。 別 紙 特許請求の範囲 絶縁基体表面に＃１１を形成゛し、当該構内に電極を埋
め込んだ後に１当該電極表面を含む前記絶縁基体表面に
絶縁膜を設け、次いで電極上の絶縁膜の一部を一択除去
しフンタクトスルーホールを形成し、続いてｉコンタク
トスルーホールに少くとも重なるべく前記電極表面およ
び絶縁基板表面に多結晶もしくは非晶質シリコンから成
る膜を設け、これをパターン化した後レーザー光もしく
は電子ビームを照射し、前記多結晶もしくは非晶質シリ
ターン化することを特徴とする半導体装置の製造方法。
工程における半導体装置の断面を示す、また第セ図は嬉
１図（ｈ）の平面図を示す。 図において、１は絶縁体基体、２は第１の電極膜、２１
は第１の電極、３１．３２．３３は絶献膜、あはコ
ンタク乍スルーホール、４は多結晶半導体膜、４５ は
単結晶絶縁膜、４７ は不純物領域、５はレーザー光も
しくは電子ビームの照射方向、６１゜６５ はイオンの
飛来方向、７は第２の電極、８は第３の電極、９はフォ
トレジスト膜をそれぞれ示すＣ 第１図 第２図 手続補正書（自船 ５７、１２．１６ 特許庁長官 殿 １、事件の表示 昭和！！６年 特 許 願第１６
０（４）号２・ １１０）名称 半導体装置の製造
方法３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル５、補正の対象 明細書ｐ特許請求の範囲の― ６、補正の内容 特許請求の範囲の欄を別紙のように補正する。 別 紙 特許請求の範囲 絶縁基体表面に＃１１を形成゛し、当該構内に電極を埋
め込んだ後に１当該電極表面を含む前記絶縁基体表面に
絶縁膜を設け、次いで電極上の絶縁膜の一部を一択除去
しフンタクトスルーホールを形成し、続いてｉコンタク
トスルーホールに少くとも重なるべく前記電極表面およ
び絶縁基板表面に多結晶もしくは非晶質シリコンから成
る膜を設け、これをパターン化した後レーザー光もしく
は電子ビームを照射し、前記多結晶もしくは非晶質シリ
ターン化することを特徴とする半導体装置の製造方法。
Claims (1)
- 絶縁基体表向に溝を形成し、当該溝内に電極を埋め込ん
だ後に、尚該電極表面を含む前記絶縁基体表向に絶縁膜
を設け、次いで電極上の絶縁膜の一部を選択除去しコン
タクトスルーホールを形成し、続いて咳コンタクトスル
ーホールに少くとも重なるべく前記電極表面および絶縁
基体表面に多結晶もしくは非晶負シリコンから成る膜を
設け、これをパターン化した後レーザー光もしくは電子
ビームを照射し、前記多結晶もしくは非晶質シリコン膜
を再結晶化することを特徴とする半導体装置の製造方法
・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160545A JPS5878454A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160545A JPS5878454A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5878454A true JPS5878454A (ja) | 1983-05-12 |
| JPH02863B2 JPH02863B2 (ja) | 1990-01-09 |
Family
ID=15717296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56160545A Granted JPS5878454A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878454A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054425A (ja) * | 1983-09-05 | 1985-03-28 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH0555211A (ja) * | 1991-08-27 | 1993-03-05 | Hamamatsu Photonics Kk | 配線形成方法 |
| US5629236A (en) * | 1994-07-26 | 1997-05-13 | Kabushiki Kaisha Toshiba | Method of manufacture of semiconductor device |
| US5759878A (en) * | 1990-10-16 | 1998-06-02 | Agency Of Industrial Science And Technology | Method of fabricating semiconductor device having epitaxially grown semiconductor single crystal film |
-
1981
- 1981-10-08 JP JP56160545A patent/JPS5878454A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054425A (ja) * | 1983-09-05 | 1985-03-28 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH0449775B2 (ja) * | 1983-09-05 | 1992-08-12 | Kogyo Gijutsuin | |
| US5759878A (en) * | 1990-10-16 | 1998-06-02 | Agency Of Industrial Science And Technology | Method of fabricating semiconductor device having epitaxially grown semiconductor single crystal film |
| US5926699A (en) * | 1990-10-16 | 1999-07-20 | Agency Of Industrial Science And Technology | Method of fabricating semiconductor device having stacked layer substrate |
| JPH0555211A (ja) * | 1991-08-27 | 1993-03-05 | Hamamatsu Photonics Kk | 配線形成方法 |
| US5629236A (en) * | 1994-07-26 | 1997-05-13 | Kabushiki Kaisha Toshiba | Method of manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02863B2 (ja) | 1990-01-09 |
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