JPS58169971A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58169971A JPS58169971A JP5277582A JP5277582A JPS58169971A JP S58169971 A JPS58169971 A JP S58169971A JP 5277582 A JP5277582 A JP 5277582A JP 5277582 A JP5277582 A JP 5277582A JP S58169971 A JPS58169971 A JP S58169971A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は半導体装置およびその製造方法に関し、特にパ
イボーフトランジスタ形集槓回路装置に応用される構造
とその製法に関する＝ （′ｂ）従来技術と間騙点 従来のバイポーラトランジスタは、その断面構造が第１
図に示されているように半導体基板ｌ上にペース領域２
およびエミッタ領域３ｔｌ−設け、その上に形成した二
酸化ｙリコン（Ｓｉｎ２） ｌｌ１１４に窒あけして、
ペース電極５お、よびエミッタ電極６が形成されるウ一
方、ＭＯＳ）ランジスタはゲート電極を設けて、セフレ
フアライン（自己整合）によって形成する方法が汎用さ
れており、小型化・高密度化が容易で、・ＬＳＩ、ＶＬ
ＳＩは殆んどＭＯ８形素子で形成されるといってよい。
イボーフトランジスタ形集槓回路装置に応用される構造
とその製法に関する＝ （′ｂ）従来技術と間騙点 従来のバイポーラトランジスタは、その断面構造が第１
図に示されているように半導体基板ｌ上にペース領域２
およびエミッタ領域３ｔｌ−設け、その上に形成した二
酸化ｙリコン（Ｓｉｎ２） ｌｌ１１４に窒あけして、
ペース電極５お、よびエミッタ電極６が形成されるウ一
方、ＭＯＳ）ランジスタはゲート電極を設けて、セフレ
フアライン（自己整合）によって形成する方法が汎用さ
れており、小型化・高密度化が容易で、・ＬＳＩ、ＶＬ
ＳＩは殆んどＭＯ８形素子で形成されるといってよい。
そのため、バイポーラトランジスタも高密度化の検討が
なされており、多種提案されているが、ＭＯＳ）ランジ
スタに対抗しうる方法は未だ開発に至っていない。同一
形状なれば基本的には、バイポーラトランジスタはすぐ
れた周波数特性・スイッチング特性がえられる情である
。
なされており、多種提案されているが、ＭＯＳ）ランジ
スタに対抗しうる方法は未だ開発に至っていない。同一
形状なれば基本的には、バイポーラトランジスタはすぐ
れた周波数特性・スイッチング特性がえられる情である
。
（ＣＡ 発明の目的
本発明はこのようなバイポーフトランジスタにおいて、
その形状を極めて小型化して、動作速度を速くすること
を目的とした半導体装置およびその製法を提案するもの
である。
その形状を極めて小型化して、動作速度を速くすること
を目的とした半導体装置およびその製法を提案するもの
である。
働 発明の構成
その目的は、ペース領域に接する高融点メタルシリサイ
ドからなる導電膜と、その導電膜の窓部においてエミッ
タ領域と接し、且つ絶縁膜を介して、Ｆ紀導電膜上に延
在する第２の導１ｔ！ｌ！！！とが設けられた半導体装
置と、上記導電膜より不純物を導入してペース領域の周
囲部分を形成し、中心部窓より不純物を導入して、ペー
ス領域の中心部分及びエミッタ領域を形成する製造方法
によって達成することができる。
ドからなる導電膜と、その導電膜の窓部においてエミッ
タ領域と接し、且つ絶縁膜を介して、Ｆ紀導電膜上に延
在する第２の導１ｔ！ｌ！！！とが設けられた半導体装
置と、上記導電膜より不純物を導入してペース領域の周
囲部分を形成し、中心部窓より不純物を導入して、ペー
ス領域の中心部分及びエミッタ領域を形成する製造方法
によって達成することができる。
＋１９） 発明の実施例
第２図は本発明にか＼る半導体装置の一実施例の断面構
造図を示しぞおり、モリブデンシリサイド１ｌｌｌＩ７
からなるペース導電膜によってペース領域２の周囲部分
が形成され、ベース導？［膜上の薄い絶縁膜８を介して
、エミッタ導電膜９が形成され。
造図を示しぞおり、モリブデンシリサイド１ｌｌｌＩ７
からなるペース導電膜によってペース領域２の周囲部分
が形成され、ベース導？［膜上の薄い絶縁膜８を介して
、エミッタ導電膜９が形成され。
その直下にペース領域２の中・０部分と、エミッタ領域
３とが形成された構造である。
３とが形成された構造である。
その製造方法を説明すると第３図ないし第６図は本発明
にか覧る製法の工程順断面図を示す。先づ、第８図に示
すようにＰ型半導体基板１１上に高温酸化して膜厚１μ
ｍ程度の５ｉ０２１１１１１２からなるフィールド絶縁
膜を形成する。次いで、第８図に示すようにその表面に
スパッタ法により膜厚ｔ３０００Ａのモリブデンシリサ
イド（ＭＯ８ｉ、）１１１１１８を被着し、リソグフ、
フイ技術を用いて、パターンニングしてエミッタ領域の
み露出させる。ＭＯ６ｉＢ膜１８は膜製８に燐を含有さ
せた膜とする。
にか覧る製法の工程順断面図を示す。先づ、第８図に示
すようにＰ型半導体基板１１上に高温酸化して膜厚１μ
ｍ程度の５ｉ０２１１１１１２からなるフィールド絶縁
膜を形成する。次いで、第８図に示すようにその表面に
スパッタ法により膜厚ｔ３０００Ａのモリブデンシリサ
イド（ＭＯ８ｉ、）１１１１１８を被着し、リソグフ、
フイ技術を用いて、パターンニングしてエミッタ領域の
み露出させる。ＭＯ６ｉＢ膜１８は膜製８に燐を含有さ
せた膜とする。
次いで、第６図に示すように７００℃の加湿酸素気流中
で１００分間処理すれば、燐をドープしたＭＯ８１，ｇ
！１１１１３の表面が酸化されて、膜厚２０００Ａ程度
の５１０ｇＭ１４が形成され、次に上面から燐イオンを
注入し、更に硼素イオンを注入する。燐イオンは加速電
圧１００ＫｅＶ 、 ドーズＪＩＩＸＩＯ／ａｌｌ。
で１００分間処理すれば、燐をドープしたＭＯ８１，ｇ
！１１１１３の表面が酸化されて、膜厚２０００Ａ程度
の５１０ｇＭ１４が形成され、次に上面から燐イオンを
注入し、更に硼素イオンを注入する。燐イオンは加速電
圧１００ＫｅＶ 、 ドーズＪＩＩＸＩＯ／ａｌｌ。
硼素イ＃ンは加速電圧４０ＫｅＶ、）”−ＸＪＩＩＸＩ
Ｏ１Ｆ′／−程度にするつ尚、第７図は７００℃、加湿
酸素気流中でのドープＭＯ３ｉ２＠表面の５１０２貞１
−と処理時間との関係図表であり、線工がドープＭＯ８
ｉ２１ａ上の８１０２膜のそれらの関係を示す。
Ｏ１Ｆ′／−程度にするつ尚、第７図は７００℃、加湿
酸素気流中でのドープＭＯ３ｉ２＠表面の５１０２貞１
−と処理時間との関係図表であり、線工がドープＭＯ８
ｉ２１ａ上の８１０２膜のそれらの関係を示す。
次いで、第６図に示すように９００〜１０００℃の高温
度で熱処理して、上記のイオン注入によるｎ型ペーヌ領
埴１５とＰ＋型エミッタ領域１６とを画定し、且つ燐ド
ープＭＯ８ｉｇ膜からの拡散によりその周囲にｎ型ペー
ス領域１７全形成し、エミッタ領域１６は完全にペース
領域で取り囲ませる。
度で熱処理して、上記のイオン注入によるｎ型ペーヌ領
埴１５とＰ＋型エミッタ領域１６とを画定し、且つ燐ド
ープＭＯ８ｉｇ膜からの拡散によりその周囲にｎ型ペー
ス領域１７全形成し、エミッタ領域１６は完全にペース
領域で取り囲ませる。
以降はエミッタ電極を公知の方法で形成して素子を完成
し、Ｍｏ５１ｇ１ｌ１１はベース電極に利用する。
し、Ｍｏ５１ｇ１ｌ１１はベース電極に利用する。
次に、第８図ないし第１Ｏ図は本発盟にか＼る他の実施
例を示す工程順断面図である。＠８図は、前記実施例に
おける工程順と同様にして、燐をドープしたＭｏ５１２
８１１１３ ｔ−被着してパターンニングし、７００℃
で加湿酸化して、その表面に５１０２膜１４を形成した
工程断面図である。次いで、弗酸溶故によって数ｌＯ抄
エツチングし、表層の８１０と膜を除去するが、これは
エミッタを形成せんとする基板露出面上のＳ １０ ｔ
Ｐａｔエツチング除去する目的であり、その膜厚は３
００人程度であるがら、ＭＯ８ｉｔ［１８上の膜厚２０
００Ａ （７）Ｓｊ−０２膜１４と比べると充分に薄い
ため、全面の８１０２膜をエツチングしても露出面のＳ
：ＬＯ，膜を除去し、ＭｏＳｉ２膜上のＳｌ、０２膜１
４を残存させることができる。第７図に示す線ｌはシリ
コン基板上の８１０を膜の生成膜厚と処理時間との関係
を示し、線１と比較すれば、その差は明かで、このよう
にドープＭｏＳｉ、膜は酸化されやすくて、基板は酸化
されにくい。
例を示す工程順断面図である。＠８図は、前記実施例に
おける工程順と同様にして、燐をドープしたＭｏ５１２
８１１１３ ｔ−被着してパターンニングし、７００℃
で加湿酸化して、その表面に５１０２膜１４を形成した
工程断面図である。次いで、弗酸溶故によって数ｌＯ抄
エツチングし、表層の８１０と膜を除去するが、これは
エミッタを形成せんとする基板露出面上のＳ １０ ｔ
Ｐａｔエツチング除去する目的であり、その膜厚は３
００人程度であるがら、ＭＯ８ｉｔ［１８上の膜厚２０
００Ａ （７）Ｓｊ−０２膜１４と比べると充分に薄い
ため、全面の８１０２膜をエツチングしても露出面のＳ
：ＬＯ，膜を除去し、ＭｏＳｉ２膜上のＳｌ、０２膜１
４を残存させることができる。第７図に示す線ｌはシリ
コン基板上の８１０を膜の生成膜厚と処理時間との関係
を示し、線１と比較すれば、その差は明かで、このよう
にドープＭｏＳｉ、膜は酸化されやすくて、基板は酸化
されにくい。
次いで、第９図に示すように、その上面に燐と硼素との
双方を含んだＭＯ８ｉ、２膜１８をスパッタ法で被着し
、リソグフフイ技術を用いて、パターンニングしてエミ
ッタ電極形状にする。次いで、１０００℃、２０分間熱
処理すると、第１０図に示すように、ＭｏＳｉ ２７１
１１３より燐が拡散して周囲にｎ型べ一子領埴１９を形
成し、ＭｏＳｉ、、膜１８より硼素を拡散してＰ＋型エ
ミッタ領域２ｏｔ−形成すると共に燐を拡散して、その
下層にｎｍｍペース領域１を形成する。このように都合
良くペーヌ領吠が形成されるが、これは拡散係数が相異
しているからで、上記のように１０００℃、２０分処理
では、燐は０６〜０．７μｍ程度まで拡散し、硼素は０
４μｍ程度の拡散層が形成される、したがって、約２０
００人のベース幅を形成することができるうかくして、
ＭｏＳｉ、膜はそのｔ＼エミッタ電極として利用される
。
双方を含んだＭＯ８ｉ、２膜１８をスパッタ法で被着し
、リソグフフイ技術を用いて、パターンニングしてエミ
ッタ電極形状にする。次いで、１０００℃、２０分間熱
処理すると、第１０図に示すように、ＭｏＳｉ ２７１
１１３より燐が拡散して周囲にｎ型べ一子領埴１９を形
成し、ＭｏＳｉ、、膜１８より硼素を拡散してＰ＋型エ
ミッタ領域２ｏｔ−形成すると共に燐を拡散して、その
下層にｎｍｍペース領域１を形成する。このように都合
良くペーヌ領吠が形成されるが、これは拡散係数が相異
しているからで、上記のように１０００℃、２０分処理
では、燐は０６〜０．７μｍ程度まで拡散し、硼素は０
４μｍ程度の拡散層が形成される、したがって、約２０
００人のベース幅を形成することができるうかくして、
ＭｏＳｉ、膜はそのｔ＼エミッタ電極として利用される
。
これらの実施例のように形成すれば、ペース電極はＭｏ
Ｓｉ、膜１８をそのま一利用し、エミッタｗＬ極とベー
ス電極とは膜厚２０００人前後のＳｉ○２膜１４で絶縁
されているから、極めて高密度化され次素子となり、こ
ハ以上の小型化は難しい杉状で、現状のパターン精度で
は、そのバイポーラトランジスタを２〜３μｍ角の面積
内に形成することができる。
Ｓｉ、膜１８をそのま一利用し、エミッタｗＬ極とベー
ス電極とは膜厚２０００人前後のＳｉ○２膜１４で絶縁
されているから、極めて高密度化され次素子となり、こ
ハ以上の小型化は難しい杉状で、現状のパターン精度で
は、そのバイポーラトランジスタを２〜３μｍ角の面積
内に形成することができる。
（ｆｌ 発明の効果
以上の説明から判るように、本発明はセルファフィンに
よってバイボーフ素子を形成するａｈａ方法で、このよ
うにすれば極度に高集積化されて、極めて高速化され九
半導体装瞳が見られるものである。
よってバイボーフ素子を形成するａｈａ方法で、このよ
うにすれば極度に高集積化されて、極めて高速化され九
半導体装瞳が見られるものである。
第１図は従来のバイポーラトランジスタの構造−「面図
、第２図は１本発明にか−る半導体装置の構造断向図、
第８図ないし第６図及び第８図ないし第１θ図は本発明
にか−る製債方法の工程順断面図、第７図は３ｉ０．ｉ
ｌｌの生成膜厚と熱処理時間との関係図表である。 図中、１．１１は半導体基板、２，１５．１？。 １９、２１ｔｒｉヘースＷ４域、３ 、 ｌ ６ 、２
−ｏｈｚ ｆｉｙｐ領植、４，１２．１４は５１０２膜
、１３．Ｊ１８はｙＨｏ’Ｓ’ｘ２Ｍ４’ｆｔ示す。 第６図 １を 第８図 Ｌ 第９図 ８ 第１０閏
、第２図は１本発明にか−る半導体装置の構造断向図、
第８図ないし第６図及び第８図ないし第１θ図は本発明
にか−る製債方法の工程順断面図、第７図は３ｉ０．ｉ
ｌｌの生成膜厚と熱処理時間との関係図表である。 図中、１．１１は半導体基板、２，１５．１？。 １９、２１ｔｒｉヘースＷ４域、３ 、 ｌ ６ 、２
−ｏｈｚ ｆｉｙｐ領植、４，１２．１４は５１０２膜
、１３．Ｊ１８はｙＨｏ’Ｓ’ｘ２Ｍ４’ｆｔ示す。 第６図 １を 第８図 Ｌ 第９図 ８ 第１０閏
Claims (2)
- （１） ベース領械に接する高融点メタルシリサイド
からなる導電膜と、該導電膜の窓部においてエミッタ領
域と接し、且つ絶縁模を介して上記導電膜上に延在する
第２の導電膜とが設けられたことを特徴とする半導体装
置、 - （２）選択的に形成した高融点メタルシリサイドからな
る導電膜より半導体基板に一導電型不純物を導入してペ
ース領域の周囲部分を形成する工程と、上記導電膜をマ
スクとして、該４電膜に設けた窓より一導電型不純物お
よび反対４を型不純物を導入し、ペース領域の中心部分
およびエミッタ領域を形成する工程とが含まれてなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277582A JPS58169971A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5277582A JPS58169971A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169971A true JPS58169971A (ja) | 1983-10-06 |
| JPH0247853B2 JPH0247853B2 (ja) | 1990-10-23 |
Family
ID=12924230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5277582A Granted JPS58169971A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169971A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948958A (ja) * | 1982-08-12 | 1984-03-21 | シ−メンス・アクチエンゲゼルシヤフト | 半導体集積回路 |
| JPH0391244A (ja) * | 1989-09-02 | 1991-04-16 | Fuji Electric Co Ltd | 集積回路装置用縦形バイポーラトランジスタ |
| US5077227A (en) * | 1986-06-03 | 1991-12-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
Citations (4)
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| JPS5735370A (en) * | 1980-08-12 | 1982-02-25 | Nec Corp | Semiconductor device |
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| JPS58142573A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路およびその製造方法 |
-
1982
- 1982-03-30 JP JP5277582A patent/JPS58169971A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247853B2 (ja) | 1990-10-23 |
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