JPS58155764A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58155764A JPS58155764A JP3842182A JP3842182A JPS58155764A JP S58155764 A JPS58155764 A JP S58155764A JP 3842182 A JP3842182 A JP 3842182A JP 3842182 A JP3842182 A JP 3842182A JP S58155764 A JPS58155764 A JP S58155764A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関するものである。
従来、バイポーラトランジスタの半導体装置の製造法と
して、エミッタ・ベース間耐圧を高くするために、不純
物導入量を抑制して全体としてのベース不純物濃度を低
くする方法が一般に用いられていた。しかし前記の方法
では、ベース抵抗が高くなりトランジスタの利得や雑音
指数等の電気的緒特性を劣化させるという問題があった
。
して、エミッタ・ベース間耐圧を高くするために、不純
物導入量を抑制して全体としてのベース不純物濃度を低
くする方法が一般に用いられていた。しかし前記の方法
では、ベース抵抗が高くなりトランジスタの利得や雑音
指数等の電気的緒特性を劣化させるという問題があった
。
本発明は上記欠点に鑑み、ベースエミッタ間の耐圧を維
持しつつ、ベース抵抗の小さなバイボー力 ラトランジスタを製作する、半導体装置の製菱沃を提供
するものである。
持しつつ、ベース抵抗の小さなバイボー力 ラトランジスタを製作する、半導体装置の製菱沃を提供
するものである。
以下本発明の一実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｊ）は、本発明の一実施例における半
導体装置の製造工程を示すトランジスタの断面図である
。以下図面の順序にしたがって各工程を説明する。
導体装置の製造工程を示すトランジスタの断面図である
。以下図面の順序にしたがって各工程を説明する。
（ａ） 所望の厚さと比抵抗とを有するＮ型シリコ／
ウェハ１を熱酸化し、６０００Ａ 〜１００００Ａの厚
さの二酸化シリコン膜２を絶縁膜としてシリコン表面に
形成する。（第１図（ａ））（−写真食刻法により二酸
化シリコン膜２を窓開けし、ベース用開口窓３を開ける
。（第１図（ｂ）） （ｅ） 通常の拡散技術を用いベース用開口窓３及び
その周辺に不純物含有二酸化シリコン膜４を設け、シリ
コン膜４を通じて不純物導入を行い高不純物濃度（Ｉ
Ｘ １０１９／ｌ：ｎｌ 〜Ｉ Ｘ １０２０／ｃａ
）のベース層６を形成する。（第１図（Ｃ））（ｄ）
不純物含有シリコン膜４０表面上に窒化シリコン膜６
（１０００Ａ 〜１５００Ａ）を形成する。
ウェハ１を熱酸化し、６０００Ａ 〜１００００Ａの厚
さの二酸化シリコン膜２を絶縁膜としてシリコン表面に
形成する。（第１図（ａ））（−写真食刻法により二酸
化シリコン膜２を窓開けし、ベース用開口窓３を開ける
。（第１図（ｂ）） （ｅ） 通常の拡散技術を用いベース用開口窓３及び
その周辺に不純物含有二酸化シリコン膜４を設け、シリ
コン膜４を通じて不純物導入を行い高不純物濃度（Ｉ
Ｘ １０１９／ｌ：ｎｌ 〜Ｉ Ｘ １０２０／ｃａ
）のベース層６を形成する。（第１図（Ｃ））（ｄ）
不純物含有シリコン膜４０表面上に窒化シリコン膜６
（１０００Ａ 〜１５００Ａ）を形成する。
（第１図（ｄ））
（ｅ） 写真食刻法によりベース用開口窓３より小さ
いエミッタ用開口窓７を膜４，６に開ける。
いエミッタ用開口窓７を膜４，６に開ける。
（第１図（ｅ））
（ｆ）９００″Ｃ〜１２００″Ｃの温度で酸素または螺
気酸素雰囲気にて熱処理することにより窒化シリコン膜
６とベース層５のエミッタ用開口窓７により露出した部
分８との表面に二酸化シリコン膜９を形成する。またベ
ース層６の露出部分８及びその周辺部分中の不純物を外
部に抜き取る、いわゆる外部拡散を行なうことによりベ
ース層６の露出部分８とその周辺部分に不純物濃１ 度
の低い（１×１０ ／ｃｄ〜１×１ｏ ／洲）ベ−ス領
域１ｏを形成する。（第１図（ｆ））（ｇ） 二酸化
シリコン膜９を弗酸と水若しくは弗化アンモンの混合液
によりエッチし、再びエミッタ用開口窓７を開ける。（
第１図（ｇ））（ｈ） 通常の拡散技術を用いてエミ
ッタ領域１１を形成する。（第１図（ｈ）） （ｉ） 写真食刻法によってベースコンタクト窓１２
を開ける。（第１図（ｉ）） （Ｊ）電極用金属を蒸着し、写真食刻法によってエミッ
タ電極１３及びベース電極１４を形成する。（第１図（
Ｊ）） 以上のように、二酸化シリコン膜４１の表面に窒化シリ
コン膜９を設け、外部拡散を行い、不純物濃度の高いベ
ース層６の中のベース用開口窓付近に不純物濃度の低い
ベース領域１ｏを設け、拡散によってベース領域１ｏの
中にエミッタ領域１１を形成する半導体装置の製造方法
により、不純物濃度の低いベース領域１ｏとエミッタ１
１との間の耐圧を維持しつつ、不純物濃度の高いベース
層６を設え、利得や雑音指数等の電気的緒特性の優れた
トランジスタを製造することができる。
気酸素雰囲気にて熱処理することにより窒化シリコン膜
６とベース層５のエミッタ用開口窓７により露出した部
分８との表面に二酸化シリコン膜９を形成する。またベ
ース層６の露出部分８及びその周辺部分中の不純物を外
部に抜き取る、いわゆる外部拡散を行なうことによりベ
ース層６の露出部分８とその周辺部分に不純物濃１ 度
の低い（１×１０ ／ｃｄ〜１×１ｏ ／洲）ベ−ス領
域１ｏを形成する。（第１図（ｆ））（ｇ） 二酸化
シリコン膜９を弗酸と水若しくは弗化アンモンの混合液
によりエッチし、再びエミッタ用開口窓７を開ける。（
第１図（ｇ））（ｈ） 通常の拡散技術を用いてエミ
ッタ領域１１を形成する。（第１図（ｈ）） （ｉ） 写真食刻法によってベースコンタクト窓１２
を開ける。（第１図（ｉ）） （Ｊ）電極用金属を蒸着し、写真食刻法によってエミッ
タ電極１３及びベース電極１４を形成する。（第１図（
Ｊ）） 以上のように、二酸化シリコン膜４１の表面に窒化シリ
コン膜９を設け、外部拡散を行い、不純物濃度の高いベ
ース層６の中のベース用開口窓付近に不純物濃度の低い
ベース領域１ｏを設け、拡散によってベース領域１ｏの
中にエミッタ領域１１を形成する半導体装置の製造方法
により、不純物濃度の低いベース領域１ｏとエミッタ１
１との間の耐圧を維持しつつ、不純物濃度の高いベース
層６を設え、利得や雑音指数等の電気的緒特性の優れた
トランジスタを製造することができる。
なお、前記を実施例に不純物の高い（１×１０２０〜Ｉ
Ｘ １０ ／ｃｙｉｌ）ベースコンタクト層（図示
しない）を形成する工程を付加しベースコンタクトの抵
抗を下げることができる。まだ前記実施例ではシリコン
半導体を用いてなされたが、本発明の利用範囲はこれに
限定されるものではなく、ゲルマニウムあるいは、化合
物半一体を用いたものにも適用される。そして前記実施
例ではトランジスタの製造方法であったが、本発明はＰ
Ｎ接合の耐圧向上の一方法としても利用できるほかＰＮ
を反転した構造の半導体装置の製造もできる。
Ｘ １０ ／ｃｙｉｌ）ベースコンタクト層（図示
しない）を形成する工程を付加しベースコンタクトの抵
抗を下げることができる。まだ前記実施例ではシリコン
半導体を用いてなされたが、本発明の利用範囲はこれに
限定されるものではなく、ゲルマニウムあるいは、化合
物半一体を用いたものにも適用される。そして前記実施
例ではトランジスタの製造方法であったが、本発明はＰ
Ｎ接合の耐圧向上の一方法としても利用できるほかＰＮ
を反転した構造の半導体装置の製造もできる。
以上のように、本発明は、半導体基板上に前記半導体基
板′に対して不活性であり、かつ不純物の拡散透過に対
して遮断効果のある窒化シリコン膜を設け、前記窒化シ
リコン膜に所定の開口窓を形成した後、熱処理をするこ
とにより、前記シリコン膜などのある部分においては不
純物濃度の変化が少ない領域を残し前記開口窓付近には
他の部分より不純物濃度の低い領域を設け、ベース抵抗
が小さく、かつエミッタベース間耐圧の高いトラン１
ジスタの製作ができる。
板′に対して不活性であり、かつ不純物の拡散透過に対
して遮断効果のある窒化シリコン膜を設け、前記窒化シ
リコン膜に所定の開口窓を形成した後、熱処理をするこ
とにより、前記シリコン膜などのある部分においては不
純物濃度の変化が少ない領域を残し前記開口窓付近には
他の部分より不純物濃度の低い領域を設け、ベース抵抗
が小さく、かつエミッタベース間耐圧の高いトラン１
ジスタの製作ができる。
第１図（ａ）ないしくｊ）は本発明の一実施例における
半導体装置の製造工程を示すトランジスタの断面図であ
る。 １・・・…シリコン基板、２．４．９・・ｅ・・・二酸
化シリコン膜、３，７，１２ ・・・・・・開口窓、
６，１０゜１１・・・・・・不純物拡散層、６・・・・
・・窒化シリコン膜、８・・・・・・不純物拡散層露出
部、１３・・・・・・エミッタ電極、１４・・・・・・
ベース電極。
半導体装置の製造工程を示すトランジスタの断面図であ
る。 １・・・…シリコン基板、２．４．９・・ｅ・・・二酸
化シリコン膜、３，７，１２ ・・・・・・開口窓、
６，１０゜１１・・・・・・不純物拡散層、６・・・・
・・窒化シリコン膜、８・・・・・・不純物拡散層露出
部、１３・・・・・・エミッタ電極、１４・・・・・・
ベース電極。
Claims (1)
- 半導体基板上に、前記半導体基板に対して不活性であり
、かつ不純物の拡散透過に対して遮断効果のある膜を設
け、その後、前記膜に所定の開口窓を形成して前記半導
体基板の一部を露出した後、熱処理し前記露出部分の不
純物濃度を、非露出部分の不純物濃度に比べて低濃度に
し、１つの半導体領域の中に他より不純物濃度の低い領
域を設けることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3842182A JPS58155764A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3842182A JPS58155764A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58155764A true JPS58155764A (ja) | 1983-09-16 |
Family
ID=12524847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3842182A Pending JPS58155764A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001006551A1 (de) * | 1999-07-20 | 2001-01-25 | Infineon Technologies Ag | Verfahren zur herstellung zweier unterschiedlich dotierter benachbarter gebiete in einem integrierten halbleiter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141573A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS52156573A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Production of semiconductor device |
| JPS5419370A (en) * | 1977-07-13 | 1979-02-14 | Fujitsu Ltd | Production of semiconductor devices |
-
1982
- 1982-03-10 JP JP3842182A patent/JPS58155764A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141573A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS52156573A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Production of semiconductor device |
| JPS5419370A (en) * | 1977-07-13 | 1979-02-14 | Fujitsu Ltd | Production of semiconductor devices |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001006551A1 (de) * | 1999-07-20 | 2001-01-25 | Infineon Technologies Ag | Verfahren zur herstellung zweier unterschiedlich dotierter benachbarter gebiete in einem integrierten halbleiter |
| US6716712B2 (en) | 1999-07-20 | 2004-04-06 | Infineon Technologies Ag | Process for producing two differently doped adjacent regions in an integrated semiconductor |
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