JPS61142756A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61142756A JPS61142756A JP26401384A JP26401384A JPS61142756A JP S61142756 A JPS61142756 A JP S61142756A JP 26401384 A JP26401384 A JP 26401384A JP 26401384 A JP26401384 A JP 26401384A JP S61142756 A JPS61142756 A JP S61142756A
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- type
- mask
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
表面の素子分離領域の形成に改良を施したものである。
表面の素子分離領域の形成に改良を施したものである。
周知の如く、半導体集積回路が正孔から電子をその担体
として動作するものに推移して来るに従って、素子分離
領域が水、Ｎａ等の汚染によって正セチャーシアップす
る事によシ、反転層を形成して電流リークを生じる事が
問題となシ、雰囲気の影響を強く受けるようになる。
として動作するものに推移して来るに従って、素子分離
領域が水、Ｎａ等の汚染によって正セチャーシアップす
る事によシ、反転層を形成して電流リークを生じる事が
問題となシ、雰囲気の影響を強く受けるようになる。
このようなことから、従来、素子分離領域下の半導体基
板表面の導電型をイオン注入技術によって反転させ、こ
れによシ前述した雰囲気の影響を軽減させる方法が考え
られている。以下、こうした方法を用いたＭＯ８型トラ
ンジスタの製造例を、第３図（、）〜（ｄ）を参照して
説明する。
板表面の導電型をイオン注入技術によって反転させ、こ
れによシ前述した雰囲気の影響を軽減させる方法が考え
られている。以下、こうした方法を用いたＭＯ８型トラ
ンジスタの製造例を、第３図（、）〜（ｄ）を参照して
説明する。
まず、例えば−Ｐ型の半導体基板１上に厚さ２０００〜
３０００Ｘのシリコン窒化膜（図示せず）を形成した後
、写真蝕刻法（ＰＥＰ ）を用いて窒化膜ノ４ターフ２
を形成する（第３図（、）図示）。つづいて、この窒化
膜パターン２をマスクとして前記基板１にｎ型の不純物
をイオン注入し、低濃度（Ｎ−型）の不純物領域３を形
成する（第３図（ｂ）図示）。次いで、窒化膜パターン
２をマスクとして熱酸化を施し、厚さ７０００Ｘ〜１μ
ｍのフィールド酸化膜４を形成する（第３図（ｃ）図示
）。ここで、フィールド酸化膜４で囲まれた基板部分を
素子領域５と呼ぶ。更に、前記窒化膜ノ母ターン２を除
去後、素子領域５上にダート酸化膜６を介して多結晶シ
リコンからなるダート電極７を形成する。しかる後、こ
のダート電極７をマスクとして素子領域５にｎ型の不純
物をイオン注入してＮ型のソース、ドレイン領域８，９
を形成し、Ｎチャネル型のＭＯＳ ）ランジスタを製造
する（第３図（ｄ）図示）。
３０００Ｘのシリコン窒化膜（図示せず）を形成した後
、写真蝕刻法（ＰＥＰ ）を用いて窒化膜ノ４ターフ２
を形成する（第３図（、）図示）。つづいて、この窒化
膜パターン２をマスクとして前記基板１にｎ型の不純物
をイオン注入し、低濃度（Ｎ−型）の不純物領域３を形
成する（第３図（ｂ）図示）。次いで、窒化膜パターン
２をマスクとして熱酸化を施し、厚さ７０００Ｘ〜１μ
ｍのフィールド酸化膜４を形成する（第３図（ｃ）図示
）。ここで、フィールド酸化膜４で囲まれた基板部分を
素子領域５と呼ぶ。更に、前記窒化膜ノ母ターン２を除
去後、素子領域５上にダート酸化膜６を介して多結晶シ
リコンからなるダート電極７を形成する。しかる後、こ
のダート電極７をマスクとして素子領域５にｎ型の不純
物をイオン注入してＮ型のソース、ドレイン領域８，９
を形成し、Ｎチャネル型のＭＯＳ ）ランジスタを製造
する（第３図（ｄ）図示）。
こうした製造方法によれば、フィールド酸化膜４の直下
にＮ−型の不純物領域３を形成することによシ、フィー
ルド酸化膜４と基板１の界面で生ずる反転層を防止して
前述した雰囲気の影響を受けＫ＜くなる。しかしながら
、この製造方法は次に示す欠点を有する。即ち、第３図
（ｃ）で窒化膜パターン２をマスクとして酸化する際、
酸化領域が窒化膜パターン２の下方にまで侵入し、その
距離はイオン注入された不純物が同時に横方向へ拡散し
て行く距離よシも長くなる場合が生じる。その結果、フ
ィールド酸化膜４の素子領域５寄シのエツジ部において
（点線領域Ａに図示）、フィールド酸化膜４の直下にＮ
″″型の不純物領域３が存在しないことになって、ソー
ス、ドレイン領域８，９と不純物領域３が全く重ならず
、この部分Ａからリーク電流が生じる。
にＮ−型の不純物領域３を形成することによシ、フィー
ルド酸化膜４と基板１の界面で生ずる反転層を防止して
前述した雰囲気の影響を受けＫ＜くなる。しかしながら
、この製造方法は次に示す欠点を有する。即ち、第３図
（ｃ）で窒化膜パターン２をマスクとして酸化する際、
酸化領域が窒化膜パターン２の下方にまで侵入し、その
距離はイオン注入された不純物が同時に横方向へ拡散し
て行く距離よシも長くなる場合が生じる。その結果、フ
ィールド酸化膜４の素子領域５寄シのエツジ部において
（点線領域Ａに図示）、フィールド酸化膜４の直下にＮ
″″型の不純物領域３が存在しないことになって、ソー
ス、ドレイン領域８，９と不純物領域３が全く重ならず
、この部分Ａからリーク電流が生じる。
本発明は上記事情に鑑みてなされたもので、素子間分離
能力の高い素子分離領域を有した半導体装置の製造方法
を提供することを目的とする。
能力の高い素子分離領域を有した半導体装置の製造方法
を提供することを目的とする。
本発明は、素子分離領域のエツジ部を除去して素子分離
領域直下の不純物領域を素子領域へ露出させ、これＫよ
シソース、ドレイン領域と前記不純物領域とを部分的に
重ならせてリーク電流を抑制し、上記目的を達成しよう
としたものである。
領域直下の不純物領域を素子領域へ露出させ、これＫよ
シソース、ドレイン領域と前記不純物領域とを部分的に
重ならせてリーク電流を抑制し、上記目的を達成しよう
としたものである。
以下、本発明の一実施例をｎチャネル型のＭＯＳ ）ラ
ンジスタの製造に適用した場合について第１図（、）〜
（４を参照して説明する。
ンジスタの製造に適用した場合について第１図（、）〜
（４を参照して説明する。
〔１〕 まず、例えばゾロンを約１０ ｆｆｉ
含む厚さ６００μｍのＰ型の単結晶シリコン基板２１上
に、ＰＥＰによシ厚さ２５００にのシリコン窒化膜パタ
ーン２２を形成した。つづいて、同室化膜ノぐターン２
２をマスクとして前記基板２１に加速電圧４０ ｋｅＶ
、 ドーズ量５ｘ１０ ｃｒｎ の条件でゾロン
をイオン注入し、Ｎ−型の不純物領域２３を形成した（
第１図（ａ）図示）。次いで、窒化膜／臂ターン２２を
マスクとして９５０〜１００ＯＣ’の水素と酸素の雰囲
気中で熱酸化を行ない厚さ１μｍのフィールド酸化膜２
４を形成するとともに、素子領域２５を形成した。この
際、前記不純物領域２３の活性化も窒素雰囲気中で連続
して行なった。また、フィールド酸化膜２４のエツジ部
は、窒化膜／４ターン２２の下方に７００χ程度侵入し
た（第１図（ｂ）図示）。なお、同図（ｂ）で熱酸化時
にゾロンからなる不純物領域２３は。
含む厚さ６００μｍのＰ型の単結晶シリコン基板２１上
に、ＰＥＰによシ厚さ２５００にのシリコン窒化膜パタ
ーン２２を形成した。つづいて、同室化膜ノぐターン２
２をマスクとして前記基板２１に加速電圧４０ ｋｅＶ
、 ドーズ量５ｘ１０ ｃｒｎ の条件でゾロン
をイオン注入し、Ｎ−型の不純物領域２３を形成した（
第１図（ａ）図示）。次いで、窒化膜／臂ターン２２を
マスクとして９５０〜１００ＯＣ’の水素と酸素の雰囲
気中で熱酸化を行ない厚さ１μｍのフィールド酸化膜２
４を形成するとともに、素子領域２５を形成した。この
際、前記不純物領域２３の活性化も窒素雰囲気中で連続
して行なった。また、フィールド酸化膜２４のエツジ部
は、窒化膜／４ターン２２の下方に７００χ程度侵入し
た（第１図（ｂ）図示）。なお、同図（ｂ）で熱酸化時
にゾロンからなる不純物領域２３は。
横方向へ５ｏｏｏＸ程度しか拡散せず、フィールド酸化
膜２４のエツジ部直下には不純物領域２３を持たない部
分が存在した。
膜２４のエツジ部直下には不純物領域２３を持たない部
分が存在した。
〔２〕 次に、化学ドライエツチングを用いて窒化膜
ノ々ターン２２を除去した（第１図（Ｃ）図示）。
ノ々ターン２２を除去した（第１図（Ｃ）図示）。
つづいて、弗化アンモニウム水溶液を用いてフィールド
酸化膜２４の素子領域２５寄シのエツジ部をエツチング
除去した。なお、エツチングによってフィールド酸化膜
２４の厚さが薄くなり過ぎる場合は、イオン注入量を増
やす事によって補償可能である。その結果、不純物領域
２３の一部がフィールド酸化膜の周辺部をエツチングし
た後の素子領域２５へ枠状に露出した。なお、点線領域
Ｂは、その露出部を示す。つづいて、素子領域２５上に
ダート酸化膜２６を介して多結晶シリコンからなるダー
ト電極２７を形成した。更に、このダート電極２７をマ
スクとして素子領域２５にｎ型不純物をイオン注入して
Ｎ型のソース、ドレイン領域２８．２９を形成し、ｎチ
ャネル型のＭＱＳ ）ランジスタを製造した（第１図（
ｄ）図示）。
酸化膜２４の素子領域２５寄シのエツジ部をエツチング
除去した。なお、エツチングによってフィールド酸化膜
２４の厚さが薄くなり過ぎる場合は、イオン注入量を増
やす事によって補償可能である。その結果、不純物領域
２３の一部がフィールド酸化膜の周辺部をエツチングし
た後の素子領域２５へ枠状に露出した。なお、点線領域
Ｂは、その露出部を示す。つづいて、素子領域２５上に
ダート酸化膜２６を介して多結晶シリコンからなるダー
ト電極２７を形成した。更に、このダート電極２７をマ
スクとして素子領域２５にｎ型不純物をイオン注入して
Ｎ型のソース、ドレイン領域２８．２９を形成し、ｎチ
ャネル型のＭＱＳ ）ランジスタを製造した（第１図（
ｄ）図示）。
しかして、本発明によれば、シリコン基板２１にＮ−型
の不純物領域２３、フィールド酸化膜２４を形成した後
、第１図（ｄ）の工程で弗化アンモニウム水溶液により
フィールド酸化膜２４のエツジ部を除去するため、前記
不純物領域２３の一部が枠状に露出される。従って、Ｎ
型のソース。
の不純物領域２３、フィールド酸化膜２４を形成した後
、第１図（ｄ）の工程で弗化アンモニウム水溶液により
フィールド酸化膜２４のエツジ部を除去するため、前記
不純物領域２３の一部が枠状に露出される。従って、Ｎ
型のソース。
ドレイン領域２８．２９の端部が不純物領域２３の端部
と重なシ、もってソース、ドレイン領域２８．２９間の
リーク電流を抑制できる。
と重なシ、もってソース、ドレイン領域２８．２９間の
リーク電流を抑制できる。
なお、上記実施例では、フィールド酸化膜のエツジ部を
ケミカルドライエツチングによシ除去した場合について
述べたが、これに限らない。
ケミカルドライエツチングによシ除去した場合について
述べたが、これに限らない。
例えば、第２図（、）に示す如く素子領域２５、及びフ
ィールド酸化膜２４のエツジ部（素子領域から距離３０
００１の部分）に対応する部分が開口されたフォトレジ
スト３１で覆った後、同図（ｂ）に示す如くフォトレジ
スト３１をマスクとしてフィールド酸化膜２４のエツジ
部をエツチング除去する。しかるに、この方法を用いた
場合、エツジ部以外のフィールド酸化膜２４の膜減シを
防止できる。
ィールド酸化膜２４のエツジ部（素子領域から距離３０
００１の部分）に対応する部分が開口されたフォトレジ
スト３１で覆った後、同図（ｂ）に示す如くフォトレジ
スト３１をマスクとしてフィールド酸化膜２４のエツジ
部をエツチング除去する。しかるに、この方法を用いた
場合、エツジ部以外のフィールド酸化膜２４の膜減シを
防止できる。
また、上記実施例では、ｎチャネル型のＭＯＳトランジ
スタの製造の場合について述べたが、これに限らず、例
えばＰチャネル型のＭＱＳ ）ランジスタについても同
様な効果が得られる。但し、この場合、Ｎ″″型の不純
物領域をフィールド酸化膜の直下に形成することになる
。なお、０ＭＯ８構造のトランジスタに対して本発明を
適用した場合は、Ｐ″″チャネル側には実際には正の電
位をかけるので、上記効果はｎチャネル側において現わ
れる。
スタの製造の場合について述べたが、これに限らず、例
えばＰチャネル型のＭＱＳ ）ランジスタについても同
様な効果が得られる。但し、この場合、Ｎ″″型の不純
物領域をフィールド酸化膜の直下に形成することになる
。なお、０ＭＯ８構造のトランジスタに対して本発明を
適用した場合は、Ｐ″″チャネル側には実際には正の電
位をかけるので、上記効果はｎチャネル側において現わ
れる。
以上詳述した如く本発明によれば、素子間分離能力の高
い素子分離領域を有したｎチャネル型ＭＯ８）ランジス
タの信頼性の高い半導体装置を製造し得る方法を提供で
きる。
い素子分離領域を有したｎチャネル型ＭＯ８）ランジス
タの信頼性の高い半導体装置を製造し得る方法を提供で
きる。
第１図（、）〜（ｊｌ）は本発明の一実施例に係るｎチ
ャネル型のＭＱＳ ）ランジスタの製造方法を工程順に
示す断面図、第２図（、） 、 （ｂ）は本発明方法に
係るフィールド酸化膜のエツジ部の他の除去手段を説明
するための断面図、第３図（、）〜（ｄ）は従来のｎチ
ャネル型のＭＱＳ ）ランジスタの製造方法を工程順に
示す断面図である。 ２１・・・Ｐ型の単結晶シリコン基板、２２・・・シｌ
Ｊ：＋ｙ窒化膜１？ターン、２３・・・Ｐ″″型の不純
物領域、２４・・・フィールド酸化膜、２５・・・素子
領域、２６・・・ダート酸化膜、２７・・・ｒ−）電極
、２８・・・Ｎ＋型のソース領域、２９・・・Ｎ型のド
レイン領域、３１・・・フォトレジスト。
ャネル型のＭＱＳ ）ランジスタの製造方法を工程順に
示す断面図、第２図（、） 、 （ｂ）は本発明方法に
係るフィールド酸化膜のエツジ部の他の除去手段を説明
するための断面図、第３図（、）〜（ｄ）は従来のｎチ
ャネル型のＭＱＳ ）ランジスタの製造方法を工程順に
示す断面図である。 ２１・・・Ｐ型の単結晶シリコン基板、２２・・・シｌ
Ｊ：＋ｙ窒化膜１？ターン、２３・・・Ｐ″″型の不純
物領域、２４・・・フィールド酸化膜、２５・・・素子
領域、２６・・・ダート酸化膜、２７・・・ｒ−）電極
、２８・・・Ｎ＋型のソース領域、２９・・・Ｎ型のド
レイン領域、３１・・・フォトレジスト。
Claims (3)
- （１）第１導電型の半導体基板上に耐酸化性膜パターン
を形成する工程と、この耐酸化性膜パターンをマスクと
して前記基板に第１導電型の不純物をイオン注入し、不
純物領域を形成する工程と、同耐酸化性膜パターンをマ
スクとして素子分離領域を形成する工程と、前記耐酸化
性膜パターンを除去する工程と、前記素子分離領域のエ
ッジ部を除去し前記不純物領域を素子分離領域で囲まれ
た素子領域へ露出させる工程とを具備することを特徴と
する半導体装置の製造方法。 - （２）耐酸化性膜パターンがシリコン窒化膜パターンで
あることを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （３）素子分離領域のエッジ部を除去する際、フォトレ
ジストをマスクとして用いることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26401384A JPS61142756A (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26401384A JPS61142756A (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61142756A true JPS61142756A (ja) | 1986-06-30 |
Family
ID=17397335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26401384A Pending JPS61142756A (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142756A (ja) |
-
1984
- 1984-12-14 JP JP26401384A patent/JPS61142756A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0712058B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61142756A (ja) | 半導体装置の製造方法 | |
| JPH04251980A (ja) | 高耐圧トランジスタおよびその製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JPS63305566A (ja) | 半導体装置およびその製造方法 | |
| JPS59231863A (ja) | 絶縁ゲ−ト半導体装置とその製造法 | |
| JPH06140628A (ja) | 半導体装置及びその製造方法 | |
| JPH04116933A (ja) | 半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPH0736441B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPH03108727A (ja) | 半導体装置の製造方法 | |
| JPH03227526A (ja) | 半導体素子の製造方法 | |
| JPH065791A (ja) | 半導体装置の製造方法 | |
| JPH04162420A (ja) | 半導体装置の製造方法 | |
| JPH021941A (ja) | 半導体装置の製造方法 | |
| JPS6254959A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH0964361A (ja) | 半導体装置の製造方法 | |
| JPH0226034A (ja) | 半導体装置の製造方法 | |
| JPS5856435A (ja) | 半導体装置の製造方法 | |
| JPS594171A (ja) | 半導体装置の製造方法 | |
| JPS6149469A (ja) | 半導体装置の製造方法 | |
| JPS5834951B2 (ja) | 半導体装置の製造方法 |