JPS61142756A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61142756A JPS61142756A JP26401384A JP26401384A JPS61142756A JP S61142756 A JPS61142756 A JP S61142756A JP 26401384 A JP26401384 A JP 26401384A JP 26401384 A JP26401384 A JP 26401384A JP S61142756 A JPS61142756 A JP S61142756A
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- Japan
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- oxide film
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- mask
- impurity
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
表面の素子分離領域の形成に改良を施したものである。
表面の素子分離領域の形成に改良を施したものである。
周知の如く、半導体集積回路が正孔から電子をその担体
として動作するものに推移して来るに従って、素子分離
領域が水、Na等の汚染によって正セチャーシアップす
る事によシ、反転層を形成して電流リークを生じる事が
問題となシ、雰囲気の影響を強く受けるようになる。
として動作するものに推移して来るに従って、素子分離
領域が水、Na等の汚染によって正セチャーシアップす
る事によシ、反転層を形成して電流リークを生じる事が
問題となシ、雰囲気の影響を強く受けるようになる。
このようなことから、従来、素子分離領域下の半導体基
板表面の導電型をイオン注入技術によって反転させ、こ
れによシ前述した雰囲気の影響を軽減させる方法が考え
られている。以下、こうした方法を用いたMO8型トラ
ンジスタの製造例を、第3図(、)〜(d)を参照して
説明する。
板表面の導電型をイオン注入技術によって反転させ、こ
れによシ前述した雰囲気の影響を軽減させる方法が考え
られている。以下、こうした方法を用いたMO8型トラ
ンジスタの製造例を、第3図(、)〜(d)を参照して
説明する。
まず、例えば−P型の半導体基板1上に厚さ2000〜
3000Xのシリコン窒化膜(図示せず)を形成した後
、写真蝕刻法(PEP )を用いて窒化膜ノ4ターフ2
を形成する(第3図(、)図示)。つづいて、この窒化
膜パターン2をマスクとして前記基板1にn型の不純物
をイオン注入し、低濃度(N−型)の不純物領域3を形
成する(第3図(b)図示)。次いで、窒化膜パターン
2をマスクとして熱酸化を施し、厚さ7000X〜1μ
mのフィールド酸化膜4を形成する(第3図(c)図示
)。ここで、フィールド酸化膜4で囲まれた基板部分を
素子領域5と呼ぶ。更に、前記窒化膜ノ母ターン2を除
去後、素子領域5上にダート酸化膜6を介して多結晶シ
リコンからなるダート電極7を形成する。しかる後、こ
のダート電極7をマスクとして素子領域5にn型の不純
物をイオン注入してN型のソース、ドレイン領域8,9
を形成し、Nチャネル型のMOS )ランジスタを製造
する(第3図(d)図示)。
3000Xのシリコン窒化膜(図示せず)を形成した後
、写真蝕刻法(PEP )を用いて窒化膜ノ4ターフ2
を形成する(第3図(、)図示)。つづいて、この窒化
膜パターン2をマスクとして前記基板1にn型の不純物
をイオン注入し、低濃度(N−型)の不純物領域3を形
成する(第3図(b)図示)。次いで、窒化膜パターン
2をマスクとして熱酸化を施し、厚さ7000X〜1μ
mのフィールド酸化膜4を形成する(第3図(c)図示
)。ここで、フィールド酸化膜4で囲まれた基板部分を
素子領域5と呼ぶ。更に、前記窒化膜ノ母ターン2を除
去後、素子領域5上にダート酸化膜6を介して多結晶シ
リコンからなるダート電極7を形成する。しかる後、こ
のダート電極7をマスクとして素子領域5にn型の不純
物をイオン注入してN型のソース、ドレイン領域8,9
を形成し、Nチャネル型のMOS )ランジスタを製造
する(第3図(d)図示)。
こうした製造方法によれば、フィールド酸化膜4の直下
にN−型の不純物領域3を形成することによシ、フィー
ルド酸化膜4と基板1の界面で生ずる反転層を防止して
前述した雰囲気の影響を受けK<くなる。しかしながら
、この製造方法は次に示す欠点を有する。即ち、第3図
(c)で窒化膜パターン2をマスクとして酸化する際、
酸化領域が窒化膜パターン2の下方にまで侵入し、その
距離はイオン注入された不純物が同時に横方向へ拡散し
て行く距離よシも長くなる場合が生じる。その結果、フ
ィールド酸化膜4の素子領域5寄シのエツジ部において
(点線領域Aに図示)、フィールド酸化膜4の直下にN
″″型の不純物領域3が存在しないことになって、ソー
ス、ドレイン領域8,9と不純物領域3が全く重ならず
、この部分Aからリーク電流が生じる。
にN−型の不純物領域3を形成することによシ、フィー
ルド酸化膜4と基板1の界面で生ずる反転層を防止して
前述した雰囲気の影響を受けK<くなる。しかしながら
、この製造方法は次に示す欠点を有する。即ち、第3図
(c)で窒化膜パターン2をマスクとして酸化する際、
酸化領域が窒化膜パターン2の下方にまで侵入し、その
距離はイオン注入された不純物が同時に横方向へ拡散し
て行く距離よシも長くなる場合が生じる。その結果、フ
ィールド酸化膜4の素子領域5寄シのエツジ部において
(点線領域Aに図示)、フィールド酸化膜4の直下にN
″″型の不純物領域3が存在しないことになって、ソー
ス、ドレイン領域8,9と不純物領域3が全く重ならず
、この部分Aからリーク電流が生じる。
本発明は上記事情に鑑みてなされたもので、素子間分離
能力の高い素子分離領域を有した半導体装置の製造方法
を提供することを目的とする。
能力の高い素子分離領域を有した半導体装置の製造方法
を提供することを目的とする。
本発明は、素子分離領域のエツジ部を除去して素子分離
領域直下の不純物領域を素子領域へ露出させ、これKよ
シソース、ドレイン領域と前記不純物領域とを部分的に
重ならせてリーク電流を抑制し、上記目的を達成しよう
としたものである。
領域直下の不純物領域を素子領域へ露出させ、これKよ
シソース、ドレイン領域と前記不純物領域とを部分的に
重ならせてリーク電流を抑制し、上記目的を達成しよう
としたものである。
以下、本発明の一実施例をnチャネル型のMOS )ラ
ンジスタの製造に適用した場合について第1図(、)〜
(4を参照して説明する。
ンジスタの製造に適用した場合について第1図(、)〜
(4を参照して説明する。
〔1〕 まず、例えばゾロンを約10 ffi
含む厚さ600μmのP型の単結晶シリコン基板21上
に、PEPによシ厚さ2500にのシリコン窒化膜パタ
ーン22を形成した。つづいて、同室化膜ノぐターン2
2をマスクとして前記基板21に加速電圧40 keV
、 ドーズ量5x10 crn の条件でゾロン
をイオン注入し、N−型の不純物領域23を形成した(
第1図(a)図示)。次いで、窒化膜/臂ターン22を
マスクとして950〜100OC’の水素と酸素の雰囲
気中で熱酸化を行ない厚さ1μmのフィールド酸化膜2
4を形成するとともに、素子領域25を形成した。この
際、前記不純物領域23の活性化も窒素雰囲気中で連続
して行なった。また、フィールド酸化膜24のエツジ部
は、窒化膜/4ターン22の下方に700χ程度侵入し
た(第1図(b)図示)。なお、同図(b)で熱酸化時
にゾロンからなる不純物領域23は。
含む厚さ600μmのP型の単結晶シリコン基板21上
に、PEPによシ厚さ2500にのシリコン窒化膜パタ
ーン22を形成した。つづいて、同室化膜ノぐターン2
2をマスクとして前記基板21に加速電圧40 keV
、 ドーズ量5x10 crn の条件でゾロン
をイオン注入し、N−型の不純物領域23を形成した(
第1図(a)図示)。次いで、窒化膜/臂ターン22を
マスクとして950〜100OC’の水素と酸素の雰囲
気中で熱酸化を行ない厚さ1μmのフィールド酸化膜2
4を形成するとともに、素子領域25を形成した。この
際、前記不純物領域23の活性化も窒素雰囲気中で連続
して行なった。また、フィールド酸化膜24のエツジ部
は、窒化膜/4ターン22の下方に700χ程度侵入し
た(第1図(b)図示)。なお、同図(b)で熱酸化時
にゾロンからなる不純物領域23は。
横方向へ5oooX程度しか拡散せず、フィールド酸化
膜24のエツジ部直下には不純物領域23を持たない部
分が存在した。
膜24のエツジ部直下には不純物領域23を持たない部
分が存在した。
〔2〕 次に、化学ドライエツチングを用いて窒化膜
ノ々ターン22を除去した(第1図(C)図示)。
ノ々ターン22を除去した(第1図(C)図示)。
つづいて、弗化アンモニウム水溶液を用いてフィールド
酸化膜24の素子領域25寄シのエツジ部をエツチング
除去した。なお、エツチングによってフィールド酸化膜
24の厚さが薄くなり過ぎる場合は、イオン注入量を増
やす事によって補償可能である。その結果、不純物領域
23の一部がフィールド酸化膜の周辺部をエツチングし
た後の素子領域25へ枠状に露出した。なお、点線領域
Bは、その露出部を示す。つづいて、素子領域25上に
ダート酸化膜26を介して多結晶シリコンからなるダー
ト電極27を形成した。更に、このダート電極27をマ
スクとして素子領域25にn型不純物をイオン注入して
N型のソース、ドレイン領域28.29を形成し、nチ
ャネル型のMQS )ランジスタを製造した(第1図(
d)図示)。
酸化膜24の素子領域25寄シのエツジ部をエツチング
除去した。なお、エツチングによってフィールド酸化膜
24の厚さが薄くなり過ぎる場合は、イオン注入量を増
やす事によって補償可能である。その結果、不純物領域
23の一部がフィールド酸化膜の周辺部をエツチングし
た後の素子領域25へ枠状に露出した。なお、点線領域
Bは、その露出部を示す。つづいて、素子領域25上に
ダート酸化膜26を介して多結晶シリコンからなるダー
ト電極27を形成した。更に、このダート電極27をマ
スクとして素子領域25にn型不純物をイオン注入して
N型のソース、ドレイン領域28.29を形成し、nチ
ャネル型のMQS )ランジスタを製造した(第1図(
d)図示)。
しかして、本発明によれば、シリコン基板21にN−型
の不純物領域23、フィールド酸化膜24を形成した後
、第1図(d)の工程で弗化アンモニウム水溶液により
フィールド酸化膜24のエツジ部を除去するため、前記
不純物領域23の一部が枠状に露出される。従って、N
型のソース。
の不純物領域23、フィールド酸化膜24を形成した後
、第1図(d)の工程で弗化アンモニウム水溶液により
フィールド酸化膜24のエツジ部を除去するため、前記
不純物領域23の一部が枠状に露出される。従って、N
型のソース。
ドレイン領域28.29の端部が不純物領域23の端部
と重なシ、もってソース、ドレイン領域28.29間の
リーク電流を抑制できる。
と重なシ、もってソース、ドレイン領域28.29間の
リーク電流を抑制できる。
なお、上記実施例では、フィールド酸化膜のエツジ部を
ケミカルドライエツチングによシ除去した場合について
述べたが、これに限らない。
ケミカルドライエツチングによシ除去した場合について
述べたが、これに限らない。
例えば、第2図(、)に示す如く素子領域25、及びフ
ィールド酸化膜24のエツジ部(素子領域から距離30
001の部分)に対応する部分が開口されたフォトレジ
スト31で覆った後、同図(b)に示す如くフォトレジ
スト31をマスクとしてフィールド酸化膜24のエツジ
部をエツチング除去する。しかるに、この方法を用いた
場合、エツジ部以外のフィールド酸化膜24の膜減シを
防止できる。
ィールド酸化膜24のエツジ部(素子領域から距離30
001の部分)に対応する部分が開口されたフォトレジ
スト31で覆った後、同図(b)に示す如くフォトレジ
スト31をマスクとしてフィールド酸化膜24のエツジ
部をエツチング除去する。しかるに、この方法を用いた
場合、エツジ部以外のフィールド酸化膜24の膜減シを
防止できる。
また、上記実施例では、nチャネル型のMOSトランジ
スタの製造の場合について述べたが、これに限らず、例
えばPチャネル型のMQS )ランジスタについても同
様な効果が得られる。但し、この場合、N″″型の不純
物領域をフィールド酸化膜の直下に形成することになる
。なお、0MO8構造のトランジスタに対して本発明を
適用した場合は、P″″チャネル側には実際には正の電
位をかけるので、上記効果はnチャネル側において現わ
れる。
スタの製造の場合について述べたが、これに限らず、例
えばPチャネル型のMQS )ランジスタについても同
様な効果が得られる。但し、この場合、N″″型の不純
物領域をフィールド酸化膜の直下に形成することになる
。なお、0MO8構造のトランジスタに対して本発明を
適用した場合は、P″″チャネル側には実際には正の電
位をかけるので、上記効果はnチャネル側において現わ
れる。
以上詳述した如く本発明によれば、素子間分離能力の高
い素子分離領域を有したnチャネル型MO8)ランジス
タの信頼性の高い半導体装置を製造し得る方法を提供で
きる。
い素子分離領域を有したnチャネル型MO8)ランジス
タの信頼性の高い半導体装置を製造し得る方法を提供で
きる。
第1図(、)〜(jl)は本発明の一実施例に係るnチ
ャネル型のMQS )ランジスタの製造方法を工程順に
示す断面図、第2図(、) 、 (b)は本発明方法に
係るフィールド酸化膜のエツジ部の他の除去手段を説明
するための断面図、第3図(、)〜(d)は従来のnチ
ャネル型のMQS )ランジスタの製造方法を工程順に
示す断面図である。 21・・・P型の単結晶シリコン基板、22・・・シl
J:+y窒化膜1?ターン、23・・・P″″型の不純
物領域、24・・・フィールド酸化膜、25・・・素子
領域、26・・・ダート酸化膜、27・・・r−)電極
、28・・・N+型のソース領域、29・・・N型のド
レイン領域、31・・・フォトレジスト。
ャネル型のMQS )ランジスタの製造方法を工程順に
示す断面図、第2図(、) 、 (b)は本発明方法に
係るフィールド酸化膜のエツジ部の他の除去手段を説明
するための断面図、第3図(、)〜(d)は従来のnチ
ャネル型のMQS )ランジスタの製造方法を工程順に
示す断面図である。 21・・・P型の単結晶シリコン基板、22・・・シl
J:+y窒化膜1?ターン、23・・・P″″型の不純
物領域、24・・・フィールド酸化膜、25・・・素子
領域、26・・・ダート酸化膜、27・・・r−)電極
、28・・・N+型のソース領域、29・・・N型のド
レイン領域、31・・・フォトレジスト。
Claims (3)
- (1)第1導電型の半導体基板上に耐酸化性膜パターン
を形成する工程と、この耐酸化性膜パターンをマスクと
して前記基板に第1導電型の不純物をイオン注入し、不
純物領域を形成する工程と、同耐酸化性膜パターンをマ
スクとして素子分離領域を形成する工程と、前記耐酸化
性膜パターンを除去する工程と、前記素子分離領域のエ
ッジ部を除去し前記不純物領域を素子分離領域で囲まれ
た素子領域へ露出させる工程とを具備することを特徴と
する半導体装置の製造方法。 - (2)耐酸化性膜パターンがシリコン窒化膜パターンで
あることを特徴とする特許請求の範囲第1項記載の半導
体装置の製造方法。 - (3)素子分離領域のエッジ部を除去する際、フォトレ
ジストをマスクとして用いることを特徴とする特許請求
の範囲第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26401384A JPS61142756A (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26401384A JPS61142756A (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61142756A true JPS61142756A (ja) | 1986-06-30 |
Family
ID=17397335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26401384A Pending JPS61142756A (ja) | 1984-12-14 | 1984-12-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61142756A (ja) |
-
1984
- 1984-12-14 JP JP26401384A patent/JPS61142756A/ja active Pending
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