JPH06140628A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06140628A JPH06140628A JP4001964A JP196492A JPH06140628A JP H06140628 A JPH06140628 A JP H06140628A JP 4001964 A JP4001964 A JP 4001964A JP 196492 A JP196492 A JP 196492A JP H06140628 A JPH06140628 A JP H06140628A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
Abstract
(57)【要約】
【目的】耐放射線性ｎＭＯＳ−Ｔｒにおいて、ガードリ
ングゲートボロン拡散層と素子分離酸化膜との間リーク
パス発生部を深い位置に形成することにより、リークを
低減する。 【構成】ゲート酸化膜５を形成した後にガードリングゲ
ートボロンイオン注入を行なうことにより、素子分離酸
化膜方向にガードリングゲートボロン拡散層を形成でき
るため、リークパス発生部７の上端が、Ｎ+ 拡散層−Ｐ
型基板接合ラインより下部に形成できるため、このｎＭ
ＯＳ−Ｔｒの放射線照射によるリークを低減できる。
ングゲートボロン拡散層と素子分離酸化膜との間リーク
パス発生部を深い位置に形成することにより、リークを
低減する。 【構成】ゲート酸化膜５を形成した後にガードリングゲ
ートボロンイオン注入を行なうことにより、素子分離酸
化膜方向にガードリングゲートボロン拡散層を形成でき
るため、リークパス発生部７の上端が、Ｎ+ 拡散層−Ｐ
型基板接合ラインより下部に形成できるため、このｎＭ
ＯＳ−Ｔｒの放射線照射によるリークを低減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に耐放射線性を向上させた半導体装置及
びその製造方法に関する。
方法に関し、特に耐放射線性を向上させた半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】従来の耐放射線性Ｎ型Ｍｅｔａｌ−Ｏｘ
ｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ（以
下、ｎＭＯＳ−Ｔｒという）の平面図を図５に示す。図
５のＣ部縦断面図が図６であり、その製造方法を図８に
示す。
ｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ（以
下、ｎＭＯＳ−Ｔｒという）の平面図を図５に示す。図
５のＣ部縦断面図が図６であり、その製造方法を図８に
示す。
【０００３】図８（Ａ）に示すように、Ｐ型基板６に素
子分離酸化膜４と耐酸化膜、（例えば窒化シリコン膜）
を用い局所酸化により形成する。その後、耐酸化膜を除
去し、再全面酸化により、イオン注入用酸化膜８を形成
し、その後しきい値制御用ゲート−ボロンイオン注入を
行ない、さらに、イオン注入レジストを全面塗布し、パ
ターニングを行ないしきい値制御用ゲートボロンイオン
注入を行ない、イオン注入レジストマスク９とし、上部
から″Ｂ+ イオンのイオン注入を行なう。これにより、
ガードリングゲートボロン拡散層１を形成する。その後
に、犠牲酸化膜エッチングを行なう（図８（Ｂ））。次
にゲート酸化膜５を形成し（図８（Ｃ））、その後、ゲ
ートポリシリコン３をＣｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ法（以下Ｃ．Ｖ．Ｄ法と略す。）
により形成し、パターニングをイオンエッチング法によ
り行なっていた（図６）。
子分離酸化膜４と耐酸化膜、（例えば窒化シリコン膜）
を用い局所酸化により形成する。その後、耐酸化膜を除
去し、再全面酸化により、イオン注入用酸化膜８を形成
し、その後しきい値制御用ゲート−ボロンイオン注入を
行ない、さらに、イオン注入レジストを全面塗布し、パ
ターニングを行ないしきい値制御用ゲートボロンイオン
注入を行ない、イオン注入レジストマスク９とし、上部
から″Ｂ+ イオンのイオン注入を行なう。これにより、
ガードリングゲートボロン拡散層１を形成する。その後
に、犠牲酸化膜エッチングを行なう（図８（Ｂ））。次
にゲート酸化膜５を形成し（図８（Ｃ））、その後、ゲ
ートポリシリコン３をＣｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ法（以下Ｃ．Ｖ．Ｄ法と略す。）
により形成し、パターニングをイオンエッチング法によ
り行なっていた（図６）。
【０００４】
【発明が解決しようとする課題】この従来の耐放射線性
ｎＭＯＳ−Ｔｒの図６におけるＤ部拡大図を図７に示
す。
ｎＭＯＳ−Ｔｒの図６におけるＤ部拡大図を図７に示
す。
【０００５】図７が示すように、リークパス発生部７
が、表面近傍まで延びているため、しきい値制御用拡散
層のＮ+ 拡散層接合ライン１０よりリークパス発生部が
上になり、このリークパス発生部７が１方がＮ+ 拡散層
２と接し、また他方が反対側のＮ+ 拡散層２と接するた
め、放射線照射により、酸化膜中に正電荷が発生し、こ
のＰ型基板６と同不純物濃度（比較的薄い）のリークパ
ス発生部が反転し、Ｎ+拡散層２と反対側のＮ+ 拡散層
２がつながり、リークが発生してしまうという欠点があ
った。
が、表面近傍まで延びているため、しきい値制御用拡散
層のＮ+ 拡散層接合ライン１０よりリークパス発生部が
上になり、このリークパス発生部７が１方がＮ+ 拡散層
２と接し、また他方が反対側のＮ+ 拡散層２と接するた
め、放射線照射により、酸化膜中に正電荷が発生し、こ
のＰ型基板６と同不純物濃度（比較的薄い）のリークパ
ス発生部が反転し、Ｎ+拡散層２と反対側のＮ+ 拡散層
２がつながり、リークが発生してしまうという欠点があ
った。
【０００６】これは、しきい値電圧制御用のゲートボロ
ンイオン注入及びガードリングゲートボロンイオン注入
による酸化膜の損傷を低減するために、イオン注入用酸
化膜にイオン注入した後にゲート酸化を行なっているた
め、素子分離酸化膜方向に、あまりガードリングゲート
ボロンイオンが注入されないことになる。
ンイオン注入及びガードリングゲートボロンイオン注入
による酸化膜の損傷を低減するために、イオン注入用酸
化膜にイオン注入した後にゲート酸化を行なっているた
め、素子分離酸化膜方向に、あまりガードリングゲート
ボロンイオンが注入されないことになる。
【０００７】
【課題を解決するための手段】本発明によれば、半導体
基板の一主面上にチャンネル部にしきい値制御用拡散層
を有するＭＯＳトランジスタと素子分離酸化膜とガード
リング拡散層を有する半導体装置において、ガードリン
グ拡散層と前記素子分離膜の接点がしきい値制御用拡散
層より深い部分にある半導体装置が得られる。 更に、
本発明によれば、半導体基板の一主面上に素子分離酸化
膜を形成する工程と、その後ゲート酸化膜を形成する工
程と、その後ガードリング拡散層を形成する工程とを含
む半導体装置の製造方法が得られる。
基板の一主面上にチャンネル部にしきい値制御用拡散層
を有するＭＯＳトランジスタと素子分離酸化膜とガード
リング拡散層を有する半導体装置において、ガードリン
グ拡散層と前記素子分離膜の接点がしきい値制御用拡散
層より深い部分にある半導体装置が得られる。 更に、
本発明によれば、半導体基板の一主面上に素子分離酸化
膜を形成する工程と、その後ゲート酸化膜を形成する工
程と、その後ガードリング拡散層を形成する工程とを含
む半導体装置の製造方法が得られる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明による半導体装置の一実施例
を示す平面図、図２は図１のＡにおける断面図であり、
図３は、図２のＢ部の拡大図であり、図４は本発明によ
る半導体装置の製造方法の一実施例を示す工程断面図で
ある。
を示す平面図、図２は図１のＡにおける断面図であり、
図３は、図２のＢ部の拡大図であり、図４は本発明によ
る半導体装置の製造方法の一実施例を示す工程断面図で
ある。
【００１０】図３（Ａ）に示すように、まず、Ｐ型基板
（不純物濃度１．０×１０15〜１．０×１０17ａｔｏｍ
ｓ／ｃｍ3 ）１に素子分離酸化膜（４０００〜１０００
０オングストローム）４を耐酸化膜（例えば、窒化シリ
コン膜）を用い局所酸化により形成する。
（不純物濃度１．０×１０15〜１．０×１０17ａｔｏｍ
ｓ／ｃｍ3 ）１に素子分離酸化膜（４０００〜１０００
０オングストローム）４を耐酸化膜（例えば、窒化シリ
コン膜）を用い局所酸化により形成する。
【００１１】その後、耐酸化膜を除去し、再全面酸化に
よりイオン注入用酸化膜（２００〜８００オングストロ
ーム）８を形成し、その後エッチング（図４Ｂ）、ゲー
ト酸化（１００〜８００オングストローム）を行ない、
ゲート酸化膜５を形成する。この時しきい値制御用ゲー
トボロンイオン注入を行ない、図３に示すしきい値制御
用拡散層をＮ+ 拡散層接合ライン１０を底部としてその
上に形成する。さらにイオン注入レジストを全面塗布
し、パターニングを行ない、イオン注入レジストマスク
９とし、上部から″Ｂ+ イオンのイオン注入（１．０×
１０12〜１．０×１０14ａｔｏｍｓ／ｃｍ2 ）を行なう
（図４（Ｃ））。その後、図２に示すようにゲートポリ
シリ３をＣ．Ｖ．Ｄ法により３０００〜１００００オン
グストローム形成し、パターニングをイオンエッチング
法により行なう。
よりイオン注入用酸化膜（２００〜８００オングストロ
ーム）８を形成し、その後エッチング（図４Ｂ）、ゲー
ト酸化（１００〜８００オングストローム）を行ない、
ゲート酸化膜５を形成する。この時しきい値制御用ゲー
トボロンイオン注入を行ない、図３に示すしきい値制御
用拡散層をＮ+ 拡散層接合ライン１０を底部としてその
上に形成する。さらにイオン注入レジストを全面塗布
し、パターニングを行ない、イオン注入レジストマスク
９とし、上部から″Ｂ+ イオンのイオン注入（１．０×
１０12〜１．０×１０14ａｔｏｍｓ／ｃｍ2 ）を行なう
（図４（Ｃ））。その後、図２に示すようにゲートポリ
シリ３をＣ．Ｖ．Ｄ法により３０００〜１００００オン
グストローム形成し、パターニングをイオンエッチング
法により行なう。
【００１２】
【発明の効果】以上説明したように本発明はゲート酸化
後にガードリングゲートイオン注入を行なうことによ
り、放射線照射時にリークの発生が少ないという効果を
有する。
後にガードリングゲートイオン注入を行なうことによ
り、放射線照射時にリークの発生が少ないという効果を
有する。
【００１３】また、本来の電流の通路であるチャンネル
領域へのゲートイオン注入はイオン注入用酸化膜上から
注入されるのでこのチャンネル領域に後から形成される
酸化膜にはイオン注入の損傷は従来と変わらない。ただ
し、ガードリングゲートボロンはゲート酸化膜形成後に
行なわれているのでガードリングゲートボロン拡散層上
のゲート酸化膜は損傷が発生するが、ガードリングゲー
トボロン拡散層によりチャンネル部と比較して充分しき
い値電圧が高いので酸化膜の損傷によるリーク値は従来
と変わらない。
領域へのゲートイオン注入はイオン注入用酸化膜上から
注入されるのでこのチャンネル領域に後から形成される
酸化膜にはイオン注入の損傷は従来と変わらない。ただ
し、ガードリングゲートボロンはゲート酸化膜形成後に
行なわれているのでガードリングゲートボロン拡散層上
のゲート酸化膜は損傷が発生するが、ガードリングゲー
トボロン拡散層によりチャンネル部と比較して充分しき
い値電圧が高いので酸化膜の損傷によるリーク値は従来
と変わらない。
【図１】図１は、本発明による半導体装置の一実施例を
示す平面図である。
示す平面図である。
【図２】図２は、図１のＡにおける断面図である。
【図３】図３は、図２Ｂ部の拡大図である。
【図４】図４は、本発明による半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図５】図５は、従来の半導体装置を示す平面図であ
る。
る。
【図６】図６は、図５のＣにおける断面図である。
【図７】図７は、図６のＤ部の拡大図である。
【図８】図８は、従来の半導体装置の製造方法を示す工
程断面図である。
程断面図である。
１ ガードリングゲートボロン拡散層 ２ Ｎ+ 拡散層 ３ ゲートポリシリコン ４ 素子分離酸化膜 ５ ゲート酸化膜 ６ Ｐ型基板 ７ リークパス発生部 ８ イオン注入用酸化膜 ９ イオン注入レジストマスク １０ Ｎ+ 拡散層接合ライン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置及びその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に耐放射線性を向上させた半導体装置及
びその製造方法に関する。
方法に関し、特に耐放射線性を向上させた半導体装置及
びその製造方法に関する。
【従来の技術】従来の耐放射線性Ｎ型Ｍｅｔａｌ−Ｏｘ
ｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ（以
下、ｎＭＯＳ−Ｔｒという）の平面図を図５に示す。図
５のＣ部縦断面図が図６であり、その製造方法を図８に
示す。図８（Ａ）に示すように、Ｐ型基板６に素子分離
酸化膜４を耐酸化膜（例えば窒化シリコン膜）を用いて
局所的に酸化して形成する。その後、耐酸化膜を除去
し、再全面酸化により、イオン注入用犠牲酸化膜８を形
成し、その後しきい値制御用ゲート−ボロンイオン注入
を犠牲酸化膜８を通して行ない、さらに、イオン注入レ
ジストを全面塗布し、パターニングを行ないイオン注入
レジストマスク９とし、上部から”Ｂ+ イオンのイオン
注入を行なう。これにより、ガードリングボロン拡散層
１を形成する。その後に、犠牲酸化膜エッチングを行な
う（図８（Ｂ））。次にゲート酸化膜５を形成し（図８
（Ｃ））、その後、ゲートポリシリコン３をＣｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（以下
Ｃ．Ｖ．Ｄ法と略す。）により形成し、パターニングを
イオンエッチング法により行ない（図６）、ゲートポリ
シリコン３をマスクとしてソース，ドレイン領域となる
Ｎ+ 拡散層を形成していた。
ｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ（以
下、ｎＭＯＳ−Ｔｒという）の平面図を図５に示す。図
５のＣ部縦断面図が図６であり、その製造方法を図８に
示す。図８（Ａ）に示すように、Ｐ型基板６に素子分離
酸化膜４を耐酸化膜（例えば窒化シリコン膜）を用いて
局所的に酸化して形成する。その後、耐酸化膜を除去
し、再全面酸化により、イオン注入用犠牲酸化膜８を形
成し、その後しきい値制御用ゲート−ボロンイオン注入
を犠牲酸化膜８を通して行ない、さらに、イオン注入レ
ジストを全面塗布し、パターニングを行ないイオン注入
レジストマスク９とし、上部から”Ｂ+ イオンのイオン
注入を行なう。これにより、ガードリングボロン拡散層
１を形成する。その後に、犠牲酸化膜エッチングを行な
う（図８（Ｂ））。次にゲート酸化膜５を形成し（図８
（Ｃ））、その後、ゲートポリシリコン３をＣｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（以下
Ｃ．Ｖ．Ｄ法と略す。）により形成し、パターニングを
イオンエッチング法により行ない（図６）、ゲートポリ
シリコン３をマスクとしてソース，ドレイン領域となる
Ｎ+ 拡散層を形成していた。
【発明が解決しようとする課題】この従来の耐放射線性
ｎＭＯＳ−Ｔｒの図６におけるＤ部拡大図を図７に示
す。図７が示すように、ソース，ドレイン領域となるＮ
+ 拡散層は１０で示すＮ+拡散層ラインのようにガード
リングボロン拡散層１より浅く形成されているため、Ｎ
+ 拡散層が対向する部分にガードリングボロン拡散層が
存在していないとリークパス発生部７をこの部分に生じ
てしまう。この部分上に放射線が照射されると、酸化膜
４中に正電荷が発生し、このＰ型基板６と同不純物濃度
（比較的薄い）のリークパス発生部の導電型が反転し、
Ｎ+ 拡散層２と反対側のＮ+ 拡散層２がつながり、リー
クが発生してしまうという欠点があった。これは、しき
い値電圧制御用のゲートボロンイオン注入及びガードリ
ングボロンイオン注入による酸化膜４の損傷を低減する
ために、イオン注入用酸化膜にイオン注入した後にゲー
ト酸化を行なっているため、素子分離酸化膜方向に、あ
まりガードリングボロンイオンが注入されないことによ
るものと考えられる。
ｎＭＯＳ−Ｔｒの図６におけるＤ部拡大図を図７に示
す。図７が示すように、ソース，ドレイン領域となるＮ
+ 拡散層は１０で示すＮ+拡散層ラインのようにガード
リングボロン拡散層１より浅く形成されているため、Ｎ
+ 拡散層が対向する部分にガードリングボロン拡散層が
存在していないとリークパス発生部７をこの部分に生じ
てしまう。この部分上に放射線が照射されると、酸化膜
４中に正電荷が発生し、このＰ型基板６と同不純物濃度
（比較的薄い）のリークパス発生部の導電型が反転し、
Ｎ+ 拡散層２と反対側のＮ+ 拡散層２がつながり、リー
クが発生してしまうという欠点があった。これは、しき
い値電圧制御用のゲートボロンイオン注入及びガードリ
ングボロンイオン注入による酸化膜４の損傷を低減する
ために、イオン注入用酸化膜にイオン注入した後にゲー
ト酸化を行なっているため、素子分離酸化膜方向に、あ
まりガードリングボロンイオンが注入されないことによ
るものと考えられる。
【課題を解決するための手段】本発明によれば、一導電
型の半導体基板の一主面上にチャンネル部をはさんで他
導電型のソース及びドレイン拡散層を有し、該チャンネ
ル部端部に一導電型のガードリング層を有し、これらの
拡散層、ドレイン拡散層及びチャンネル部を囲む素子分
離酸化膜とを有してなる半導体装置において、ガードリ
ング拡散層と素子分離膜の接点の深さがソース及びドレ
イン拡散層より深い部分にある半導体装置が得られる。
更に本発明によれば、半導体基板の一主面上に素子分離
酸化膜を形成する工程と、チャンネル領域をはさんで配
置されるソース，ドレイン領域とチャンネル部端部に配
置されるガードリング拡散層とチャンネル部上に位置す
るゲート酸化膜及びゲート電極とを形成する工程とを有
する半導体装置の製造方法において、ガードリング拡散
層をその素子分離酸化膜との接点がソース・ドレイン領
域よりも深い位置となるように形成する半導体装置の製
造方法が得られる。
型の半導体基板の一主面上にチャンネル部をはさんで他
導電型のソース及びドレイン拡散層を有し、該チャンネ
ル部端部に一導電型のガードリング層を有し、これらの
拡散層、ドレイン拡散層及びチャンネル部を囲む素子分
離酸化膜とを有してなる半導体装置において、ガードリ
ング拡散層と素子分離膜の接点の深さがソース及びドレ
イン拡散層より深い部分にある半導体装置が得られる。
更に本発明によれば、半導体基板の一主面上に素子分離
酸化膜を形成する工程と、チャンネル領域をはさんで配
置されるソース，ドレイン領域とチャンネル部端部に配
置されるガードリング拡散層とチャンネル部上に位置す
るゲート酸化膜及びゲート電極とを形成する工程とを有
する半導体装置の製造方法において、ガードリング拡散
層をその素子分離酸化膜との接点がソース・ドレイン領
域よりも深い位置となるように形成する半導体装置の製
造方法が得られる。
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明による半導体装置の一実施例を示す平
面図、図２は図１のＡにおける断面図であり、図３は、
図２のＢ部の拡大図であり、図４は本発明による半導体
装置の製造方法の一実施例を示す工程断面図である。図
３（Ａ）に示すように、まず、Ｐ型基板（不純物濃度
１．０〜１０15〜１．０×１０17ａｔｏｍｓ／ｃｍ3 ）
１に素子分離酸化膜（４０００〜１００００オングスト
ローム）４を耐酸化膜（例えば、窒化シリコン膜を用い
た局所酸化により形成する。その後、耐酸化膜を除去
し、再度全面酸化してイオン注入用酸化膜（２００〜８
００オングストローム）８を形成し、しきい値制御用ボ
ロンイオン注入を行なう。その後酸化膜エッチング（図
４Ｂ）、ゲート酸化（１００〜８００オングストロー
ム）を行ない、ゲート酸化膜５を形成する。さらにイオ
ン注入レジストを全面塗布し、パターニングを行ない、
イオン注入レジストマスク９とし、上部から”Ｂ+ イオ
ンのイオン注入（１．０×１０12〜１．０×１０14ａｔ
ｏｍｓ／ｃｍ2 ）を行なってガードリングボロン拡散層
１を形成する。この時、ガードリングボロン拡散層１の
素子分離酸化膜との接点は後に形成されるソースドレイ
ンＮ+ 拡散層より深くなるように形成される（図３，図
４（Ｃ））。次いで、図２に示すようにゲートポリシリ
コン３をＣ．Ｖ．Ｄ法により３０００〜１００００オン
グストローム形成し、パターニングをイオンエッチング
法によりゲート電極３を形成し、このゲート電極３をマ
スクとしてソース，ドレイン領域としてのＮ+拡散層２
をガードリングボロン拡散層１の素子分離酸化膜との接
点より浅くなるように形成する。
る。図１は本発明による半導体装置の一実施例を示す平
面図、図２は図１のＡにおける断面図であり、図３は、
図２のＢ部の拡大図であり、図４は本発明による半導体
装置の製造方法の一実施例を示す工程断面図である。図
３（Ａ）に示すように、まず、Ｐ型基板（不純物濃度
１．０〜１０15〜１．０×１０17ａｔｏｍｓ／ｃｍ3 ）
１に素子分離酸化膜（４０００〜１００００オングスト
ローム）４を耐酸化膜（例えば、窒化シリコン膜を用い
た局所酸化により形成する。その後、耐酸化膜を除去
し、再度全面酸化してイオン注入用酸化膜（２００〜８
００オングストローム）８を形成し、しきい値制御用ボ
ロンイオン注入を行なう。その後酸化膜エッチング（図
４Ｂ）、ゲート酸化（１００〜８００オングストロー
ム）を行ない、ゲート酸化膜５を形成する。さらにイオ
ン注入レジストを全面塗布し、パターニングを行ない、
イオン注入レジストマスク９とし、上部から”Ｂ+ イオ
ンのイオン注入（１．０×１０12〜１．０×１０14ａｔ
ｏｍｓ／ｃｍ2 ）を行なってガードリングボロン拡散層
１を形成する。この時、ガードリングボロン拡散層１の
素子分離酸化膜との接点は後に形成されるソースドレイ
ンＮ+ 拡散層より深くなるように形成される（図３，図
４（Ｃ））。次いで、図２に示すようにゲートポリシリ
コン３をＣ．Ｖ．Ｄ法により３０００〜１００００オン
グストローム形成し、パターニングをイオンエッチング
法によりゲート電極３を形成し、このゲート電極３をマ
スクとしてソース，ドレイン領域としてのＮ+拡散層２
をガードリングボロン拡散層１の素子分離酸化膜との接
点より浅くなるように形成する。
【発明の効果】以上説明したように本技術はゲート酸化
後にガードリングイオン注入を行ない、カードリング拡
散層の素子分離酸化膜との接点がソース，ドレイン領域
より深くなるように形成することにより、放射線照射時
にリークの発生が少ないという効果を有する。また、本
来の電流の通路であるチャンネル領域へのゲートイン注
入はイオン注入用酸化膜上から注入されるのでこのチャ
ンネル領域に後から形成される酸化膜にはイオン注入の
損傷は従来と変わらない。ただし、ガードリング拡散層
はゲート酸化膜形成後に行なわれているのでガードリン
グ拡散層上のゲート酸化膜は損傷が発生するが、ガード
リング拡散層によりチャンネル部と比較して充分しきい
値電圧が高いので酸化膜の損傷によるリーク値は従来と
変わらない。
後にガードリングイオン注入を行ない、カードリング拡
散層の素子分離酸化膜との接点がソース，ドレイン領域
より深くなるように形成することにより、放射線照射時
にリークの発生が少ないという効果を有する。また、本
来の電流の通路であるチャンネル領域へのゲートイン注
入はイオン注入用酸化膜上から注入されるのでこのチャ
ンネル領域に後から形成される酸化膜にはイオン注入の
損傷は従来と変わらない。ただし、ガードリング拡散層
はゲート酸化膜形成後に行なわれているのでガードリン
グ拡散層上のゲート酸化膜は損傷が発生するが、ガード
リング拡散層によりチャンネル部と比較して充分しきい
値電圧が高いので酸化膜の損傷によるリーク値は従来と
変わらない。
【図面の簡単な説明】
【図１】図１は、本発明による半導体装置の一実施例を
示す平面図である。
示す平面図である。
【図２】図２は、図１のＡにおける断面図である。
【図３】図３は、図２Ｂ部の拡大図である。
【図４】図４は、本発明による半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図５】図５は、従来の半導体装置を示す平面図であ
る。
る。
【図６】図６は、図５のＣにおける断面図である。
【図７】図７は、図６のＤ部の拡大図である。
【図８】図８は、従来の半導体装置の製造方法を示す工
程断面図である。
程断面図である。
【符号の説明】 １ ガードリングゲートボロン拡散層 ２ ソース・ドレインＮ+ 拡散層 ３ ゲートポリシリコン ４ 素子分離酸化膜 ５ ゲート酸化膜 ６ Ｐ型基板 ７ リークパス発生部 ８ イオン注入用酸化膜 ９ イオン注入レジストマスク １０ Ｎ+ 拡散層接合ライン
Claims (2)
- 【請求項１】 半導体基板の一主面上にチャンネル部に
しきい値制御用拡散層を有するＭＯＳトランジスタと素
子分離酸化膜とガードリング拡散層とを有する半導体装
置において、前記ガードリング拡散層と前記素子分離膜
の接点が前記しきい値制御用拡散層より深い部分にある
ことを特徴とする半導体装置。 - 【請求項２】 半導体基板の一主面上に素子分離酸化膜
を形成する工程と、その後ゲート酸化膜を形成する工程
と、その後ガードリング拡散層を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001964A JP2924395B2 (ja) | 1992-01-09 | 1992-01-09 | 半導体装置の製造方法 |
| US08/307,487 US5723886A (en) | 1992-01-09 | 1994-09-16 | N channel MOSFET with anti-radioactivity |
| US08/644,307 US5747354A (en) | 1992-01-09 | 1996-05-10 | Semiconductor device having an improved anti-radioactivity and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001964A JP2924395B2 (ja) | 1992-01-09 | 1992-01-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140628A true JPH06140628A (ja) | 1994-05-20 |
| JP2924395B2 JP2924395B2 (ja) | 1999-07-26 |
Family
ID=11516272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001964A Expired - Lifetime JP2924395B2 (ja) | 1992-01-09 | 1992-01-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5723886A (ja) |
| JP (1) | JP2924395B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030036236A1 (en) * | 2001-08-15 | 2003-02-20 | Joseph Benedetto | Method for radiation hardening N-channel MOS transistors |
| US7108992B2 (en) * | 2002-11-27 | 2006-09-19 | St. Jude Children's Research Hospital | ATM kinase compositions and methods |
| US9093517B2 (en) * | 2012-05-25 | 2015-07-28 | Microsemi SoC Corporation | TID hardened and single event transient single event latchup resistant MOS transistors and fabrication process |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147447A (en) * | 1980-04-17 | 1981-11-16 | Sanyo Electric Co Ltd | Manufacture of mosic |
| JPS58141570A (ja) * | 1982-02-17 | 1983-08-22 | Toshiba Corp | 半導体装置の製造方法 |
| US4987093A (en) * | 1987-04-15 | 1991-01-22 | Texas Instruments Incorporated | Through-field implant isolated devices and method |
| JP2569652B2 (ja) * | 1987-12-18 | 1997-01-08 | 日本電気株式会社 | 電源回路 |
| US5026656A (en) * | 1988-02-01 | 1991-06-25 | Texas Instruments Incorporated | MOS transistor with improved radiation hardness |
| US5045898A (en) * | 1988-08-30 | 1991-09-03 | At&T Bell Laboratories | CMOS integrated circuit having improved isolation |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JPH0770617B2 (ja) * | 1989-05-15 | 1995-07-31 | 株式会社東芝 | 半導体記憶装置 |
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
| US5556798A (en) * | 1994-12-01 | 1996-09-17 | United Microelectronics Corp. | Method for isolating non-volatile memory cells |
-
1992
- 1992-01-09 JP JP4001964A patent/JP2924395B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-16 US US08/307,487 patent/US5723886A/en not_active Expired - Fee Related
-
1996
- 1996-05-10 US US08/644,307 patent/US5747354A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924395B2 (ja) | 1999-07-26 |
| US5747354A (en) | 1998-05-05 |
| US5723886A (en) | 1998-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |