JP2924395B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置及びその製
造方法に関し、特に耐放射線性を向上させた半導体装置
及びその製造方法に関する。
造方法に関し、特に耐放射線性を向上させた半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】 従来の耐放射線性Ｎ型Ｍｅｔａｌ−Ｏ
ｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ
（以下、ｎＭＯＳ−Ｔｒという）の平面図を図５に示
す。図５のＣ部縦断面図が図６であり、その製造方法を
図８に示す。
ｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ
（以下、ｎＭＯＳ−Ｔｒという）の平面図を図５に示
す。図５のＣ部縦断面図が図６であり、その製造方法を
図８に示す。
【０００３】図８（Ａ）に示すように、Ｐ型基板６に素
子分離酸化膜４を耐酸化膜（例えば窒化シリコン膜）を
用いて局所的に酸化して形成する。その後、耐酸化膜を
除去し、再全面酸化により、イオン注入用犠牲酸化膜８
を形成し、その後しきい値制御用ゲート−ボロンイオン
注入を犠牲酸化膜８を通して行ない、さらに、イオン注
入レジストを全面塗布し、パターニングを行ないイオン
注入レジストマスク９とし、上部から”Ｂ+イオンのイ
オン注入を行なう。これにより、ガードリングボロン拡
散層１を形成する。その後に、犠牲酸化膜エッチングを
行なう（図８（Ｂ））。次にゲート酸化膜５を形成し
（図８（Ｃ））、その後、ゲートポリシリコン３をＣｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法
（以下Ｃ．Ｖ．Ｄ法と略す。）により形成し、パターニ
ングをイオンエッチング法により行ない（図６）、ゲー
トポリシリコン３をマスクとしてソース，ドレイン領域
となるＮ+拡散層を形成していた。
子分離酸化膜４を耐酸化膜（例えば窒化シリコン膜）を
用いて局所的に酸化して形成する。その後、耐酸化膜を
除去し、再全面酸化により、イオン注入用犠牲酸化膜８
を形成し、その後しきい値制御用ゲート−ボロンイオン
注入を犠牲酸化膜８を通して行ない、さらに、イオン注
入レジストを全面塗布し、パターニングを行ないイオン
注入レジストマスク９とし、上部から”Ｂ+イオンのイ
オン注入を行なう。これにより、ガードリングボロン拡
散層１を形成する。その後に、犠牲酸化膜エッチングを
行なう（図８（Ｂ））。次にゲート酸化膜５を形成し
（図８（Ｃ））、その後、ゲートポリシリコン３をＣｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法
（以下Ｃ．Ｖ．Ｄ法と略す。）により形成し、パターニ
ングをイオンエッチング法により行ない（図６）、ゲー
トポリシリコン３をマスクとしてソース，ドレイン領域
となるＮ+拡散層を形成していた。
【０００４】
【発明が解決しようとする課題】 この従来の耐放射線
性ｎＭＯＳ−Ｔｒの図６におけるＤ部拡大図を図７に示
す。
性ｎＭＯＳ−Ｔｒの図６におけるＤ部拡大図を図７に示
す。
【０００５】図７が示すように、ソース，ドレイン領域
となるＮ+ 拡散層は１０で示すＮ+拡散層ラインのよう
にガードリングボロン拡散層１より浅く形成されている
ため、Ｎ+拡散層が対向する部分にガードリングボロン
拡散層が存在していないとリークパス発生部７をこの部
分に生じてしまう。この部分上に放射線が照射される
と、酸化膜４中に正電荷が発生し、このＰ型基板６と同
不純物濃度（比較的薄い）のリークパス発生部の導電型
が反転し、Ｎ+拡散層２と反対側のＮ+拡散層２がつなが
り、リークが発生してしまうという欠点があった。
となるＮ+ 拡散層は１０で示すＮ+拡散層ラインのよう
にガードリングボロン拡散層１より浅く形成されている
ため、Ｎ+拡散層が対向する部分にガードリングボロン
拡散層が存在していないとリークパス発生部７をこの部
分に生じてしまう。この部分上に放射線が照射される
と、酸化膜４中に正電荷が発生し、このＰ型基板６と同
不純物濃度（比較的薄い）のリークパス発生部の導電型
が反転し、Ｎ+拡散層２と反対側のＮ+拡散層２がつなが
り、リークが発生してしまうという欠点があった。
【０００６】これは、しきい値電圧制御用のゲートボロ
ンイオン注入及びガードリングボロンイオン注入による
酸化膜４の損傷を低減するために、イオン注入用酸化膜
にイオン注入した後にゲート酸化を行なっているため、
素子分離酸化膜方向に、あまりガードリングボロンイオ
ンが注入されないことによるものと考えられる。
ンイオン注入及びガードリングボロンイオン注入による
酸化膜４の損傷を低減するために、イオン注入用酸化膜
にイオン注入した後にゲート酸化を行なっているため、
素子分離酸化膜方向に、あまりガードリングボロンイオ
ンが注入されないことによるものと考えられる。
【０００７】
【課題を解決するための手段】 本発明によれば、一導
電型の半導体基板上に素子分離酸化膜を選択的に形成す
る工程と、前記素子分離酸化膜が形成されない活性領域
をイオン注入用酸化膜で覆う工程と、前記イオン注入用
酸化膜を介して前記活性領域にしきい値制御用イオン注
入を行う工程と、前記しきい値制御用イオン注入が行わ
れた後に前記イオン注入用酸化膜を除去する工程と、前
記イオン注入用酸化膜が除去された前記活性領域をゲー
ト酸化膜で覆う工程と、前記ゲート酸化膜上にイオン注
入レジストマスクを選択的に形成する工程と、前記イオ
ン注入レジストマスクをマスクとして前記一導電型のイ
オンを前記活性領域に注入してガードリング拡散層を形
成する工程と、前記イオン注入レジストマスクを除去し
前記ゲート酸化膜上にゲート電極を選択的に形成する工
程と、前記ゲート電極をマスクとして逆導電型のイオン
を前記活性領域に注入してソース／ドレイン拡散層を形
成する工程とを有し、前記ソース／ドレイン拡散層を形
成する工程は、前記ソース／ドレイン拡散層を前記ガー
ドリング拡散層と前記素子分離酸化膜との節点より浅く
なるように形成するものであることを特徴とする半導体
装置の製造方法が提供される。
電型の半導体基板上に素子分離酸化膜を選択的に形成す
る工程と、前記素子分離酸化膜が形成されない活性領域
をイオン注入用酸化膜で覆う工程と、前記イオン注入用
酸化膜を介して前記活性領域にしきい値制御用イオン注
入を行う工程と、前記しきい値制御用イオン注入が行わ
れた後に前記イオン注入用酸化膜を除去する工程と、前
記イオン注入用酸化膜が除去された前記活性領域をゲー
ト酸化膜で覆う工程と、前記ゲート酸化膜上にイオン注
入レジストマスクを選択的に形成する工程と、前記イオ
ン注入レジストマスクをマスクとして前記一導電型のイ
オンを前記活性領域に注入してガードリング拡散層を形
成する工程と、前記イオン注入レジストマスクを除去し
前記ゲート酸化膜上にゲート電極を選択的に形成する工
程と、前記ゲート電極をマスクとして逆導電型のイオン
を前記活性領域に注入してソース／ドレイン拡散層を形
成する工程とを有し、前記ソース／ドレイン拡散層を形
成する工程は、前記ソース／ドレイン拡散層を前記ガー
ドリング拡散層と前記素子分離酸化膜との節点より浅く
なるように形成するものであることを特徴とする半導体
装置の製造方法が提供される。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明による半導体装置の一実施例
を示す平面図、図２は図１のＡにおける断面図であり、
図３は、図２のＢ部の拡大図であり、図４は本発明によ
る半導体装置の製造方法の一実施例を示す工程断面図で
ある。
を示す平面図、図２は図１のＡにおける断面図であり、
図３は、図２のＢ部の拡大図であり、図４は本発明によ
る半導体装置の製造方法の一実施例を示す工程断面図で
ある。
【００１０】図３（Ａ）に示すように、まず、Ｐ型基板
（不純物濃度１．０〜１０15〜１．０×１０17ａｔｏｍ
ｓ／ｃｍ3）１に素子分離酸化膜（４０００〜１０００
０オングストローム）４を耐酸化膜（例えば、窒化シリ
コン膜を用いた局所酸化により形成する。
（不純物濃度１．０〜１０15〜１．０×１０17ａｔｏｍ
ｓ／ｃｍ3）１に素子分離酸化膜（４０００〜１０００
０オングストローム）４を耐酸化膜（例えば、窒化シリ
コン膜を用いた局所酸化により形成する。
【００１１】その後、耐酸化膜を除去し、再度全面酸化
してイオン注入用酸化膜（２００〜８００オングストロ
ーム）８を形成し、しきい値制御用ボロンイオン注入を
行なう。その後酸化膜エッチング（図４Ｂ）、ゲート酸
化（１００〜８００オングストローム）を行ない、ゲー
ト酸化膜５を形成する。さらにイオン注入レジストを全
面塗布し、パターニングを行ない、イオン注入レジスト
マスク９とし、上部から”Ｂ+イオンのイオン注入
（１．０×１０12〜１．０×１０14ａｔｏｍｓ／ｃ
ｍ2）を行なってガードリングボロン拡散層１を形成す
る。この時、ガードリングボロン拡散層１の素子分離酸
化膜との接点は後に形成されるソースドレインＮ+拡散
層より深くなるように形成される（図３，図４
（Ｃ））。次いで、図２に示すようにゲートポリシリコ
ン３をＣ．Ｖ．Ｄ法により３０００〜１００００オング
ストローム形成し、パターニングをイオンエッチング法
によりゲート電極３を形成し、このゲート電極３をマス
クとしてソース，ドレイン領域としてのＮ+拡散層２を
ガードリングボロン拡散層１の素子分離酸化膜との接点
より浅くなるように形成する。
してイオン注入用酸化膜（２００〜８００オングストロ
ーム）８を形成し、しきい値制御用ボロンイオン注入を
行なう。その後酸化膜エッチング（図４Ｂ）、ゲート酸
化（１００〜８００オングストローム）を行ない、ゲー
ト酸化膜５を形成する。さらにイオン注入レジストを全
面塗布し、パターニングを行ない、イオン注入レジスト
マスク９とし、上部から”Ｂ+イオンのイオン注入
（１．０×１０12〜１．０×１０14ａｔｏｍｓ／ｃ
ｍ2）を行なってガードリングボロン拡散層１を形成す
る。この時、ガードリングボロン拡散層１の素子分離酸
化膜との接点は後に形成されるソースドレインＮ+拡散
層より深くなるように形成される（図３，図４
（Ｃ））。次いで、図２に示すようにゲートポリシリコ
ン３をＣ．Ｖ．Ｄ法により３０００〜１００００オング
ストローム形成し、パターニングをイオンエッチング法
によりゲート電極３を形成し、このゲート電極３をマス
クとしてソース，ドレイン領域としてのＮ+拡散層２を
ガードリングボロン拡散層１の素子分離酸化膜との接点
より浅くなるように形成する。
【００１２】
【発明の効果】以上説明したように本技術はゲート酸化
後にガードリングイオン注入を行ない、カードリング拡
散層の素子分離酸化膜との接点がソース，ドレイン領域
より深くなるように形成することにより、放射線照射時
にリークの発生が少ないという効果を有する。
後にガードリングイオン注入を行ない、カードリング拡
散層の素子分離酸化膜との接点がソース，ドレイン領域
より深くなるように形成することにより、放射線照射時
にリークの発生が少ないという効果を有する。
【００１３】また、本来の電流の通路であるチャンネル
領域へのゲートイン注入はイオン注入用酸化膜上から注
入されるのでこのチャンネル領域に後から形成される酸
化膜にはイオン注入の損傷は従来と変わらない。ただ
し、ガードリング拡散層はゲート酸化膜形成後に行なわ
れているのでガードリング拡散層上のゲート酸化膜は損
傷が発生するが、ガードリング拡散層によりチャンネル
部と比較して充分しきい値電圧が高いので酸化膜の損傷
によるリーク値は従来と変わらない。
領域へのゲートイン注入はイオン注入用酸化膜上から注
入されるのでこのチャンネル領域に後から形成される酸
化膜にはイオン注入の損傷は従来と変わらない。ただ
し、ガードリング拡散層はゲート酸化膜形成後に行なわ
れているのでガードリング拡散層上のゲート酸化膜は損
傷が発生するが、ガードリング拡散層によりチャンネル
部と比較して充分しきい値電圧が高いので酸化膜の損傷
によるリーク値は従来と変わらない。
【図１】図１は、本発明による半導体装置の一実施例を
示す平面図である。
示す平面図である。
【図２】図２は、図１のＡにおける断面図である。
【図３】図３は、図２Ｂ部の拡大図である。
【図４】図４は、本発明による半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図５】図５は、従来の半導体装置を示す平面図であ
る。
る。
【図６】図６は、図５のＣにおける断面図である。
【図７】図７は、図６のＤ部の拡大図である。
【図８】図８は、従来の半導体装置の製造方法を示す工
程断面図である。
程断面図である。
１ ガードリングゲートボロン拡散層 ２ ソース・ドレインＮ+拡散層 ３ ゲートポリシリコン ４ 素子分離酸化膜 ５ ゲート酸化膜 ６ Ｐ型基板 ７ リークパス発生部 ８ イオン注入用酸化膜 ９ イオン注入レジストマスク １０ Ｎ+拡散層接合ライン
Claims (1)
- 【請求項１】 一導電型の半導体基板上に素子分離酸化
膜を選択的に形成する工程と、前記素子分離酸化膜が形
成されない活性領域をイオン注入用酸化膜で覆う工程
と、前記イオン注入用酸化膜を介して前記活性領域にし
きい値制御用イオン注入を行う工程と、前記しきい値制
御用イオン注入が行われた後に前記イオン注入用酸化膜
を除去する工程と、前記イオン注入用酸化膜が除去され
た前記活性領域をゲート酸化膜で覆う工程と、前記ゲー
ト酸化膜上にイオン注入レジストマスクを選択的に形成
する工程と、前記イオン注入レジストマスクをマスクと
して前記一導電型のイオンを前記活性領域に注入してガ
ードリング拡散層を形成する工程と、前記イオン注入レ
ジストマスクを除去し前記ゲート酸化膜上にゲート電極
を選択的に形成する工程と、前記ゲート電極をマスクと
して逆導電型のイオンを前記活性領域に注入してソース
／ドレイン拡散層を形成する工程とを有し、前記ソース
／ドレイン拡散層を形成する工程は、前記ソース／ドレ
イン拡散層を前記ガードリング拡散層と前記素子分離酸
化膜との節点より浅くなるように形成するものであるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001964A JP2924395B2 (ja) | 1992-01-09 | 1992-01-09 | 半導体装置の製造方法 |
| US08/307,487 US5723886A (en) | 1992-01-09 | 1994-09-16 | N channel MOSFET with anti-radioactivity |
| US08/644,307 US5747354A (en) | 1992-01-09 | 1996-05-10 | Semiconductor device having an improved anti-radioactivity and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001964A JP2924395B2 (ja) | 1992-01-09 | 1992-01-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140628A JPH06140628A (ja) | 1994-05-20 |
| JP2924395B2 true JP2924395B2 (ja) | 1999-07-26 |
Family
ID=11516272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001964A Expired - Lifetime JP2924395B2 (ja) | 1992-01-09 | 1992-01-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5723886A (ja) |
| JP (1) | JP2924395B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030036236A1 (en) * | 2001-08-15 | 2003-02-20 | Joseph Benedetto | Method for radiation hardening N-channel MOS transistors |
| US7108992B2 (en) * | 2002-11-27 | 2006-09-19 | St. Jude Children's Research Hospital | ATM kinase compositions and methods |
| US9093517B2 (en) * | 2012-05-25 | 2015-07-28 | Microsemi SoC Corporation | TID hardened and single event transient single event latchup resistant MOS transistors and fabrication process |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147447A (en) * | 1980-04-17 | 1981-11-16 | Sanyo Electric Co Ltd | Manufacture of mosic |
| JPS58141570A (ja) * | 1982-02-17 | 1983-08-22 | Toshiba Corp | 半導体装置の製造方法 |
| US4987093A (en) * | 1987-04-15 | 1991-01-22 | Texas Instruments Incorporated | Through-field implant isolated devices and method |
| JP2569652B2 (ja) * | 1987-12-18 | 1997-01-08 | 日本電気株式会社 | 電源回路 |
| US5026656A (en) * | 1988-02-01 | 1991-06-25 | Texas Instruments Incorporated | MOS transistor with improved radiation hardness |
| US5045898A (en) * | 1988-08-30 | 1991-09-03 | At&T Bell Laboratories | CMOS integrated circuit having improved isolation |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JPH0770617B2 (ja) * | 1989-05-15 | 1995-07-31 | 株式会社東芝 | 半導体記憶装置 |
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
| US5556798A (en) * | 1994-12-01 | 1996-09-17 | United Microelectronics Corp. | Method for isolating non-volatile memory cells |
-
1992
- 1992-01-09 JP JP4001964A patent/JP2924395B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-16 US US08/307,487 patent/US5723886A/en not_active Expired - Fee Related
-
1996
- 1996-05-10 US US08/644,307 patent/US5747354A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5747354A (en) | 1998-05-05 |
| US5723886A (en) | 1998-03-03 |
| JPH06140628A (ja) | 1994-05-20 |
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