JPS61290718A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関し、特にバイポー
ラ集積回路、ＭＯ３集積回路、ＦＩＣＴ集積回路などの
高速、高集積化に適したトランジスタ素子を形成する製
造方法に係る。

従来の技術 最近の集積回路の分野において、トランジスタのスイッ
チング速度の改良に対して、新しい技術が展開されてき
ている。これらの技術の主要な改良点は、例えば、バイ
ポーラ集積回路においては、ＮＰＮトランジスタのコレ
クタ・ベース接合容量。

コレクタ抵抗、ベース抵抗、および素子分離容量等の低
減と、安定で良好な不純物プロファイルを有するエミッ
タ・ベース接合の形成に、主眼がおかれている。超高速
シリコン・バイポーラ・デバイスの製造技術で最も簡便
な方式として、スーパーセルファラインドプロセス　テ
クノロジー（５ｕｐｅｒ　５ｅｌｆ’　−ａｌｉｇｎｅ
ｄ　Ｐｒｏｃｅｓｓ　Ｔｅｃｈｎｏｌｏｇｙ−３ＳＴ）
：サカイ他、ソリッドステート素子についτの第１２回
会議の予稿集、東京、１９８０年８月、６７−６８頁（
ＳＡＫムＩ　ａｔａｌ、　Ｐｒｏｃ、　ｏｆｌ　２　ｔ
ｈ　Ｃｏｎｆ、　ｏｎ　５ｏｌｉｄ　５ｔａｔｅ　ｄｅ
ｖｉｃｅｓ。

Ｔｏｋｙｏ、Ａｕｇ、１９８０．ＰＰ、　６７−６８）
：サカイ他、エレクトロニクス　レターズ、１９８３年
４月１４日、１９巻、８号、２８３−２８４頁）（ＳＡ
Ｋ人Ｉ　　ｅｔａｌ、　　Ｅｌｅｃｔｒｏｎｉｃｓ　　
Ｌａｔｔｅｒｓ、　　１４ｔｈＡｐｒｉｌ　　１　９８
３　　、Ｍｏ１．１　９　、Ｎｌａ　、ＰＰ、２８３−
２８４）が、知られている。このＳＳＴ方式の採用によ
って、１枚のホト・マスクによシ、ベースおよびエミッ
タ領域、ベース電極の引き出し部のポリシリコン領域を
形成することができ、従来の方式で使用していた３〜４
枚のホト・マスクの位置合せ誤差をみこむ必要がなく、
自己整合性が高く、微細なトランジスタを、通常の光露
光技術を用いて簡便に制御性良く製造することができる
。

発明が解決しようとする問題点 従来の高い自己整合性によって形成される微細なトラン
ジスタが持りている技術上の問題点は。

それぞれのデバイスによって固有なものが、あるが、ポ
リシリコンを用いた方法を採用する場合、安定な量産と
特性バラツキの見地から、いくつかの問題点がある。例
えば、バイポーラトランジスタでは、次のようなものが
あげられる。

（１）　　ポリシリコンから成長させた酸化膜の膜質が
悪い。特に高濃度の不純物を含んだポリシリコンから形
成した酸化膜は、エツチング時のピンホール発生率が高
く、したがってポリシリコンの大部分の表面は、できる
だけ、堆積法によるシリコン酸化膜あるいはシリコン窒
化膜等で被覆することが好ましい。

（２）　　シリコン表面のエミッタ・ベース接合上のシ
リコン酸化膜の膜質をよくして、電流増幅率の低下、バ
ラツキを小さくする。ポリシリコンから成長させたシリ
コン酸化膜を、工ばツタ・ベース接合の近傍に形成しな
い方が好ましい。

（３）単結晶シリコン上に直接ポリシリコンを堆積した
後で、ポリシリコンを除去する場合、エツチング方法に
よっては、結晶面が荒れたりし。

量産上の制御性が難しい。

（４）堆積膜のオーバー・ハングの下で、シリコン表面
を露出させる場合、湿式の洗浄処理において、オーバー
・ハングの下のシリコン表面に極薄のシリコン酸化膜が
収長しやすいので、ここで、オーバー・ハングの下部に
別のポリシリコンを残置させようとした場合、単結晶シ
リコンに対する接触性が悪化しやすい。

本発明は、このような点に鑑みてなされたもので、例え
ば、ポリシリコン等の導電材膜をトランジスタの主要な
動作部分に用いた構造においτ、微細な接合、絶縁膜、
電極引き出し部を自己整合的に、安定で制御性よく、簡
便に形成する新しい製造方法を提供する。

問題点を解決するための手段 本発明は、このような問題点を解決するもので第１導電
型の半導体層上に、順次、第１のマスク材膜、導電材膜
、第２のマスク材膜、第３のマスク材膜を形成する工程
と、前記第３のマスク材膜に開口パターンを形成する工
程と、前記開口された第３のマスク材膜パターンをマス
クとして、前記第２マスク材膜を過度にエツチングして
、前記第３のマスク材膜パターンの開口部をオーバーハ
ングさせる工程と、前記第３のマスク材膜のオーバーハ
ングの下に、第４のマスク材膜を選択的に残置させる工
程と、前記第３のマスク材膜の開口パターン、もしくは
前記第４のマスク材膜パターンと？マスクとして前記導
電材膜に開口パターンを形成する工程と、前記導電材膜
の開口内に、第５のマスク材膜を選択的に残置させる工
程と、前記第３のマスク材膜を除去し、前記第２のマス
ク材膜と前記第５のマスク材膜をマスクとしτ第４のマ
スク材膜を除去し、露出した導電材膜を除去して第１の
マスク材膜を除去し、前記第１導電型の半導体層の表面
分露出させ、電極引き出し用の開口を形成する工程と前
記電極引き出し用の開口内に、導電材膜を残置させる工
程とから構成される。製造方法を提供するものである。

作用 本発明による手段を、例えば、バイポーラ・ＮＰＮ　）
ランジスタに適用した場合の従来の技術の問題点に対し
て、次のような改良が得られる。

（１）ベースのポリシリコン等の導電材膜上に、堆積法
によるシリコン酸化膜等を第２のマスク材膜として残置
することができるので、耐エツチング性にすぐれていて
、ピンホール等の発生が少ない。

（２）　　エミッタ・ベース接合上に、第１のマスク材
膜を残置させたり、又、別の良質な膜材を残すことがで
き、接合の直上にポリシリコンから成長した酸化膜など
が形成されず、良好な電気特性が得られる。

（３）単結晶シリコン上にのせたポリシリコンを後で除
去する工程がないので、エミッタを形成する結晶面が良
好である。

（４）オーバー・ハングの下での単結晶表面にポリシリ
コン等の導電材を接触させることを必要とする工程がな
い。

以上のように、本発明による方法によれば、バイポーラ
等の半導体装置の良好な新しい製造方法を実現すること
ができる。

実施例 第１図は、本発明の一実施例の方法によって形成された
バイポーラ−Ｎ　Ｐ　Ｎ　トランジスタの主要部の断面
図で、導電性のポリシリコン１２１から拡散されたエミ
ッタとなるｎ＋型の半導体領域１２３と、このエミッタ
に対して、絶縁膜となるシリコン窒化膜１１３ム、　１
１３Ｂ、シリコン酸化膜１１２Ａ、１１２Ｂを隔ててい
る導電性のポリシリコン１０アに接続するｐｇの半導体
領域１２０ム。

１２０Ｂとが、自己整合的に形成されている。

第１の具体的な本発明の実施例として、外部ベース、中
間ベース、内部ベースを有する縦形ＨＰＮトランジスタ
の製法について第２図ｔ−ｊを用いて説明する。

まず、第２図乙のごとく、Ｐ型の半導体基板１ｏ１にｎ
型の埋込み層１０２を形成し２この上にｎ型のエピタキ
シャル半導体層１０３を形成し、素子分離のために、シ
リコン酸化膜（Ｓｉ０２）１ｏ４を素子形成子定部の周
辺に埋設させた。この半導　　″体＠１ｏ３上に第１の
マスク材となる、約３００人の熱酸化膜１０５、約６ｏ
ｏ人のシリコン窒化膜（ＳｉＮ）　１ｏ　ｅを形成し、
この上に、導電材膜となる約４０００人の無ドープト・
ポリシリコン（ｐｏ１７　Ｓｉ）　　１０７、第２のマ
スク材膜となる約１５００人（７）ＣＶＤ−３ｉ０２１
０８．第３のマスク材膜となる約２０００人のシリコン
窒化膜１０９゜エミッタ形成予定部上に約１．２μの幅
で開口されたレジスト・パターン１１０を形成した。

次に第２図すのごとく、窒化膜１０９を開口し、これを
マスクとして、酸化膜１ｏ８を過度にエツチングして、
窒化膜１０９の開口端部を約７０００八オーバーハング
させ、ここで、第４のマスク材膜となる高濃度のＰ型の
ポリシリコン膜１１１を開口をふさがない程度の厚さで
、堆積させ、オーバーハングの下部に、このポリシリコ
ン膜１１１を充填した。

次に第２図Ｃのごとく、Ｐ型のポリシリコン１０９をエ
ツチングして、窒化膜のオーバーハングの下部に、ポリ
シリコン膜１１１人、１１１Ｂを残置嘔せた。

次に第２図ｄのごとく、第１のマスク材膜の窒化膜１０
９をマスクとして、ＲＩＥ等の異方性エツチングにて、
導電材膜１０７をエツチングして、開口を形成し、窒化
膜１０６０表面を露出させた。

次に第２図ｅのごとく、開口部の側面すなわち第４のマ
スク材膜と導電材膜のポリシリコン側面を熱酸化し、約
２０００人のシリコン酸化膜１１２Ａ　、　１１２Ｂを
形成した。この酸化量の程度によって、第４のマスク材
１１１Ａ、１１１Ｂの幅を制御することができ、かつ導
電材膜の側面に絶縁膜を形成することができた。さらに
、開口部をふさがない厚みで約１５ｏＯ人のシリコン窒
化膜１１３を堆積させた。

次に第２図ｆのごと（、ＲＩＩＣ等の異方性のエツチン
グにて窒化膜１１３をエツチングして、導電材膜の開口
部の側面に窒化膜１１３Ａ、１１３Ｂを残置させ、１ら
に、窒化膜１０６をエツチングして、熱酸化膜１０５の
表面を露出させた。ここで、熱酸化膜の湿式エツチング
に対して、エツチングされにくいシリコン窒化膜１０６
．１０９　。

１１３人、１１３Ｂで、導電材１ｏアおよびその側面の
酸化膜１１２Ａ、１１２Ｂが保護されたので、フッ化ア
ンモン等の等方性のエツチングにて露出した熱酸化膜１
０５を、充分にオーバー・エツチングきせることかでき
た。これによって、窒化膜１０６の開口端部を約２００
０人程度オーバーハングさせることができた。このオー
バーハング部の下を、ボロン硅化ガラス（ＢＳＧ）１１
４を約３００人堆積させることによって、ＢＳＧ膜１１
４で埋没させた。

次に第２図ｇのごと（、ＢＳＧ膜１１４をエツチングし
て、窒化膜１０６のオーバーハング部の下にＢＳＧ膜１
１４Ａ、１１４Ｂを残置させ、熱酸化により、約３００
人の酸化膜１１５を形成し。

さらに、エミッタ形成予定部上の開口に、第５のマスク
材膜となるリン硅化ガラス（ＰＳＧ）１１７を残置させ
た。この時、中間ベースとなるＰ型の半導体領域１１６
人、１１６Ｂが形成された。

次に第２図りのごとく、第１のマスク材である窒化膜１
０９を除去し、第２マスク材の酸化膜１０８、第５のマ
スク材のＰＳＧ膜１１７および酸化膜１１２Ａ　、　１
１２Ｂ、窒化膜１１３Ａ　。

１１３Ｂをマスクとして、第４のマスク材膜のポリシリ
コン１１１Ａ、１１１Ｂをエツチングし。

ＲＩＢ等のエツチングによっτ導電材膜１０７および、
窒化膜１０６を除去し、湿式のエツチングにて、熱酸化
膜１０５を°エツチングし、半導体層１０３の表面を露
出させ、電極取り出し用の開口を形成し、全面にこの開
口を埋没δせる厚みで。

約６０００人のポリシリコン１１８を堆積させた。

ここで、導電材膜１０７の中に、ボロン等のイオン注入
をした。

次に第２図ｉのごとく、ポリシリコン１１８を平坦に約
２０００人バ・ンク・工・フチングして、酸化膜１０８
の表面を露出させ、電極取り出し用の開口内の露出した
ポリシリコン１１８の表面を熱酸化して、酸化膜１１９
を約２５００人形成し。

希釈したツブ酸で第５のマスク材であるＰＳＧ膜１１７
と、約３００人の酸化膜１１６を除去し、エミッタ形成
予定部の半導体＃１ｏ３の表面を露出嘔せ、全面に無ド
ープト・ポリシリコン１２１を約３０００人堆積させた
。

次に第２図ｊのごとく、無ドープト・ポリシリコン１２
１中に、ボロン等のイオン注入をし、熱拡散させ、浅く
て急峻外内部ペースとなるＰ型半導体領域１２２を形成
し、同じく、ポリシリコン１２１にさらに高ドーズの砒
素をイオン注入し、さらに浅くて急峻なエミッタとなる
ｎ型半導体領域１２３を形成し、通常の集積回路の製造
方法にしたがってエミッタ電極１２５Ｇ、ペース電極１
２５人、１２５Ｂ等を形成した０ 以上の方法により、エミツタ幅約５ｏｏｏ人。

ベース電極取り出し幅約５０００人で、エミッタ１２３
に対して自己整的に配置された内部ベース１２２、中間
ベース１１６Ａ　、　１１６Ｂ、外部ペース１２０ム、
１２０Ｂを有する縦形（７）ＮＰＮトランジスタを形成
することができた０ 以上のように１本実施例方法によって形成されたポリシ
リコンを使ったＮＰＮ）ランジスタは。

製造上次の改良が得られた。約１５００人程度の良好な
Ｇ　Ｖ　Ｄ　−５ｉ０２１ｏｓが−ポリシリコン膜１０
７上に残置Ｇ　し；’ＣｏこのＣＶ　Ｄ　−５ｉｏ２１
０８はさらに充分に厚くすることが可能であるので、耐
エツチング性を向上させることができる。ポリシリコン
膜１０７の側面を酸化するとき、第１と第３のマスク材
膜に耐酸化性のシリコン窒化膜が使用されたので、充分
に厚い酸化膜１１２ム。

１１２Ｂを形成することができ、しかも、酸化時にポリ
シリコン膜１０７には高濃度の不純物がドープされてい
なかったので、良好な酸化膜が得られ、さらに、ポリシ
リコンの側面に耐エツチング性にすぐれたシリコン窒化
膜１１３ム、　１１３Ｂを残置させることができた。又
、エミッタペース接合上には％ＢＳＧ膜１１６ム、１１
６Ｂが形成され良好な電気的特性が得られた。

本発明の第１の実施例として、バイポーラ縦型ＮＰＮ）
ランジスタの主要な動作部分を自己整合的に形成する方
法について説明したが、各工程で用いられる方法として
、種々の方式が採用される。

使用可能な方法の変化と組合せについて、下記に順を追
って詳しく説明する。

バイポーラ用の所定のｎ型シリコン・エピタキシャル半
導体層上に、第１のマスク材膜を形成する。このマスク
材膜としては、シリコン酸化膜等の絶縁材が最も好まし
い０場合によっては、シリコン半導体層に対して非オー
ミツク接触となる材料を用いてもよい。また膜材の構成
としては、単一あるいは２１以上の種々の複合膜を用い
ることができ５例えば約４００人の下地酸化膜上に約４
００人のシリコン窒化膜を形成した２層膜などが採用さ
れ得る。この第１のマスク材膜上に、ポリシリコン、シ
リサイド、高融点金属等の導電材膜を、約２０００〜４
０００人程度の厚みで形成する。さらに、導電材膜上に
厘次約２０００〜４０００人の厚みで、シリコン酸化膜
あるいはシリコン窒化膜等の第２のマスク材膜、約２０
００〜４０００人のシリコン窒化膜あるいはシリコン酸
化膜等の第３のマスク材膜を形成する。ホト・マスク工
程によって、エミッタ形成予定部に、約１〜１．５μの
開口幅を有する開口を形成する０前記のレジストをマス
クとして、シリコン窒化膜等の第３のマスク材膜をエツ
チングし、この第３のマスク材膜をマスクとして、第２
のマスク材膜を過度にエツチングして、第３のマスクの
開口端を、約８０００人程度オーパーツ・ング状にさせ
る。ここで、このオーバーハングの下部を充填するボロ
ンドープト・ポリシリコンを約２０ｏＯ〜４０００人程
度の厚みで形成し、等方性のエツチング液等にて選択的
に、ボロンドープト・ポリシリコンをオーバーハングの
下に残置させる。このオーバーハングの下に残置させた
ポリシリコン等のマスク材膜を第４のマスク材とみなす
が、第１゜第２．第３のマスク材膜を、垂直方向に２層
以上の複合膜としているのと異なり、水平方向に２層以
上の複合膜となるように形戊してもよい０例えば、水平
方向に第１層目のマスク材としてボロンドープト・ポリ
シリコン、第２層目のマスク材として、ＣＶ　Ｄ　−５
ｉ０２等を採用することができ、これら２層のマスク材
を第４のマスク材とみなす０ここで、後の第４のマスク
材を除去する際２層目のＣＶＤ−８ｉ０２を残置するこ
とができ、これをマスクとして用いて導電材膜に形戊さ
れる開口すなわちベース電極取り出し用の開口を、エミ
ッタ形成予定部に対して任意に離間させることができ、
エミッタ・ベース間の製造上および、電気的な耐性を向
上させることができる。

第１のマスク材膜、または第４のマスク材膜の端部をマ
スクとして、導電材膜となる無ドープト・ポリシリコン
等をエツチングし、工ばツタ形成予定部上の導電材膜を
除去し、第１のマスク材の表面を露出させる。ここで、
この開口を通じて、第１のマスク材膜越しに、ボロン等
のイオン注入にて半導体層中に内部ペースとなるＰ型頭
域を形成する。

エミッタ形成予定部の導電材膜の開口を埋没させない厚
みすな、わち開口の幅の半分よりも薄い厚みで１例えば
３０００〜４０００人のｃｖｎ−ｓｉｏ　２を堆積させ
、異方性のりアクティブ・イオン・エツチング（ＲＩＭ
）等の手段によって、Ｇ　Ｖ　Ｄ　−５ｉ０２膜を導電
材膜の開口の側面に残置させ、これをエミッタ・ペース
間の絶縁膜としτもちいる。このような絶縁膜の他の形
成方法としては、導電材膜の側面の直接の酸化等による
酸化膜の形成などが考えられる。

前記のエミッタ形成予定部上の導電材膜の開口内に第５
のマスク材となるリン硅化ガラスＣＰＳＧ）を残置させ
る。このような方法としτ、導電材膜の開口の幅の半分
よシも充分に厚いＰＳＧ膜を堆積して、平坦にバックエ
ツチングする方法が採用できる。場合によっては、この
ためにホト工程を利用してもよい〇 第１のマスク材膜を除去して、第２．第４のマスク材膜
を露出させ、第２．第５のマスク材膜をマスクとして第
４のマスク材膜を除去する。このとき第４のマスク材が
水平方向に２ｒａ以上の膜構成となっていれば、第４の
マスク材の主要部だけが除去されることになる。これに
よって第４のマスク材のエツチングにより開口される部
分の位置を水平方向に制御することができる。さらに、
露出した導電材膜と第１のマスク材膜をＢＩＴ！−等の
異方性のエツチング法にてエツチングして、半導体層に
至るペース電極取り出し開口を形成する。

ペース電極取り出し開口内に、新たに導電材を残置させ
る。この方法としτは、例えばペース電極の取り出し開
口の幅の半分よりも充分に厚い膜でポリシリコンを堆積
させた後、平坦にバックエツチングして開口内に導電材
となるポリシリコンを残置させる。このポリシリコンを
ボロン等の拡散源として、外部ペースとなるＰ型半導体
領域を形成する。

導電材膜の露出した表面に絶縁膜を形成する０導電材膜
がポリシリコンであれば、直接に酸化して酸化膜を形成
し、これを絶縁膜として使用することができる。

エミッタ形成予定部上の第５のマスク材を除去して、開
口部を形成し、エミッタ形成予定部のシリコン半導体層
の表面を露出させる。この開口部に、エミッタ形成のた
めの拡散源となるポリシリコンを、ホト・マスク工程で
残置させる。

熱処理に工、エミッタとなるｎ型の半導体領域を形成し
、さらに、通常の製造工程に従ってＮＰＮトランジスタ
の形成を終える。

以上の方法により、エミッタの幅が１μ以下でベース拳
エミッタ間に数千人の絶縁膜と、ペースの取シ出し電極
が約数千への幅で、工ｉウタに対し自己整合的に形成さ
れたペース領域とを有するＮＰＮトランジスタを形成す
ることができる。

本発明の第２の実施例とし℃、ＰチャンネルのＭＯＳ）
ランジスタのゲート領域を中心とした、ソース、ドレイ
ン領域の接合と、ソース、ドレインの引き出し電極部を
自己整合的に形成する方法につＶＸ−ｃ説明する（図示
せず）。工程の説明は。

前述した実施例の手順に従い、異なるところを中心に説
明する。

まず、ＭＯＳ用のＰ型のシリコン基板上に、順次筒１の
マスク材導電材膜、第２のマスク材、第３のマスク材を
形成し、ゲート形成予定部上に、約１〜１．５μの第３
マスク材の開口を形成する。

次に第４のマスク材を形成する。

次に導電材膜をエツチングしτ開口部を形成する。この
時、第１の実施例の内部ペース領域に相当する部分を形
成しない。

次にゲート形成予定部の導電材膜の開口の側面に、ゲー
トを絶縁するため、絶縁膜を残置させるＱ又、側面を直
接酸化してもよい０ 次にゲート形成予定部の開口の底面の第１０マスフ材を
除去し、新たに、薄いゲート酸化膜を形成した後、この
開口にゲート用の導電材膜を残置させる。ざらに、この
ゲート用の導電材膜上に絶縁性の第５のマスク材膜を残
置させる。

次に第１のマスク材膜を除去し、第２．第５のマスク材
膜をマスクとして、第４のマスク材膜を除去し、さらに
、導電材膜と、第１のマスク材膜をエツチングしで、ソ
ースあるいはドレイン用の電極引き出し用の開口を形成
する。

次にソースあるいはドレイン用の電極引き出し用の開口
に、新たにＰ型のポリシリコン等の導電材を残置させ、
これを拡散源としてＰ型のソースあるいはドレインとな
るＰ型半導体領域を形成する０ 次に導電材膜の露出した表面に絶縁膜を形成する０ さらに通常の工程に従ってＰチャンネルのＭＯＳトラン
ジスタの金属電極等を形成する。

以上の方法により、ゲートの幅が１μ以下で、約数千へ
のゲートの絶縁膜と、ソースあるいはドレインの取り出
し電極部の幅が約数千人で、ゲートに対し℃自己整的に
形成されたソースおよびドレインのＰ型半導体領域を有
するＰチャンネルＭＯＳトランジスタを形成することが
できた０他の実施例として、縦型のＦＩＴの製造方法を
本発明によって実現できる。この方法は、第２図ＩＬ　
／％／　ｊで示された。バイポーラＮＰＮ）ランジスタ
の形成と基本的に同じで、ただ異なる点は、内部ベース
１２２に相当する部分を形成しなければよい。この時、
電気端子の対応関係は、エミッタ電極１２６ＣがＦＩＣ
Ｔのソース（又はドレイン）電極、ベース電極１２５　
Ａ　ｓ　１２５　Ｂ　カＦ　Ｘ　Ｔ　（７）ゲート電極
となる０又、本発明による縦型動作の素子は通常の動作
方向に対して、ＩＩＬ（Ｉｎｔｏｇｒａｔｅ＋Ｉ　Ｉｎ
ｊｅｃｔｉｏｎ　Ｌｏ（ｉｃ　）のように、逆方向に動
作させることも、轟然可能である。

発明の効果 以上のように本発明の方法によれば、バイポーラ、ＭＯ
Ｓ、ＦＩＴ素子の主要な動作部分を、少ないホト・マス
ク工程で自己整合的に、微細に形成することができ、高
速、高密度、高性能な集積回路の製造方法を提供するこ
とができる。

【図面の簡単な説明】

第１図は本発明方法の一実施例により作成した縦型バイ
ポーラ・トランジスタの構造を示す断面図、第２図ａＮ
ｊは本実施例の製造方法を説明する工程断面図である。 １ｏ１・・・・・・Ｐ型シリコン単導体基板％１０２・
・・・・・ｎ型の埋込半導体領域、１ｏ３・・・・・・
ｎ型のエピタキシャル層、１０４，１０５，１０８，１
１２ム。 １１２Ｂ、１１４，１１６，１１７，１１９゜１２４・
・・・・・シリコン酸化膜％１０６　、１０９　。 １１３．１１３人、１１３Ｂ・・・・・・シリコン窒化
膜、１０７．１１１，１１１人、１１１Ｂ、１１８゜１
２１・・・・・・ポリシリコン、１１０・・・・・・レ
ジスト。 １１６Ａ、１１６Ｂ、１２０人、１２０Ｂ　、１２２・
・・・・・Ｐ型半導体領域、１２３・・・・・・ｎ型半
導体領域。 １２６Ａ　、１２５Ｂ　、１２ｓｃ−・−・・−Ｂｉｌ
Ｅ極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ”３ｓ−−−ｓｉｓ　ｇ １２５；Ｂ−−−／Ｌｔ４ 味　　　　　　　　　の　　　　　　　　　　＋Ｑ鴇　
　　　　　　　　　　　　　　　　　　＾−Ｉ＋ｃ：

Claims (5)

【特許請求の範囲】
1. （１）第１導電型の半導体層上に、順次、第１のマスク
   材膜、導電材膜、第２のマスク材膜、第３のマスク材膜
   を形成する工程と、前記第３のマスク材膜に開口パター
   ンを形成する工程と、前記開口された第３のマスク材膜
   パターンをマスクとして、前記第２マスク材膜を過度に
   エッチングして前記第３のマスク材膜パターンの開口部
   をオーバーハングさせる工程と、前記第３のマスク材膜
   のオーバーハングの下に第４のマスク材膜を選択的に残
   置させる工程と、前記第３のマスク材膜の開口パターン
   、もしくは、前記第４のマスク材膜パターンをマスクと
   して前記導電材膜に開口パターンを形成する工程と、前
   記導電材膜の開口内に第５のマスク材膜を、選択的に残
   置させる工程と、前記第３のマスク材膜を除去し、前記
   第２のマスク材膜と前記第５のマスク材膜をマスクとし
   て第４のマスク材膜を除去し、露出した導電材膜を除去
   し第１のマスク材膜を除去し、前記第１導電型の半導体
   層の表面を露出させ、電極引き出し用の開口を形成する
   工程と、前記電極引き出し用の開口内に導電材膜を残置
   させる工程とを有する半導体装置の製造方法。
2. （２）電極引き出し用の開口内の導電材膜を、第２導電
   型の半導体領域の形成のための拡散源として用いる特許
   請求の範囲第１項記載の半導体装置の製造方法。
3. （３）導電材膜の開口内に、第５のマスク材膜を選択的
   に残置させる工程の前かあるいは前記の残置された第５
   のマスク材膜を除去した後で、開口された導電材膜の側
   面に絶縁膜を形成し、前記側面が絶縁化された導電材膜
   の開口の底部の半導体層の表面を露出させ、前記底部の
   露出された開口内に、導電材膜を残置させ、前記の残置
   された導電材膜を、第１導電型の半導体領域形成の拡散
   源として用いる特許請求の範囲第１項記載の半導体装置
   の製造方法。
4. （４）導電材膜の開口内に残置された第５のマスク材膜
   を除去し、露出した第１のマスク材膜を除去して第１導
   電型の半導体層表面を露出させ、前記開口内の露出した
   半導体層表面に薄い絶縁膜を形成し、前記薄い絶縁膜が
   形成された開口内に導電材膜を残置させるようにした特
   許請求の範囲第１項記載の半導体装置の製造方法。
5. （５）第４のマスク材を、水平方向に２層以上の構成に
   し、第２マスク材に接する１層目の第４のマスク材のみ
   をエッチングすることによつて下地の導電材膜に開口を
   形成する工程を用いる特許請求の範囲第１項記載の半導
   体装置の製造方法。