JPS61290763A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関し、特に、バイポ
ーラ集積回路、ＭＯ５集積回路、ＦＩＣＴ集積回路など
の、高速、高集積化に適したトランジスタ素子を形成す
る製造方法に係る。

従来の技術 最近の集積回路の分野において、トランジスタのスイッ
チング速度の改良に対して、新しい技術が、展開されて
きている。これらの技術の主要な改良点は、例えば、バ
イポーラ集積回路においては、ＮＰＮ）ランジスタのコ
レクタ・ベース接合容量、コレクタ抵抗、ベース抵抗、
および、素子分離容量等の低減と、安定で良好な不純物
プロファイルを有するエミッタ・ベース接合の形成に、
主眼がおかれている。超高速シリコン・バイポーラ・デ
バイスの製造技術で、最も簡便な方式として、スーパー
セルファラインドプロセステクノロジイ（５ｕｐｅｒ　
Ｓｅｌｆ−ａｌｉｇｎｅｄ　Ｐｒｏｃｅｓｓ　Ｔｅｃｈ
ｎｏｌｏｇｙ−８ＳＴ　）〔サカイ他、ソリッドステー
ト素子についての第１２回会議の予稿集、東京、１９８
０年８月、６７−６８頁（ＳＡＫムＩ　ｅｔａｌ、　Ｐ
ｒｏｃ、　ｏｆ１２　ｔｈ　Ｃｏｎｆ’、　ｏｎ　５ｏ
ｌｉｄｓｔａｔｅ　ｄｅｖｉｃｅｓ　、　Ｔｏｋｙｏ　
、Ａｕｇ、、　１９８０．　ＰＰ、　６７−６ｓ）：サ
カイ他、エレクトロニクスレターズ、　１９８３年４月
１４日、１９巻、８号、２８３−２８４頁（ＳＡＫムＸ
　ａｔａｌ、　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｌａｔｔｅｒ
ｓ、　１４　ｔｈムｐｒｉ１１９８３　、　ＶＯｌ、１
９．ＮＯ，８，ＰＰ、　２８３−２８４　）　）が知ら
れている。このＳＳＴ方式の採用によって、１枚のホト
・マスクにより、ベースおよびエミッタ領域、ベース電
極の引き出し部のポリシリコン領域を形成することがで
き、従来の方式で使用していた３〜４枚のホト・マスク
の位置合せ誤差をみこむ必要がなく、自己整合性が高く
、微細なトランジスタを、通常の光露光技術を用いて簡
便に制御性良く、製造することができる。

発明が解決しようとする問題点 従来の高い自己整合性によって形成される微細なトラン
ジスタが持っている技術上の問題点は、それぞれのデバ
イスによって固有なものがあるが、ポリシリコンを用い
た方法を採用する場合、安定な量産と特性バラツキの見
地からいくつかの問題点がある。例えば、バイポーラト
ランジスタでは、次のようなものがあげられる。

（１）　　シリコン表面のエミッター・ベース接合上の
シリコン酸化膜の膜質をよくして、電流増幅率の低下、
バラツキを小さくする。ポリシリコンから成長させたシ
リコン酸化膜をエミッター・ベース接合の近傍に形成し
ない方が好ましい。

に））単結晶シリコン上に直接ポリシリコンを堆積した
後で、ポリシリコンを除去する場合、エツチング方法に
よっては、結晶面が荒れたシし、又、量産上の制御が難
しい。

（３）堆積膜のオーバー・ハングの下で、シリコン表面
を露出させる場合、湿式の洗浄処理において、オーバー
・ハングの下のシリコン表面に極薄のシリコン酸化膜が
成長しやすいので、オーバー・ハングの下部に別のポリ
シリコンを残置させようとした場合、単結晶シリコンに
対する接触性が悪化しゃすいｂ （４）ペース電極取り出し用のポリシリコンの配線容量
をへらすためにベースの半導体領域からの取り出し部の
陵線の下に、比較的厚い絶縁膜を自己整合的に形成する
必要がある。

本発明は、この様な点に鑑みてなされたもので、例えば
、ポリシリコン等の導電材膜をトランジスタの主要な動
作部分に用いた構造において、微細な接合、絶縁膜、電
極引き出し部を、低容量で安定で制御性よく、簡便に自
己整合的に形成する新しい製造方法を提供する。

問題点を解決するための手段 本発明は、このような問題点を解決するため、第１導電
型の半導体層上に、順次第１のマスク材膜と被酸化材膜
を形成する工程と、第２のマスク材パターンを、素子形
成予定部の前記被酸化材膜上に残置させる工程と、前記
第２のマスク材パターンの側面あるいは周辺に第３の耐
酸化性のマスク材膜を残置させる工程と、前記第２のマ
スク材膜パターンと前記第３のマスク材膜をマスクとし
て前記被酸化材膜を酸化し、これを第４のマスク材膜に
転化させる工程と、前記第３のマスク材膜を除去した後
、前記第２のマスク材膜と第４のマスク材膜をマスクと
して、露出した被酸化材膜および第１のマスク材膜を除
去し、前記半導体層に至る開口を形成する工程と、第２
のマスク材パターンの周囲と半導体層に至る開口内とに
、電極取り出し用の導電材膜を残置させる工程とから構
成される半導体装置の製造方法を提供するものである。

作用 本発明を、例えば、バイポーラＮＰＮ　）ランジスタに
適用した場合の従来の技術の問題点に対して、次の様な
改良が得られる。

（１）エミッタベース接合上に、第１のマスク材を残置
させることができ、この接合の直上にポリシリコンから
成長した酸化膜などが形成されず、良好な電気特性が得
られる。

（２）単結晶シリコン上にのせたポリシリコンを除去す
る工程を使用していない、つまり、第１のマスク材があ
るため、エミッタ接合形成部のシリコン単結晶が荒れず
に安定な電気特性が得られる。

（３）オーバー・ハングの下での単結晶表面において、
ポリシリコン等の導電材膜を電極取り出しくペース用）
として接続させることを必要とする工程がない。

（４）被酸化材膜を酸化して生成した第４のマスク材を
導電材膜（ベース電極取り出し用）の下に自己整合的に
厚く形成できるので、配線容量を小さくすることができ
る。

本発明の手段によれば、発明の各要素が上記のような作
用を有し、バイポーラ素子、ＭＯ８素子。

ＦＩＥＴ素子および、これらを集積化した回路素子の主
要な部分を、自己整合的に低容量で、微細に簡便に形成
することができた。

実施例 第１図は、本発明の一例の方法によって形成されたバイ
ポーラＮＰＮ　）ランジスタの主要部の断面図で、導電
性のポリシリコン１２０から拡散されたエミッタとなる
ｎ型の半導体領域１２１と、このエミッタに対して絶縁
膜となるシリコン窒化膜１１９Ｂ、１１９Ｇを隔ててい
る電極引き出し用の導電性のポリシリコン１１５に接続
されたｐ型の半導体領域１１６ム、１１６Ｂとが、自己
整合的に形成されていて、しかも、トランジスタの主要
部の周辺に厚い酸化膜１１１を形成することができ、電
極引き出しポリシリコン１１５の配線容量を小さくする
ことができ、高速性に優れた構造となっている。

ここで、第１図のＮＰＮ　）ランジスタにおいては、第
１のマスク材膜は、エミッタとなるｎ型半導体領域周辺
を被覆するシリコン酸化膜１０５であり、第２のマスク
材パターンはエミッタ形成予定部上に形成され、第４の
マスク材膜は、ベース取シ出し用導電材１１５の下で、
かつベースとなるｐ型半導体領域１１６ム、１１ｅＢに
接しているシリコン酸化膜１１１に対応する。

本発明方法の第１の実施例として、第２図（２Ｌ）〜（
ＩＩＩ）を用いて、具体的なバイポーラＮＰＮ　）ラン
ジスタの製造方法について説明する。

まず、ｐ型の半導体基板１０１にｎ型の埋込み層１０２
を形成し、この上にｎ型のエピタキシャル半導体層１０
３を形成し、素子分離のためのシリコン酸化膜（Ｓｉ０
２）　１０４を素子形成予定部の周辺に埋設させた。半
導体層１０３上に第１のマスク材となる約４００ムのシ
リコン酸化膜１０５を形成し、さらに被酸化材膜となる
約２０００ムのポリシリ：ｆ　７　（Ｐｏｌｙｓｉ）　
１０６　、第２のマスク材となる約７００ｏムのＣＶＤ
−５ｉ０２１０７と約１００ｏｘシリコン窒化膜（ｓｉ
Ｎ）　１ｏｓを形成し、エミッタ形成予定部上に、ホト
・マスク工程によって約１．２μ幅のレジスト・パター
ン１０９を形成した。（第２図（ＩＬ）　） 次に、レジスト・パターン１０９をマスクトシて、シリ
コン窒化膜１ｏ　ｓ　、　５ｉｏ２膜１０７をＲＩＭ等
でエツチングし、パターンを形成した後、全面に、第３
のマスク材膜となる約６０００ムの耐酸化性のシリコン
窒化膜１１ｏを堆積させた。（第２図（ｂ）） 次に、シリコン窒化膜１１ｏを、ＲＩＩＣ等の異方性エ
ツチングにて垂直方向にエツチングして、第２のマスク
材１０７人、１０８人の側面の被酸化材膜１０６上に、
第３のマスク材パターンとなるシリコン窒化膜１１０ム
、１１０Ｂを残置させた。

次に、第２のマスク材パターン１０７ム、１０８ムと第
３の耐酸化性のマスク材パターン１１０ム。

１１０Ｂをマスクとして、被酸化材膜であるポリシリコ
ン１０６を熱酸化させ、素子形成予定部の半導体層１０
３上に約４４０ｏＸの比較的厚いシリコン酸化膜１１１
を形成した。（第２図（ｄ））次に、第３のマスク材パ
ターン１１０ム、１１０Ｂを除去し、リアクティブ・イ
オン・エツチング（ＲＩＢり等の異方性のエツチングに
て、第２のマスク材パターン１０７０周辺のポリシリコ
ン１０６ムを除去し、さらに、シリコン酸化膜１０５を
除去して、約４ｏｏｏｘ幅のペース電極取り出し用の開
口を形成した。ここで、全面に、ベース取出し用の導電
材膜となるポリシリコン膜１１２を約３０ｏＯＸの厚み
で堆積させ、さらに約１ｏＯｏＸのシリコン窒化膜１１
３を形成し、ホト・マスク工程（よってエミッタ形成予
定部上を平坦化するためにレジストパターン１１４を形
成した。（第２図（ｅ））　　平坦化をよくする別の方
法として、とのレジストパターン１１４を残したまま、
さらに　　　　　−レジストを塗布してこれをパックエ
ツチングする方法も考えられる。

次に、レジストパターン１１４をマスクトシてシリコン
窒化膜１１３．ポリシリコン１１２をエツチングし、レ
ジストパターン１１４を除去した。

（第２図（ｒ）） 次に、全面に、約４０００人の厚みでポリシリコン１１
６を堆積させて表面を平坦となるようにし、このポリシ
リコン１１６にボロン等の不純物をイオン注入して熱処
理にて拡散させ外部ベースとなるｐ型の半導体領域１１
６人、１１６Ｂを形成した。（第２図（ｇ）） 次に、ＲＹＥ等のエツチングにて、ポリシリコン１１６
を平坦にパックエツチングして、シリコン窒化膜１１３
ム、１１３Ｂの表面を露出させ、さらに、等方性のエツ
チングにて、シリコン窒化膜１１３ム、１１３Ｂをマス
クとして、ポリシリコン１１５を約１５ｏＯｘエツチン
グした後、全面にボロン硅化ガラス（ＢＳＧ）１１７を
堆積させた。

（第２図（ｈ）） 次に、Ｂ５Ｇ１１７を平坦にパックエツチングして、第
２のマスク材の酸化膜１０７人の表面を露出させ、選択
的に第２のマスク材の酸化膜１０７ムを除去した。１１
７人、１１７Ｂは残された酸化膜である。（第２図（ｉ
）） 次に、ポリシリコン１０６ムをエツチングして、第１の
マスク材膜のシリコン酸化膜１０５の表面を露出させボ
ロン等のイオン注入にて、内部ベースとなるｐ型の半導
体領域１１８を形成し、全面に絶縁膜となる約４ｏｏｏ
Ｘのシリコン酸化膜１１９を堆積させた。（第２図Ｇ）
） 次に、ＲＩＩＥ等の異方性のエツチングにて、シリコン
窒化膜１１９を第１のマスク材であるシリコン酸化膜１
０５の表面が露出するまでエツチングして、開口の側面
にシリコン窒化膜１１９Ｂ。

１１９Ｇを残置させた。−（第２図（ｋ））次に、シリ
コン酸化膜１０５をエツチングして、半導体層表面を露
出させた後、約３ｏｏｏ人のポリシリコン１２０を堆積
させ、このポリシリコン１２ｏ中に、砒素等のイオン注
入をし、低温の熱処理にて、半導体層中にエミッタとな
るｎ型の半導体領域１２１を形成した。（第２図（１）
）次に、通常の集積回路の製造方法にしたがって、エミ
ッタ金属電極１２２Ｇ　、金属電極１２２Ａ。

１２２Ｂを形成した。１２３は酸化膜である。

以上の様に、本実施例の方法によって、作用の所で述べ
たような４つの改善がなされ、さらに別の改良点が得ら
れた。例えば、ベースの導電材となるポリシリコン１１
６の表面に、従来のようなポリシリコンから成長させた
ピンホール発生率の高いシリコン酸化膜のかわりに、堆
積法による良質なシリコン窒化膜１１３ム１１１９Ａ〜
１１９Ｄ。

ＢＳＧ膜１１７等を形成することができ電気的耐性と製
造歩留を向上さすことができた。

本発明の第１の実施例として、バイポーラ縦型ＮＰＮ　
）ランジスタの主要な動作部分を自己整合的に形成する
方法について説明したが、各工程における方法として、
種々の方式が採用される。利用することができる方法の
変化と組合せについて、下記に順を追って詳しく説明す
る。

バイポーラ用の所定のｎ型シリコンエピタキシャル半導
体層上に、第１のマスク材膜を形成する。

この第１のマスク材膜としては、シリコン酸化膜等の一
層の絶縁膜、あるいは、２層以上の複合膜。

例えば、約４００Ｘの下地酸化膜上に約４００人のシリ
コン窒化膜を形成したものを採用することができる。こ
の第１のマスク材膜上に、ポリシリコン、非晶質シリコ
ン、ムノ等の被酸化材膜を約１５００〜２５００ム程度
の厚みで形成する。エミッタ形成予定部上の被酸化材膜
の上に１μ前後の幅の第２のマスク材パターンを残置さ
せる。ここで、この第２のマスク材パターンの周辺の被
酸化材膜上に自己整合的に耐酸化性の第３のマスク材膜
を残置させる。第３のマスク材膜を残置させる方法とし
て、種々の方法が採用される。１つの方法としては、被
酸化材膜と、形成された第２のマスク材パターンとを被
覆するシリコン窒化膜等の耐酸化性の堆積膜を形成し、
主平面に対して、垂直にエツチングするりアクティブ・
イオン・エツチング（ＲＩＢ）等の方法にてエツチング
して、第２のマスク材パターンの側面にのみ耐酸化性の
膜を残置させ、この膜を第３のマスク材膜として用いる
方法があシ、他の方法としては、被酸化材膜上の全面に
耐酸化膜を第１のマスク材の一部として堆積させ、この
上に第２のマスク材パターンを形成し、この第２のマス
ク材パターンの側面に、先述の方法と同様にして、適当
な堆積膜を残置させ、この堆積膜と第２のマスク材パタ
ーンをマスクとして選択的にエツチングして、第１のマ
スク材の一部の耐酸化膜を堆積膜と第２のマスク材パタ
ーンの下にだけ残置させ、これを第３のマスク材パター
ンの一部として用いる方法がある。

前記の第２のマスク材膜と、その周辺に残置された耐酸
化性の第３のマスク材パターンを、マスクとして被酸化
材膜を直接酸化し、第４のマスク材膜となる絶縁性の酸
化膜を形成する。例えば被酸化材膜として、約２０００
ムのポリシリコン膜を用いれば、酸化によって、約４０
００ム程度の厚い絶縁性のシリコン酸化膜を形成するこ
とができる。この方法を採用すれば、被酸化材膜となる
ポリシリコンの下に、薄いシリコン酸化膜等の第１のマ
スク材を、介在させることができるので、酸化工程にお
いて、単結晶半導体層が直接酸化されないため、半導体
層中に酸化誘起結晶欠陥が発生せず、製造上の歩留を低
下させない効果が得られる。

第２のマスク材パターンと、第４のマスク材パターンを
マスクとして、第３のマスク材膜を除去して、第２のマ
スク材パターンの周辺に露出した被酸化材膜と、第１の
マスク材膜とを、順次、エツチングして、半導体層に至
るベース電極取り出し用の開口を形成する。

ベース電極取り出し用の開口を、埋設させる厚みのポリ
シリコン等の導電材を第２のマスク材パターン周辺に残
置させる。この方法としては、全面に、適当な厚みの導
電材となるポリシリコンを堆積させ、ホト・マスク工程
とレジスト平坦化によるバック・エツチング等によって
、第２のマスク材パターンの表面を露出する方法等、種
々の方法が採用され得る。

第２のマスク材パターンを選択的に除去し、エミッタ形
成予定部に開口を形成し、開口の側面のベースの導電材
膜を絶縁化する。絶縁化の方法としては、直接に酸化す
る方法、側面に堆積膜を残置させる方法などが採用され
得る。

エミッタ形成予定部の開口の底面の第１のマスク材を除
去し半導体層を露出させ、エミッタの拡散源および引き
出し電極となるポリシリコン等を開口内に残置させ、エ
ミッタを形成する。

通常の集積回路の方法に従って、金属電極を形成する。

以上の方法において、ペース牛導体領域の形成方法は特
に、規定しなかったが、外部ペースとしては、ベース取
シ出し用の電極となるポリシリコンを拡散源として用い
るのが、最も好ましい。内部ペースも適時イオン注入等
で形成できるが、エミッタ形成用のポリシリコンを、あ
らかじめ、低濃度の内部ベース拡散源として用いた後、
高濃度のエミッタ拡散源として、２重に用いる方法など
が考えられる。これらの方法によって、エミッタの幅が
１μ以下の微細なバイポーラＮＰＮ）ランジスタを形成
することができた。

本発明の第２の実施例として、ＭＯＳトランジスタの製
造方法について説明する。これは、前述のバイポーラＮ
ＰＮ　トランジスタの工程と基本的に同じで例えば、ペ
ースの取シ出し電極は、ソース又はドレインの取シ出し
電極と対応し、ゲート絶縁膜とゲート電極を形成する方
法として、エミッタ形成予定部に対応しているゲート形
成予定部の開口の底面の第１のマスク材膜を除去し、半
導体層を露出させ、この半導体層表面に、新たに、熱酸
化によってゲート絶縁膜用の酸化膜を形成し、このゲー
ト絶縁膜上にゲート用の電極材となるポリシリコンを残
置させる。この方法によって、１μ程度のゲート幅を有
するＭＯＳ）ランジスタが形成され得る。

発明の効果 以上のように、本発明によれば、バイポーラ素子、ＭＯ
３素子、ＦＥＴ素子、および、これらを集積化した回路
素子の主要な動作部分を自己整合的に形成でき、かつ、
電極域シ出し用のポリシリコンの配線容量を低減するこ
とができ、微細で、高速な半導体装置を良好に製造する
ことができた。

【図面の簡単な説明】

第１図は本発明方法の一実施例によシ作成した縦型ＮＰ
Ｎバイポーラ・トランジスタの構造を示す断面図、第２
図（ＩＬ）〜ｈ）は本実施例の製造方法を説明するため
の工程断面図である。 １０１・・・・・・ｐ型シリコン半導体基板、１ｏ２・
・・・・・ｎ型の埋込半導体領域、１０３・・・・・・
ｎ型のエピタキシャル層、１０４，１０５，１０７，１
０７人。 １１１．１１７，１１７ム、　１１７Ｂ　、　１２３・
・・・・・シリコン酸化膜、１０６，１０６ム、１１２
，１１５，１２０・・・・・・ポリシリコン、１０８，
１０８ム、１１０，１１０ム。 １１０Ｂ、１１３，１１３ム、１１３Ｂ、１１９．１１
９ム。 １１９Ｂ、１１９Ｇ、１１９Ｄ・・・・・・シリコン窒
化膜、１０９．１１４−−・・−Ｖシスト、１１６ム、
１１６Ｂ。 １１８・・・・・・ｐ型半導体領域、１２１・・・・・
・ｎ型半導体領域、１２２ム、１２２Ｂ、１２２Ｇ・・
・用ム１電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 １！リ−ＡＩ’ｌ糧 ｇｇ２図 ！２図 １２ｆｓ、Ｌｔｋ−−−Ａｌ　＠、棲 ｔｐ！−−−８ｉ　（Ｉｔ　級

Claims (6)

【特許請求の範囲】
1. （１）第１導電型の半導体層上に順次、第１のマスク材
   膜と被酸化材膜を形成する工程と、第２のマスク材パタ
   ーンを、素子形成予定部の前記被酸化材膜上に残置させ
   る工程と、前記第２のマスク材パターンの側面あるいは
   周辺に第３の耐酸化性のマスク材膜を残置させる工程と
   、前記第２のマスク材膜パターンと前記第３のマスク材
   膜をマスクとして前記被酸化材膜を酸化し、これを第４
   のマスク材膜に転化させる工程と、前記第３のマスク材
   膜を除去した後、前記第２のマスク材膜と第４のマスク
   材膜をマスクとして露出した被酸化材膜および第１のマ
   スク材膜を除去し、前記半導体層に至る開口を形成する
   工程を有する半導体装置の製造方法。
2. （２）第２のマスク材パターンの周囲と半導体層に至る
   開口内とに電極取り出し用の導電材膜を残置させるよう
   にした特許請求の範囲第１項記載の半導体装置の製造方
   法。
3. （３）半導体層に至る開口内に残置された電極取り出し
   用の導電材膜を拡散源として用い、第２導電型の半導体
   領域を形成するようにした特許請求の範囲第２項記載の
   半導体装置の製造方法。
4. （４）素子形成予定部上の第２のマスク材膜を除去し、
   電極取り出し用の導電材膜の少なくとも側面を絶縁化し
   て開口を形成し、前記開口部の半導体層に接続する導電
   材膜を残置させるようにした特許請求の範囲第２項又は
   第３項記載の半導体装置の製造方法。
5. （５）素子形成予定部上の開口部に残置された導電材膜
   を拡散源として用い、第１導電型の半導体層領域を形成
   するようにした特許請求の範囲第４項記載の半導体装置
   の製造方法。
6. （６）素子形成予定部上の第２のマスク材膜と第１のマ
   スク材膜を除去し、露出した半導体層上にＭＯＳトラン
   ジスタのゲート絶縁膜を形成し、前記ゲート絶縁膜が形
   成された開口内にゲート電極材膜を残置するようにした
   特許請求の範囲第２項記載の半導体装置の製造方法。