JPH05335409A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05335409A JPH05335409A JP16405792A JP16405792A JPH05335409A JP H05335409 A JPH05335409 A JP H05335409A JP 16405792 A JP16405792 A JP 16405792A JP 16405792 A JP16405792 A JP 16405792A JP H05335409 A JPH05335409 A JP H05335409A
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- Japan
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- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 狭チャネル効果や接合耐圧の低下を生じさせ
ることなく素子分離を行うことができる半導体装置の製
造方法を提供する。 【構成】 Ｓｉ基板１１上にＳｉＯ2 膜１６と多結晶Ｓ
ｉ膜１７とＳｉＮ膜１８とを形成し、ＳｉＮ膜１８と多
結晶Ｓｉ膜１７とを素子形成領域１３のパターンに加工
する。そして、ＳｉＮ膜１８をマスクにして、フィール
ド酸化膜であるＳｉＯ2 膜１２を形成し、ＳｉＮ膜１８
を除去した後、多結晶Ｓｉ膜１７上に多結晶Ｓｉ膜２１
を選択成長させる。その後、多結晶Ｓｉ膜２１、１７を
マスクにして、チャネルストッパ１４を形成するための
不純物２２をイオン注入する。このため、不純物２２が
素子形成領域１３に対して自己整合的にイオン注入さ
れ、しかもこの不純物２２の横方向拡散が少ない。
ることなく素子分離を行うことができる半導体装置の製
造方法を提供する。 【構成】 Ｓｉ基板１１上にＳｉＯ2 膜１６と多結晶Ｓ
ｉ膜１７とＳｉＮ膜１８とを形成し、ＳｉＮ膜１８と多
結晶Ｓｉ膜１７とを素子形成領域１３のパターンに加工
する。そして、ＳｉＮ膜１８をマスクにして、フィール
ド酸化膜であるＳｉＯ2 膜１２を形成し、ＳｉＮ膜１８
を除去した後、多結晶Ｓｉ膜１７上に多結晶Ｓｉ膜２１
を選択成長させる。その後、多結晶Ｓｉ膜２１、１７を
マスクにして、チャネルストッパ１４を形成するための
不純物２２をイオン注入する。このため、不純物２２が
素子形成領域１３に対して自己整合的にイオン注入さ
れ、しかもこの不純物２２の横方向拡散が少ない。
Description
【０００１】
【産業上の利用分野】本発明は、フィールド酸化膜とチ
ャネルストッパとで素子分離が行われている半導体装置
の製造方法に関するものである。
ャネルストッパとで素子分離が行われている半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の素子分離方法の一つに誘電
体分離があり、誘電体分離の代表的な方法として、ＬＯ
ＣＯＳ法によって半導体基板の表面に選択的に形成した
フィールド酸化膜で素子分離を行う方法がある。
体分離があり、誘電体分離の代表的な方法として、ＬＯ
ＣＯＳ法によって半導体基板の表面に選択的に形成した
フィールド酸化膜で素子分離を行う方法がある。
【０００３】また、フィールド酸化膜下の領域をチャネ
ルとする寄生ＭＯＳトランジスタの閾値電圧をフィール
ド酸化膜上の配線の電位よりも高くすることによって寄
生ＭＯＳトランジスタを非導通にし、これによって素子
分離を確実にするために、半導体基板と同一導電型で且
つ半導体基板よりも高濃度のチャネルストッパと呼ばれ
る不純物層をフィールド酸化膜下に形成することが行わ
れている。
ルとする寄生ＭＯＳトランジスタの閾値電圧をフィール
ド酸化膜上の配線の電位よりも高くすることによって寄
生ＭＯＳトランジスタを非導通にし、これによって素子
分離を確実にするために、半導体基板と同一導電型で且
つ半導体基板よりも高濃度のチャネルストッパと呼ばれ
る不純物層をフィールド酸化膜下に形成することが行わ
れている。
【０００４】このチャネルストッパの形成方法には、従
来は大別して２つの方法があった。第１の方法は、ＬＯ
ＣＯＳ法を実行するための耐酸化膜やこの耐酸化膜をパ
ターニングするためのレジスト等をマスクにして、フィ
ールド酸化膜を形成する前に、素子形成領域に対して自
己整合的に不純物を導入しておく方法である。また第２
の方法は、フィールド酸化膜を形成した後に、素子形成
領域をレジストで覆い、このレジストをマスクにしてフ
ィールド酸化膜を介して不純物を導入する方法である。
来は大別して２つの方法があった。第１の方法は、ＬＯ
ＣＯＳ法を実行するための耐酸化膜やこの耐酸化膜をパ
ターニングするためのレジスト等をマスクにして、フィ
ールド酸化膜を形成する前に、素子形成領域に対して自
己整合的に不純物を導入しておく方法である。また第２
の方法は、フィールド酸化膜を形成した後に、素子形成
領域をレジストで覆い、このレジストをマスクにしてフ
ィールド酸化膜を介して不純物を導入する方法である。
【０００５】
【発明が解決しようとする課題】ところが、上述の従来
の第１の方法では、図２に示す様に、Ｓｉ基板１１にフ
ィールド酸化膜としてのＳｉＯ2 膜１２を形成する前に
導入しておいた不純物が、ＳｉＯ2 膜１２を形成するた
めの熱処理時に横方向拡散して、素子形成領域１３にま
でチャネルストッパ１４が延びる。このため、狭チャネ
ル効果が発生したり、素子形成領域１３に形成するＳｉ
基板１１とは逆導電型の不純物層（図示せず）とチャネ
ルストッパ１４とが直接に接触してこれらの間の接合耐
圧が低下したりするという問題があった。
の第１の方法では、図２に示す様に、Ｓｉ基板１１にフ
ィールド酸化膜としてのＳｉＯ2 膜１２を形成する前に
導入しておいた不純物が、ＳｉＯ2 膜１２を形成するた
めの熱処理時に横方向拡散して、素子形成領域１３にま
でチャネルストッパ１４が延びる。このため、狭チャネ
ル効果が発生したり、素子形成領域１３に形成するＳｉ
基板１１とは逆導電型の不純物層（図示せず）とチャネ
ルストッパ１４とが直接に接触してこれらの間の接合耐
圧が低下したりするという問題があった。
【０００６】また、上述の従来の第２の方法では、リソ
グラフィ工程でのマスクの合わせずれのために、図３に
示す様に、不純物を導入する際のマスクにするレジスト
１５が素子形成領域１３に対して位置ずれして、素子形
成領域１３にもチャネルストッパ１４が形成されるおそ
れがある。このため、この第２の方法でも、第１の方法
と同様な問題があった。
グラフィ工程でのマスクの合わせずれのために、図３に
示す様に、不純物を導入する際のマスクにするレジスト
１５が素子形成領域１３に対して位置ずれして、素子形
成領域１３にもチャネルストッパ１４が形成されるおそ
れがある。このため、この第２の方法でも、第１の方法
と同様な問題があった。
【０００７】そこで、本発明の目的は、狭チャネル効果
や接合耐圧の低下を生じさせることなく素子分離を行う
ことができる半導体装置の製造方法を提供することであ
る。
や接合耐圧の低下を生じさせることなく素子分離を行う
ことができる半導体装置の製造方法を提供することであ
る。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、半導体基板
の表面に薄い酸化膜を形成する工程と、前記酸化膜とは
膜質が異なる第１の膜を前記酸化膜上に形成する工程
と、耐酸化性の第２の膜を前記第１の膜上に形成する工
程と、素子形成領域以外の領域における前記第１及び第
２の膜を除去する工程と、前記第２の膜をマスクにして
前記半導体基板を酸化し、その表面に素子分離用の厚い
酸化膜を形成する工程と、前記第２の膜を除去する工程
と、前記第１の膜をマスクにして、前記素子分離用の厚
い酸化膜を介し、前記半導体基板にチャネルストッパ形
成用の不純物を導入する工程と、前記第１の膜を除去す
る工程とを有している。
ために、本発明の半導体装置の製造方法は、半導体基板
の表面に薄い酸化膜を形成する工程と、前記酸化膜とは
膜質が異なる第１の膜を前記酸化膜上に形成する工程
と、耐酸化性の第２の膜を前記第１の膜上に形成する工
程と、素子形成領域以外の領域における前記第１及び第
２の膜を除去する工程と、前記第２の膜をマスクにして
前記半導体基板を酸化し、その表面に素子分離用の厚い
酸化膜を形成する工程と、前記第２の膜を除去する工程
と、前記第１の膜をマスクにして、前記素子分離用の厚
い酸化膜を介し、前記半導体基板にチャネルストッパ形
成用の不純物を導入する工程と、前記第１の膜を除去す
る工程とを有している。
【０００９】本発明において、好ましくは、前記第２の
膜の除去後、前記第１の膜の上にこの第１の膜と同じ材
料を選択的に成長させてこの第１の膜の膜厚を大きく
し、この膜厚を大きくした第１の膜をマスクにして、前
記半導体基板にチャネルストッパ形成用の不純物を導入
する。
膜の除去後、前記第１の膜の上にこの第１の膜と同じ材
料を選択的に成長させてこの第１の膜の膜厚を大きく
し、この膜厚を大きくした第１の膜をマスクにして、前
記半導体基板にチャネルストッパ形成用の不純物を導入
する。
【００１０】なお、前記第１の膜は、多結晶半導体膜で
あるのが好ましい。
あるのが好ましい。
【００１１】
【作用】本発明による半導体装置の製造方法では、素子
分離用の酸化膜を形成した後にチャネルストッパ形成用
の不純物を導入しているので、素子分離用の酸化膜を形
成する前にチャネルストッパ形成用の不純物を導入する
方法に比べて、不純物の受ける熱処理時間が少なく、不
純物の横方向拡散が少ない。
分離用の酸化膜を形成した後にチャネルストッパ形成用
の不純物を導入しているので、素子分離用の酸化膜を形
成する前にチャネルストッパ形成用の不純物を導入する
方法に比べて、不純物の受ける熱処理時間が少なく、不
純物の横方向拡散が少ない。
【００１２】しかも、素子分離用の酸化膜を形成する際
のマスクにした第２の膜と同じパターンの第１の膜をマ
スクにしてチャネルストッパ形成用の不純物を導入して
いるので、不純物が素子形成領域に対して自己整合的に
導入される。
のマスクにした第２の膜と同じパターンの第１の膜をマ
スクにしてチャネルストッパ形成用の不純物を導入して
いるので、不純物が素子形成領域に対して自己整合的に
導入される。
【００１３】
【実施例】以下、本発明の一実施例を、図１を参照しな
がら説明する。なお、図１の実施例において、図２及び
図３に示した第１及び第２の従来例と対応する構成部分
には、同一の符号を付した。
がら説明する。なお、図１の実施例において、図２及び
図３に示した第１及び第２の従来例と対応する構成部分
には、同一の符号を付した。
【００１４】本実施例では、図１（ａ）に示す様に、Ｐ
型のＳｉ基板１１を酸化して、３０〜５０ｎｍの膜厚の
ＳｉＯ2 膜１６をＳｉ基板１１の表面に形成する。そし
て、５０〜１００ｎｍの膜厚の多結晶Ｓｉ膜１７をＳｉ
Ｏ2 膜１６上に堆積させ、更に、１００〜２００ｎｍの
膜厚のＳｉＮ膜１８を多結晶Ｓｉ膜１７上に堆積させ
る。
型のＳｉ基板１１を酸化して、３０〜５０ｎｍの膜厚の
ＳｉＯ2 膜１６をＳｉ基板１１の表面に形成する。そし
て、５０〜１００ｎｍの膜厚の多結晶Ｓｉ膜１７をＳｉ
Ｏ2 膜１６上に堆積させ、更に、１００〜２００ｎｍの
膜厚のＳｉＮ膜１８を多結晶Ｓｉ膜１７上に堆積させ
る。
【００１５】次に、図１（ｂ）に示す様に、多結晶Ｓｉ
膜１７とＳｉＮ膜１８とを素子形成領域１３上にのみ残
す様に、これらのＳｉＮ膜１８と多結晶Ｓｉ膜１７とを
パターニングする。そして、ＳｉＮ膜１８を耐酸化性の
マスクにしてＳｉ基板１１を酸化して、図１（ｃ）に示
す様に、フィールド酸化膜としてのＳｉＯ2 膜１２をＳ
ｉ基板１１の表面に４００〜５００ｎｍの膜厚に形成す
る。
膜１７とＳｉＮ膜１８とを素子形成領域１３上にのみ残
す様に、これらのＳｉＮ膜１８と多結晶Ｓｉ膜１７とを
パターニングする。そして、ＳｉＮ膜１８を耐酸化性の
マスクにしてＳｉ基板１１を酸化して、図１（ｃ）に示
す様に、フィールド酸化膜としてのＳｉＯ2 膜１２をＳ
ｉ基板１１の表面に４００〜５００ｎｍの膜厚に形成す
る。
【００１６】次に、図１（ｄ）に示す様に、残しておい
たＳｉＮ膜１８を除去し、図１（ｅ）に示す様に、露出
した多結晶Ｓｉ膜１７上に多結晶Ｓｉ膜２１を４００〜
６００ｎｍの膜厚に選択的に成長させる。
たＳｉＮ膜１８を除去し、図１（ｅ）に示す様に、露出
した多結晶Ｓｉ膜１７上に多結晶Ｓｉ膜２１を４００〜
６００ｎｍの膜厚に選択的に成長させる。
【００１７】次に、図１（ｆ）に示す様に、多結晶Ｓｉ
膜２１、１７をマスクにして、ＳｉＯ2 膜１２を介し
て、Ｓｉ基板１１と同一導電型であるチャネルストッパ
形成用のＰ型の不純物２２、例えばＢ+ を、１００〜２
００ｋｅＶの加速エネルギで１×１０12〜１×１０13ｃ
ｍ-2のドーズ量にイオン注入する。
膜２１、１７をマスクにして、ＳｉＯ2 膜１２を介し
て、Ｓｉ基板１１と同一導電型であるチャネルストッパ
形成用のＰ型の不純物２２、例えばＢ+ を、１００〜２
００ｋｅＶの加速エネルギで１×１０12〜１×１０13ｃ
ｍ-2のドーズ量にイオン注入する。
【００１８】次に、図１（ｇ）に示す様に、多結晶Ｓｉ
膜２１、１７を除去する。この時、ＳｉＯ2 膜１２、１
６に対する多結晶Ｓｉ膜２１、１７のエッチング選択比
が大きいので、多結晶Ｓｉ膜２１、１７は容易に除去す
ることができる。その後、熱処理によって不純物２２を
拡散させて、チャネルストッパ１４を形成する。
膜２１、１７を除去する。この時、ＳｉＯ2 膜１２、１
６に対する多結晶Ｓｉ膜２１、１７のエッチング選択比
が大きいので、多結晶Ｓｉ膜２１、１７は容易に除去す
ることができる。その後、熱処理によって不純物２２を
拡散させて、チャネルストッパ１４を形成する。
【００１９】以上の様な実施例では、不純物２２をイオ
ン注入する際のマスクにしている多結晶Ｓｉ膜２１、１
７は、ＳｉＯ2 膜１２を形成する際のマスクにしたＳｉ
Ｎ膜１８と同じパターンであるので、不純物２２は素子
形成領域１３に対して自己整合的にイオン注入されてい
る。しかも、不純物２２はＳｉＯ2 膜１２を形成した後
にイオン注入しているので、不純物２２の受ける熱処理
時間が少なく、不純物２２の横方向拡散が少ない。
ン注入する際のマスクにしている多結晶Ｓｉ膜２１、１
７は、ＳｉＯ2 膜１２を形成する際のマスクにしたＳｉ
Ｎ膜１８と同じパターンであるので、不純物２２は素子
形成領域１３に対して自己整合的にイオン注入されてい
る。しかも、不純物２２はＳｉＯ2 膜１２を形成した後
にイオン注入しているので、不純物２２の受ける熱処理
時間が少なく、不純物２２の横方向拡散が少ない。
【００２０】従って、チャネルストッパ１４がＳｉＯ2
膜１２下の素子分離領域にのみ形成されるので、狭チャ
ネル効果を発生させたり、素子形成領域１３に形成する
Ｓｉ基板１１とは逆導電型の不純物層（図示せず）とチ
ャネルストッパ１４とが直接に接触してこれらの間の接
合耐圧を低下させたりすることなく、素子分離を行うこ
とができる。
膜１２下の素子分離領域にのみ形成されるので、狭チャ
ネル効果を発生させたり、素子形成領域１３に形成する
Ｓｉ基板１１とは逆導電型の不純物層（図示せず）とチ
ャネルストッパ１４とが直接に接触してこれらの間の接
合耐圧を低下させたりすることなく、素子分離を行うこ
とができる。
【００２１】なお、上述の実施例では、本発明の第１の
膜として多結晶Ｓｉ膜１７を用いたが、この第１の膜と
しては他の材料の膜を用いることもでき、その場合、そ
の膜がイオン注入マスクとして充分に作用するものであ
れば、第１の膜の膜厚を大きくする工程は省略すること
ができる。
膜として多結晶Ｓｉ膜１７を用いたが、この第１の膜と
しては他の材料の膜を用いることもでき、その場合、そ
の膜がイオン注入マスクとして充分に作用するものであ
れば、第１の膜の膜厚を大きくする工程は省略すること
ができる。
【００２２】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、チャネルストッパ形成用の不純物が素子形成領域に
対して自己整合的に導入され、しかもこの不純物の横方
向拡散が少ないので、チャネルストッパが素子分離領域
にのみ形成される。従って、狭チャネル効果や接合耐圧
の低下を生じさせることなく素子分離を行うことができ
る。
ば、チャネルストッパ形成用の不純物が素子形成領域に
対して自己整合的に導入され、しかもこの不純物の横方
向拡散が少ないので、チャネルストッパが素子分離領域
にのみ形成される。従って、狭チャネル効果や接合耐圧
の低下を生じさせることなく素子分離を行うことができ
る。
【図１】本発明の一実施例による半導体装置の製造方法
を順次に示す側断面図である。
を順次に示す側断面図である。
【図２】従来の方法で製造した半導体装置の側断面図で
ある。
ある。
【図３】従来の別の方法で製造した半導体装置の側断面
図である。
図である。
１１ Ｓｉ基板 １２ ＳｉＯ2 膜 １４ チャネルストッパ １６ ＳｉＯ2 膜 １７ 多結晶Ｓｉ膜 １８ ＳｉＮ膜 ２１ 多結晶Ｓｉ膜 ２２ 不純物
Claims (3)
- 【請求項１】 半導体基板の表面に薄い酸化膜を形成す
る工程と、 前記酸化膜とは膜質が異なる第１の膜を前記酸化膜上に
形成する工程と、 耐酸化性の第２の膜を前記第１の膜上に形成する工程
と、 素子形成領域以外の領域における前記第１及び第２の膜
を除去する工程と、 前記第２の膜をマスクにして前記半導体基板を酸化し、
その表面に素子分離用の厚い酸化膜を形成する工程と、 前記第２の膜を除去する工程と、 前記第１の膜をマスクにして、前記素子分離用の厚い酸
化膜を介し、前記半導体基板にチャネルストッパ形成用
の不純物を導入する工程と、 前記第１の膜を除去する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記第２の膜の除去後、前記第１の膜の
上にこの第１の膜と同じ材料を選択的に成長させてこの
第１の膜の膜厚を大きくし、この膜厚を大きくした第１
の膜をマスクにして、前記半導体基板にチャネルストッ
パ形成用の不純物を導入することを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の膜が、多結晶半導体膜である
ことを特徴とする請求項２に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16405792A JPH05335409A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16405792A JPH05335409A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335409A true JPH05335409A (ja) | 1993-12-17 |
Family
ID=15785970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16405792A Withdrawn JPH05335409A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335409A (ja) |
-
1992
- 1992-05-29 JP JP16405792A patent/JPH05335409A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |