JPS60134465A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60134465A JPS60134465A JP24186283A JP24186283A JPS60134465A JP S60134465 A JPS60134465 A JP S60134465A JP 24186283 A JP24186283 A JP 24186283A JP 24186283 A JP24186283 A JP 24186283A JP S60134465 A JPS60134465 A JP S60134465A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置のｖＪ造方法に関し、特にソース、
ドレイン領域の形成に改善を図ったＭＯＳトランジスタ
の製造方法に係わる。
ドレイン領域の形成に改善を図ったＭＯＳトランジスタ
の製造方法に係わる。
周知の如く、一般にＶＬＳＩ（超大規模集（６回路）の
ＭＯＳトランジスタの形成においては、素子構造の微細
化に伴い平面方向の電界が素子特性に及ぼす影響の比重
がますます大きくなりつつある。このようなことから、
かかる影響を緩和するためにインプラ技術を駆使したヂ
ャネル部の不純物濃度の選定や、段階状ドレインあるい
はＬＤＤ構造の導入による電界集中あるいはショー１−
ヂトネル効果の軽減等が提案され実用化されつつある。
ＭＯＳトランジスタの形成においては、素子構造の微細
化に伴い平面方向の電界が素子特性に及ぼす影響の比重
がますます大きくなりつつある。このようなことから、
かかる影響を緩和するためにインプラ技術を駆使したヂ
ャネル部の不純物濃度の選定や、段階状ドレインあるい
はＬＤＤ構造の導入による電界集中あるいはショー１−
ヂトネル効果の軽減等が提案され実用化されつつある。
従来、半導体装置例えばＬＤＤ （Ｌｉｇｌ＋ｔｌｙ
Ｄｏｐｅｄ Ｄ ｒａｉｎ 構造のＭ ＯＳ ｔ−ラン
ジスタは、第１図（ａ）〜（ｄ）に示すように製造され
ている。
Ｄｏｐｅｄ Ｄ ｒａｉｎ 構造のＭ ＯＳ ｔ−ラン
ジスタは、第１図（ａ）〜（ｄ）に示すように製造され
ている。
まず、Ｐ型の半導体基板１の表面にフィールド酸化膜２
を形成した後、同基板１に多結晶シリコンからなるゲー
ト電極３をグーｌ−絶縁鱒４を介し−Ｃ形成覆る。つづ
いて、グー１・電極３をマスクどして前記基板１にヒ素
をイオン注入してＮ−型の不純物領域５．６を形成する
（第１図（ａ）図示）。
を形成した後、同基板１に多結晶シリコンからなるゲー
ト電極３をグーｌ−絶縁鱒４を介し−Ｃ形成覆る。つづ
いて、グー１・電極３をマスクどして前記基板１にヒ素
をイオン注入してＮ−型の不純物領域５．６を形成する
（第１図（ａ）図示）。
次いで、全面にＣＶＤ５ ｉ ０２膜７を形成する（第
１図（ｂ）図示）。しかる後、このＣＶＤ５ｉＱ２膜７
を反応性イオンエツチング（ＲＩＥ）によりエツチング
除去し、ゲ−］・電極３の側壁のみに該ＣＶＤ５ｔＯ２
１１１７−を残存させる（第１図（Ｃ）図示）。更に、
前記グー１〜電極３及び該ＣＶＤ５ ｉ ０２膜７′を
マスクとして前記基板１に例えばリンをイオン注入して
Ｎ＋型の第２の不純物領域８．９を形成する。その結果
、一方の第叩 １、第２の不純物領域５．８よりソース領域１０形成さ
れ、他方の第１、第２の不純物領域６．９より１〜レイ
ン領域１１が形成される。以下、全面に、ＰＳ Ｇ （
ＰＩＩＯ３Ｉ）１１０− Ｓ １ｌｉｃａｔｅ Ｇ １
ａｓｓ） Ｐａ １２を形成し、図示しないがこのＰＳ
Ｇ膜１２にコンタクｌ−ホール、取出し配線等を形成し
てＭＯＳ１へランジスタを製造する（第１図（ｄ）図示
）。
１図（ｂ）図示）。しかる後、このＣＶＤ５ｉＱ２膜７
を反応性イオンエツチング（ＲＩＥ）によりエツチング
除去し、ゲ−］・電極３の側壁のみに該ＣＶＤ５ｔＯ２
１１１７−を残存させる（第１図（Ｃ）図示）。更に、
前記グー１〜電極３及び該ＣＶＤ５ ｉ ０２膜７′を
マスクとして前記基板１に例えばリンをイオン注入して
Ｎ＋型の第２の不純物領域８．９を形成する。その結果
、一方の第叩 １、第２の不純物領域５．８よりソース領域１０形成さ
れ、他方の第１、第２の不純物領域６．９より１〜レイ
ン領域１１が形成される。以下、全面に、ＰＳ Ｇ （
ＰＩＩＯ３Ｉ）１１０− Ｓ １ｌｉｃａｔｅ Ｇ １
ａｓｓ） Ｐａ １２を形成し、図示しないがこのＰＳ
Ｇ膜１２にコンタクｌ−ホール、取出し配線等を形成し
てＭＯＳ１へランジスタを製造する（第１図（ｄ）図示
）。
しかしながら、従来技術によれば、次に示づ一欠点を有
する。（ア）ＣＶＤＳ ｉ ０２膜７を用いるため、ｈ
ｉｌｌｏｃｋ等の発生により歩留りの低下の要因になる
。（イ）ＲＩＥを用いるため、エツチング時のゴミ等の
影響を受けやすく歩留りの低下の要因になる。（つ）残
存ＣＶＤ５ ｔ ０２膜７′の幅ｄがゲート電極３の形
状の影響を受けやすいため、ｄの制御性か困難であると
ともに、ゲート電極３の形状が制限される。
する。（ア）ＣＶＤＳ ｉ ０２膜７を用いるため、ｈ
ｉｌｌｏｃｋ等の発生により歩留りの低下の要因になる
。（イ）ＲＩＥを用いるため、エツチング時のゴミ等の
影響を受けやすく歩留りの低下の要因になる。（つ）残
存ＣＶＤ５ ｔ ０２膜７′の幅ｄがゲート電極３の形
状の影響を受けやすいため、ｄの制御性か困難であると
ともに、ゲート電極３の形状が制限される。
（１）ＲＩＥにより残存ＣＶＤ５ ｉ ０２膜７″を形
成するため、ＲＩＥの１ツヂング特性によりｄのバラツ
キが影響を受（プる。（オ） ＣＶＤ５ ｉ ０２膜７
の形成１ＲＩＥによるエツチング時程を行なうため、工
程が複雑である等種々の問題がある。
成するため、ＲＩＥの１ツヂング特性によりｄのバラツ
キが影響を受（プる。（オ） ＣＶＤ５ ｉ ０２膜７
の形成１ＲＩＥによるエツチング時程を行なうため、工
程が複雑である等種々の問題がある。
本発明は、上記事情に鑑みてなされたもので、歩留りを
向上するとともに、第２の不純物領域を制御性よく形成
できる等の種々の効果を有する製造工程の簡単な半導体
装置の製造方法を提供することを目的とするものである
。
向上するとともに、第２の不純物領域を制御性よく形成
できる等の種々の効果を有する製造工程の簡単な半導体
装置の製造方法を提供することを目的とするものである
。
本発明は、ゲート電極をマスクとして第１ｙＪ電型の半
導体基板に第２導電型の不純物をイオン注入した後、グ
ー１〜電極の周囲に厚い絶縁膜をｈ＼つ基板上に薄い絶
縁膜を形成し、更にゲート電極及び厚い絶縁膜をマスク
として基板に再度第２導電型の不純物をイオン注入する
ことによって、前述した目的を達成覆ることを骨子とす
るものである。
導体基板に第２導電型の不純物をイオン注入した後、グ
ー１〜電極の周囲に厚い絶縁膜をｈ＼つ基板上に薄い絶
縁膜を形成し、更にゲート電極及び厚い絶縁膜をマスク
として基板に再度第２導電型の不純物をイオン注入する
ことによって、前述した目的を達成覆ることを骨子とす
るものである。
（発明の実施例）
以下、本発明の一実施例を第２図（ａ）〜（ｄ）を参照
して説明づる。
して説明づる。
まず、常法により、例えばＰ型のシリコン基板２１表面
にフィールド酸化膜２２を形成した後、同基板２１上に
ゲ−１・Ｎ極２３をゲート絶縁膜２４を介して形成した
。つづいて、このグー１〜電極２３をマスクとして前記
基板２１に例えばヒ素をイオン注入し、Ｎ−型の第１の
不純物領域２５．２６を形成した（第１図（ａ）図示）
。対で、８ＯＯ〜９００℃の低温で熱酸化を行なった。
にフィールド酸化膜２２を形成した後、同基板２１上に
ゲ−１・Ｎ極２３をゲート絶縁膜２４を介して形成した
。つづいて、このグー１〜電極２３をマスクとして前記
基板２１に例えばヒ素をイオン注入し、Ｎ−型の第１の
不純物領域２５．２６を形成した（第１図（ａ）図示）
。対で、８ＯＯ〜９００℃の低温で熱酸化を行なった。
その結果、グー１〜電極２３の周囲に厚さ：２０００人
の厚い酸化膜２７が形成され、基板２１上に【よ厚さ〉
３５０人の薄い酸化膜２８が形成されたく第２図（’ｂ
）図示）。なお、第２図（ｂ）図示において、グー１〜
電極２２の側壁に形成された厚い酸化膜２７の厚みをｓ
ｉｄｅｗａｌ１幅と呼ぶ。しかる後、前記グー１〜電極
２３及び厚い酸化膜２８をマスクとして基板２１にヒ素
を加速電圧３Ｘ１０ｃｍ−２、ドーズ量１６０ＫｅＶの
条件下てイオン注入し、Ｎ＋型の第２の不純物領域２’
ｌ、３Ｏを形成した。
の厚い酸化膜２７が形成され、基板２１上に【よ厚さ〉
３５０人の薄い酸化膜２８が形成されたく第２図（’ｂ
）図示）。なお、第２図（ｂ）図示において、グー１〜
電極２２の側壁に形成された厚い酸化膜２７の厚みをｓ
ｉｄｅｗａｌ１幅と呼ぶ。しかる後、前記グー１〜電極
２３及び厚い酸化膜２８をマスクとして基板２１にヒ素
を加速電圧３Ｘ１０ｃｍ−２、ドーズ量１６０ＫｅＶの
条件下てイオン注入し、Ｎ＋型の第２の不純物領域２’
ｌ、３Ｏを形成した。
その結果、一方の第１、第２の不純物領域２５．２９Ｊ
：リソース領域３１が形成され、他方の第１、第２の不
純物領域２６．３Ｏによりトレイン領域３１が形成され
た（第２図（Ｃ）図示）。なお、イオン注入前に基板２
１上薄い酸化膜２８をＲｌＦによりエツチングしておい
てもよい。以下、全面に層間絶縁膜３３を形成した後、
前記ソース、ドレイン領域３Ｃ）、３１及びグー１〜電
極２３の一部に対応する層間絶縁膜３３等に（写真蝕刻
法）ＰＥＰ法によりコンタクト１１（−ル３４・・・を
形成し、更にこれらコンタク１〜ホール３４・・・に取
出し配線３５・・・を形成してＭＯＳ ｌ−ランジスタ
を製造した（第２図（ｄ）図示）。
：リソース領域３１が形成され、他方の第１、第２の不
純物領域２６．３Ｏによりトレイン領域３１が形成され
た（第２図（Ｃ）図示）。なお、イオン注入前に基板２
１上薄い酸化膜２８をＲｌＦによりエツチングしておい
てもよい。以下、全面に層間絶縁膜３３を形成した後、
前記ソース、ドレイン領域３Ｃ）、３１及びグー１〜電
極２３の一部に対応する層間絶縁膜３３等に（写真蝕刻
法）ＰＥＰ法によりコンタクト１１（−ル３４・・・を
形成し、更にこれらコンタク１〜ホール３４・・・に取
出し配線３５・・・を形成してＭＯＳ ｌ−ランジスタ
を製造した（第２図（ｄ）図示）。
しかして、本発明によれば、次に示す効果を有りる。（
ア）第２の不純物領域２つ、３０を形成時のマスクの一
部をなす厚い酸化膜２７を熱酸化により形成するため、
従来のようにＣＶＤ５ ｉ ０２ｗＡを形成することに
起因するｈｉｌｌｏｃｌｔの発生を回避できる。（イ）
従来のように熱酸化後にＲｌＦを用いないため、この使
用に起因するゴミなどの影響による歩留りの低下を阻止
できる。（つ）厚い酸化ｙ、２７を熱酸化により形成す
るため、ゲート電極２２にドープする不純物温度及び酸
化温度、雰囲気を適正に選ぶことによりきわめて正確に
第２の不純物領域２９．３Ｏを自己制御的に形成するこ
とができるともに、グー１〜電極２２の形状が例えばあ
る角度をもったとしても従来と比べｓｉｄｅｗａｌ１幅
のバラツキをきわめて少なくできる。
ア）第２の不純物領域２つ、３０を形成時のマスクの一
部をなす厚い酸化膜２７を熱酸化により形成するため、
従来のようにＣＶＤ５ ｉ ０２ｗＡを形成することに
起因するｈｉｌｌｏｃｌｔの発生を回避できる。（イ）
従来のように熱酸化後にＲｌＦを用いないため、この使
用に起因するゴミなどの影響による歩留りの低下を阻止
できる。（つ）厚い酸化ｙ、２７を熱酸化により形成す
るため、ゲート電極２２にドープする不純物温度及び酸
化温度、雰囲気を適正に選ぶことによりきわめて正確に
第２の不純物領域２９．３Ｏを自己制御的に形成するこ
とができるともに、グー１〜電極２２の形状が例えばあ
る角度をもったとしても従来と比べｓｉｄｅｗａｌ１幅
のバラツキをきわめて少なくできる。
従って、ゲート電極２２の形状にも余裕度が生れる。（
１）基板２１を拡散炉に入れるだけで厚い酸化膜２７を
形成できるため、従来と比ベニ程を簡単にできる。
１）基板２１を拡散炉に入れるだけで厚い酸化膜２７を
形成できるため、従来と比ベニ程を簡単にできる。
なお、上記実施例では、ゲート電極の周囲の酸化膜が基
板上の酸化膜よりも厚いため、コンタク１−ホールを形
成づるためのＰ Ｅ Ｐ工程が余分に必要と思われるが
、コンタクトホールの形成時にＲＩＥを用いることによ
りコンタク１−ホールの大きさを変えずに十分なオーバ
ーエツチングが可能となり余分なＰＥＰを回避できる。
板上の酸化膜よりも厚いため、コンタク１−ホールを形
成づるためのＰ Ｅ Ｐ工程が余分に必要と思われるが
、コンタクトホールの形成時にＲＩＥを用いることによ
りコンタク１−ホールの大きさを変えずに十分なオーバ
ーエツチングが可能となり余分なＰＥＰを回避できる。
また、グー１〜電極の側壁のｓ ｉｄｅｗａｌ１幅を十
分数るのがｆｉＩ Ｌい点に対しては、ソース、ドレイ
ン領域にｏｆｆｓｅｔを生じさせないように１１度を適
切に選ぶ事が必要となってくる。しかしながら、微細な
パターンにおいてはこの方法はますます有効となってく
る。
分数るのがｆｉＩ Ｌい点に対しては、ソース、ドレイ
ン領域にｏｆｆｓｅｔを生じさせないように１１度を適
切に選ぶ事が必要となってくる。しかしながら、微細な
パターンにおいてはこの方法はますます有効となってく
る。
以上詳述した如く本発明によれば、歩留りを向上できる
とともに、第２の不純物領域を制御性よく形成できる等
の製造工程の簡単な半導体装置の製造方法を提供できる
ものである。
とともに、第２の不純物領域を制御性よく形成できる等
の製造工程の簡単な半導体装置の製造方法を提供できる
ものである。
第１図（ａ）’ 〜（ｄ）は従来の、ｈ−＋’ｏｓｔ−
ランジスタの製造方法を工程順に示す断面図、第２図（
ａ）〜（ｄ）は本発明の一実施例に係るＭ ＯＳトラン
ジスタの製造方法を工程順に示す断面図である。 ２１・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３・・・ゲート電極、２４・・・ゲート絶縁
膜、２５．２６．２９．３Ｏ・・・不純物領域、２７・
・・厚い酸化膜、２８・・・薄い酸化膜、３１・・・ソ
ース領域、３２・・・ドレイン領域、３３・・・層間絶
縁膜、３４・・・コンタク１へホール、３５・・・取出
し配線。 出願人代理人 弁理士 鈴江武彦 第１１！Ｉ
ランジスタの製造方法を工程順に示す断面図、第２図（
ａ）〜（ｄ）は本発明の一実施例に係るＭ ＯＳトラン
ジスタの製造方法を工程順に示す断面図である。 ２１・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３・・・ゲート電極、２４・・・ゲート絶縁
膜、２５．２６．２９．３Ｏ・・・不純物領域、２７・
・・厚い酸化膜、２８・・・薄い酸化膜、３１・・・ソ
ース領域、３２・・・ドレイン領域、３３・・・層間絶
縁膜、３４・・・コンタク１へホール、３５・・・取出
し配線。 出願人代理人 弁理士 鈴江武彦 第１１！Ｉ
Claims (2)
- （１）第１導電型の半導体基板上にゲー］−絶縁膜、グ
ー１〜電極を形成する工程と、このゲート電極をマスク
として前記基板に第２３＃電型の不純物をイオン注入づ
る工程と、前記ゲ−１へ電極の周囲に厚い絶縁膜をかつ
基板上に薄い絶縁膜を夫々形成する工程と、前記グーＩ
−電極及び厚い絶縁膜をマスクとして基板に再度第２導
電型の不純物をイオン注入する工程とを具備覆ることを
特徴とする半導体装置の製造方法。 - （２）グー）・電…どなる材料に予め第２導電型の不純
物をイオン注入しておくとともに、厚い絶縁膜及び薄い
絶縁膜を夫々熱酸化により形成することを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24186283A JPS60134465A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24186283A JPS60134465A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134465A true JPS60134465A (ja) | 1985-07-17 |
Family
ID=17080623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24186283A Pending JPS60134465A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008284208A (ja) * | 2007-05-18 | 2008-11-27 | Sumitomo Rubber Ind Ltd | スポンジたわし |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418684A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS58219769A (ja) * | 1982-06-15 | 1983-12-21 | Nippon Gakki Seizo Kk | 半導体装置の製法 |
-
1983
- 1983-12-23 JP JP24186283A patent/JPS60134465A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418684A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS58219769A (ja) * | 1982-06-15 | 1983-12-21 | Nippon Gakki Seizo Kk | 半導体装置の製法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008284208A (ja) * | 2007-05-18 | 2008-11-27 | Sumitomo Rubber Ind Ltd | スポンジたわし |
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