JPS61502922A - 絶縁体上の半導体（ｓｏｉ）デバイス及びｓｏｉ ｉｃ製作法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 絶縁体上の半導体（ＳＯＩ）デバイス及びＳＯＩ　ＩＣ製作法 本発明は半導体デバイス、より具体的には絶縁体上の半導体デバイスに係る。

２、技術背景 絶縁体上の半導体ｒｓＯＩ）デバイスは基板の電気的に分離された領域上に形成 された半導体デバイスである。

そのような領域はたとえばシリコンのような半導体材料上のＳｊＯ２層のような 絶縁性材料（約３　ｅＶ以上の禁制帯を有する材料）の層を含む。

ＳＯＩは通常の半導体デバイスに比べ、いくつかの利点をもつ。たとえば、ＳＯ Ｉデバイスには、寄生容量が小さく従ってスイッチング時間が短かくなるという 可能性がある。加えて、通常のＣＭＯＣ（相補金属−酸化物一半導体）デバイス が示す好ましくないラッチアップの現像（ラッチアップに関しては、たとえばＳ 、　Ｍ、　５ｚｅ（ニス・エム・シー）編、Ｖ　Ｌ　Ｓ　Ｉ　Ｔｅｃｈｎｏｌｏ ｇｙ　（ＶＬＳ　Ｉ技術）マグロ−ヒル、ニューヨーク、１９８３．４８１頁を 参照のこと）が、ＳＯＩ構造中のＣＭＯＳデバイスにより達成される。ＳＯＩデ バイスはまた、イオン放射の悪影響を受ける可能性が小さく、従ってより信頼性 が高い。更に、比較的小さな寸法の設計則を用いずに、多層集積回路すなわちデ バイスの一層がデバイスの下の層の最上部上に電気的だ接続された回路の裏作を 通して、比較的高速の集積回路を実現できる可能性も、ＳＯＩ技術だより得られ る。

ＳＯＩデバイスのこれらの有利な特性は、垂直方向の誘電体分離から生じるが、 この分離はまた、通常のデバイスにはない難点も生じる。通常のデバイスにおい て、デバイス基板及びデバイス活性領域たとえばＭＯＳＦＥＴ（金属−酸化物− 半導体電界効果トランジスタ）間の電気的相互作用が、有利に用いられる。たと えば、デバイス活性領域中に蓄積された電荷は閾値電圧（たとえば増加姿態ＭＯ ３ＦＥＴの電流チャネルが電流を流し始める電圧）を変える。しかし、この蓄積 電荷は適当なバックゲートバイアス、すなわち活性層から基板中に蓄積電荷を引 き寄せ、導電性リードから出す、基板に印加される電圧により、容易に除去され る。たとえば、基板に印加される負電圧は活性層から正孔を基板中に引き寄せ、 一方正電圧は電子を引き寄せる。あるいは、必要ならばデバイスの閾値電圧を、 基板を通して活性領域にバックゲートバイアスを印加すること尾より、変えるこ とができる。

それに対し、ＳＯＩデバイスにおいて、絶縁領域は活性領域から基板中への電荷 の伝導と、基板を通して活性領域に電位が印加されることの両方を妨げる。従っ て、ｓｏｒ絶縁性領域により柔軟性が欠けることは、しばしば非常に不便である 。たとえば、。−チャネルＳＯＩＭＯ３ＦＥＴの動作中、付随した電位が十分増 し、デバイスの閾値電圧を移動させ、デバイスにより流れる電流の急激な増加、 すなわちキンクを生じるまで、ソース及びドレイン間でデバイスの活性層中に正 孔が蓄積し続ける。この−キンク〃はデバイスが処理する情報に誤差を生じる。

キンク効果及び閾値電圧は通常のデバイス及びＳＯＩデバイスの両方において、 デバイスの活性層中に形成された低抵抗拡散接触に、適当な電圧（キンクを生じ る荷電キャリヤを引き寄せる電圧）を印加することによシ、制御された。キンク を生じる電荷を引き出すため、しばしば通常のＣＭＯＳデバイスはデバイスのＭ ＯＳＦＥＴの二つの型の一つに、低抵抗電極を含み、ＭＯＳＦＥＴの一つはもう 一つの型のＭＯＳＦＥＴを部分的又は完全に囲む。しかし、Ｓｏ■デバイスを含 む任意のデバイスで、そのような電極を用いることは、電極が基板の余分な領域 を占めるため、好ましくない。

横方向種つけプロセスのようなＳＯＩ製作技術は、有利ではないがその困難な点 を除く。横方向種っけプロセスにおいて、Ｌａｍ　（ラム）らがｌｌＶＳｉｎｇ ｌｅ　Ｃｒｙｓｔａｌ　５ｉｌｉｃｃｒｎ−ｏｎ　−０ｘｉｄｅ　ｂｙ　ａ　Ｓ ｃａｎｎｉｎｇ　ＣｗＬａｓｅｒ　Ｉｎｄｕｃｅｄ　ＬａｔｅｒａｌｌＪｅｅｄ ｉｎｇ　Ｐｒｏｃｅｓｓ　″（走査ｃｗレーザ誘起横方向種っけｏｆ　ｔｈｅ　 Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ　５ｏｃｉｅｔｙ　（ジャーナル・オブ・ザ・ エレクトロケミカル・ソサイアテイ）、１２８．１９８１、（１９８１）に述べ ているように、走査ＣＷレーザが単結晶領域から、（絶縁性）二酸化シリコンの 領域を含む基板表面上に堆積された多結晶シリコン（ポリシリコン）の隣接した 層を通して、単結晶構造を伝播させるために用いられる。上で引用したＩ４ｍ　 （ラム）らが１９８３頁で述べているように、横方向種つけプロセスは、それら の最初の位置から酸化物領域をずらす。もし酸化物領域の最初の位置が、マスク の組合せにより規定されるように、ＩＣの成分の位置に対応するならば、Ｌａｍ 　（’ラム）らが述べているように、酸化物領域の移動は、酸化物領域上のシリ コン領域中の各ＩＣ成分の配置をきわめて困難にする。このずれの問題は使用で きる回路の設計とマスクの組合せとともに、５ＯＩＩＣ製作のための（現在行わ れているような）横方向種つけプロセスを、かなシ限定する。

従って、ＳＯＩ　ＩＣ’を形成するため入手できる回路設計及びマスクの組合せ の使用が可能な製作方法とともに、閾値電圧を容易に制御できる空間的な効率が よく、キンクのないＳＯ■デバイスは、達しがたい目標である。

発明の要約 本発明はキンク効果が避けられ、大面積の電極を用いずに閾値電圧が制御できる 新しいＳＯエデバイスを含む。

本発明はまた、Ｓｏｌ　ＩＣの新しい製作法を含む。それは、もし必要ならば、 入手できる回路設計や対応する回路パターンで基板表面を描画するための装置、 たとえばｒｃマスクの組合せ又はプログラムされた直接書き込み機械（計算機中 にプログラムされたパターンに対応してレジスト中に直接パターンを規定するた め、レジストにエネルギーのビームを向ける計算機制御機械）を用いる。

本発明のＳＯＩデバイスは、従来のＳＯＩデバイスとは異り、能動領域から絶縁 領域を貫くがそのまわりを通って、デバイスの半導体基板の非能動領域で終端す る導電路を含む。動作中、印加されたバックゲートバイアスはキンクを生じる電 荷を、能動領域から導電路を通して、基板の非能動領域中へ引出し、閾値電圧制 御を可能にする。予想に反し、導電路があるにもがかわらず能動領域から基板中 への漏れ電流（キンクを生じる電荷の流れ以外のもの）は本質的に存在しない。

従って、本発明のデバイスは、基板上に形成された他のｎ−チャネル又は他のｐ −チャネルデバイスから、垂直方向には電気的に分離されたままである。加えて 、本発明に含塘れるＳＯＩＣＭＯＳデバイスは、ラッチアップとキンク効果の両 方を防止する。

ＳＯＩ　ＩＣを製作する本発明の方法は、電気的に絶縁性材料から成り、それぞ れが本質的に単結晶の半導体材料の結晶シード領域により、本質的尾囲まれた島 を含むプリカーサ基板表面を形成することを含む。島の境界は本発明に従うと、 第２のパターン描画装置と本質的に同一のマスク、又はプログラムされた直接書 き込み機械のような第１のパターン描画装置で規定される。この第２の装置は、 （基板表面上に１．ＩＣを形成するのに必要な回路パターンを規定するために用 いられる一組のＩＣマスクのような装置の一部で、この一部はたとえばＩＣのＧ ＡＳＡＤ（ゲート及びソース及びドレイン）のようなデバイス領域を描画するの に用いられる。非単結晶、たとえば多結晶又はアモルファス半導体材料の層が、 プリカーサ表面上に形成され、本質的に同時に溶融し、その後缶高とその隣接し たシード領域上の非単結晶材料の本質的に全てを再固化すること如よシ、結晶化 される。

あるいは、本質的にアモルファス半導体材料の層がプリカーサ表面上に形成され 、結晶化を起すよう室温より上であるがアモルファス材料の溶融より低い温度ま で、加熱される。次に、結晶化した材料の表面上に回路デバイスを描画するため 、第２のパターン描画装置が用いられ、描画されたデバイス領域内の結晶化した 材料中に、回路成分を製作するために、回路パターンを規定するための装置の残 りの要素が用いられる。

図面の簡単な説明 第１−３図はそれぞれ本発明のＳＯＩデバイスの第１の実施例の断面図、第２の 実施例の透視図及び第３の実施例の断面図、 第４−５図は本発明のＳＯＩ　ＣＭＯＳデバイスの二つの実施例の断面図、 第６−７及び８−１０図は基板のデバイス領域上に、絶縁性の島を形成するため の非５ＯＲＴ及び５ＯＲＴ（トポロジーを減すための選択酸化）プロセスの使用 を示した図、 第１１図はＳＯＩ　ＩＣを製作するために用いられる本発明の結晶化プロセスを 描いた図・ 第１２−１３及び１４−１６図はそれぞれ第１１図に描かれた基板表面上のＦＯ Ｘ（電界用酸化物）形成のための非５ＯＲＴ及び５ＯＲＴプロセスの使用を示し た口笛１−３図を参照すると、本発明のＳＯＩデバイス１０は、従来報告された 他のデバイスと同様、電気的に絶縁された材料（約３　ｅＶ以上の禁制帯を有す る材料）の領域４０（それは表面３０の周辺部分と同一平面又は同一でない平面 ）を含む表面３０を有する基板２０を含む。基板２０はＳｃのような半導体材料 を含み、一方領域４０はたとえば（電気的に絶縁性の）　５ｃＯｘを含む。たと えば本質的だ単結晶のＳｃのような本質的に単結晶の半導体材料の能動領域６０ を含む半導体デバイス５０が、領域４０上にある。Ｃ能動領域６０及び領域４０ 間の材料の中間領域も、除かれない。）（デバイスの能動領域は、デバイスの動 作中デバイスを貫いて流れる全電流の約５０係以上を伝えるデバイスの領域であ る。本質的に単結晶の半導体材料は約１μｍ以上の粒径を有する半導体材料であ る。）もし半導体デバイス５０がたとえばＭＯＳＦＥＴならば、デバイスは典型 的な場合ゲート８０の相対する側にある能動領域６０中に形ｒｙ、される比較的 高濃度ドープソース及びドレイン領域９０及び１００とともに、ドープされたポ リシリコンゲート８０を囲む薄いゲート酸化物（ＧＯＸ）７０を含む。あるいは 、もしデバイス５０がＭＥＳＦＥＴ（金属半導体ＦＰ２Ｔ　）ならば、デバイス は能動領域６０に直接接する金属ゲート８０を含む。

先に報告されたＳＯＩデバイスと異り、本発明のｓｏｒデバイス１０も能動領域 ６０から基板２０の非能動領域（全デバイス電流の約５０パーセント以下を流す 領域）まで延び、そこで終る導電路を含む。もしＳＯＩデバイスがＭＯＳＦＥＴ 又は）／１ＥｓＦＦＪＴならば、その場合ソース及びドレイン領域９０及び１０ ０間の能動領域６０中にキンクを生じる荷電キャリヤが（動作中）残シ、導電路 はこれらの領域の間に延び、荷電キャリヤの基板２０への路となる。この導電路 は絶縁領域４０を貫くか、その周囲に延びる。この導電路の抵抗は約１００キロ オーム以下で、５０キロオーム以下が好ましい。約１００キロオーム以上の抵抗 は、それらがキンク効果を減すのではなく、しばしば増す働きをする。

動作中、導電路（絶縁領域４０を貫くかその周囲に延る）の存在にもかかわらず 、予想に反し、ｃバックゲートバイアスを含む印加電圧が、ソース−基板及びド レイン−基板界面におけるｐ−ｎ接合の降伏電圧より小さいならば）たとえばＭ ＯＳＦＥＴ又はＭＥＳＦＥＴのソース９０又はドレイン１００から基板２０への 漏れ電流は本質的に無かった。従って、動作中基板２０上に形成されたＳＯＩデ バイス１０及び他のｎ−チャネル又は他のｐ−チャネルデバイス（それらが相互 に電気的に分離されていれば）間の基板２０を貫く電気伝導は無い。更に、本発 明のデバイスは通常のＳＯ■デバイスの全ての利点の達成を可能にする。

もし導電路が第１図に描かれるように、絶縁領域４０を貫いて延びるならば、導 電路は絶縁領域４０の厚さを貫−で、能動領域６０直下から延びる開口１２０を 含む。

開口はたとえばシリコンといった半導体材料のような導電性材料で、少くとも部 分的に満される。（しかし、材料の抵抗率及び孔の大きさは、約１００キロオー ム以下の導電路抵抗を生じるようだすべきである。）その厚さを貫く開口を有す る′絶縁領域４０は、たとえば領域４０を貫く孔をエツチングすることにより、 形成される。あるいは、そのような領域４０は（５ｃＯｘ　）領域４０中に孔を 残す（シリコン）基板の選択酸化により、形成される。

半導体材料が能動領域６０の製作中、開口１２０中に堆積される。この製作には 典型的な場合、非単結晶たとえば多結晶又はアモルファスの半導体材料４５の層 Ｃ図示されていない）を、表面３０（従って開口１２０中に）上に堆積させるこ とが含まれる。（多結晶半導体材料は約１μｍ　より小さな粒界を有する半導体 材料であるが、アモルファス半導体材料は粒界も結晶構造もない。）この堆積さ れた材料はたとえば通常のレーザプロセス技術又は以下で述べる本発明の実施例 の一つを用いて能動領域６０を形成するため、゛結晶化される。すなわち、本質 的に単結晶半導体材料に変換される。

もし、ｓｏｒデバイス１０がＭＯＳＦＥＴ又はＭＥＳＦＥＴならば、開孔１２０ の少くとも一部、好ましくはすべてが、ソース及びドレイン領域９０及び１００ 間に配置され、基板２０へのキンク誘発荷電キャリヤの導電路が作られる。（も し開孔１２０の横方向の大きさ全体がソース及びトレイン領域下だ配置されるな らば、開孔１２０内の半導体材料とソース及びドレイン領域間の能動領域間には 電極は無く、従ってキンク誘発荷電キャリヤだ対する基板２０への導電路は無い 。更尾、ソースから基板、又はドレインから基板への容量は増加し、好ましくな い。）加えて、開孔１２０の最大の横方′同寸法は、ソースから基板又はドレイ ンから基板への好ましくない大きな寄生容量を避けるため、ソース及びトレイン の最も接近した部分の距離より小さいことが好ましい。

もし、基板２０上に複数のデバイスが形成されるなら、たとえば基板２０上にＩ Ｃが形成されるなら、ＳＯＩデバイス１０は相互に分離され、横方向に電気的に 分離され好ましい。そのような横方向の分離はたとえば電界用誘電体（ＦＤ）１ １０、すなわち電気的に絶縁性の材料の比較的厚い（ＧＯＸ７０に比べ厚い）層 により、行える。それは（通常の技術により）表面３０上に形成され、（第１図 に示されるように）半導体デバイス５０を囲む。

もし、堆積された非単結晶半導体材料がポリシリコンならば、ＦＤｌｌ　０はそ の後結晶化された＆の厚さの一部又は全体に渡り、能動層６０の外側で酸化し、 ＳｃＯｘのＦＤを形成することにより、形成される。

もし、導電路が絶縁領域４０を貫くのではなく、その周囲に延びるならば、導電 路は能動領域６０から絶縁領域４０上に延び、基板２０の非活性領域と接触する ように延びるたとえば半導体材料のような導電性材料を含む。

たとえば、第２図に示されるように、導電路（又は複数の導電路）は絶縁領域４ ０上の半導体材料の層６５から絶縁領域４０の横を越え基板２０と接する半導体 材料のタブ（又は複数のタブ）１３０を含む。半導体材料６５０層は能動領域６ ０から延び、Ｃ部分的又は完全に）それを囲む。Ｃ従って、もしＳＯエデバイス がＭＯＳＦＥＴ又はＭＥＳＦＥＴならば、導電路は能動領域６０中のソース及び ドレイン領域間から、とり囲んだ半導体材料６５を貫いて、第２図中で矢印で示 されるように、タブ（又は複数のタブ）１３０まで延びる。）とシ囲む゛半導体 材料の層が存在することによシ、タブ（又は複数のタブ）が能動領域６０の特定 の部分から、直接突き出す必要性は無くなる。たとえば、ソース及びドレイン領 域９０及び１００間に配置する必要はなくなる。（タブ又は複数のタブはとシ囲 んだ半導体材料６５の周囲のどこかに便利なように配置される。）たとえば、Ｍ ＯＳＦＥＴ又はＭＥＳＦＥＴで、とり囲んだ半導体材料６５が存在しない場合、 タブＣ又は複数のタブ）１３０は能動領域６０中のソース及びドレイン領域の間 から直接突き出す。

タブ（又は複数のタブ）１３０は半導体材料６５のとり囲む層と同様、絶縁領域 ４０を囲む堆積された結晶化した材料を選択的にエツチング除去するか、選択的 だ酸化することにより、形成される。

あるいは、第３図に描かれているように、絶縁領域４０の周囲に延びる導電路は 絶縁領域４ｏ上の半導体材料１４０のシュラウド状の層（能動領域６−０を含む ）を含み、それを貫いて延び、基板２０と接する。表面３０上への非単結晶半導 体材料の層４５の堆積及び堆積した材料のその後の結晶化によシ、必然的に層１ ４０が形成される。もしＦＤが必要ならば、能動領域６０の外側の堆積された結 晶化半導体材料は、たとえば導電路の破損を避けるため、（第３図に示されるよ うに）厚さを部分的にのみ貫いて酸化される。

本発明に含まれるＳＯＩ　ＣＭＯＳデバイスだおいて、デバイスの２個のＭＯＳ ＦＥＴの一つの中の大面積、低抵抗電極の必要性は、１個のＭＯＳＦＥＴ中に導 電路を含むことによシ避けられる。（導電路はラッチアップの可能性を避けるた め、両方のＭＯＳＦＥＴ中には含まれないことが好ましい。しかし、各ＭＯ３Ｆ Ｔ用の導電路は、ＣＭＯＳデバイスがラッチアップを防止する手段を含まないな らば、除かれる。〕たとえば、第４図に示されるように、本発明に含まれるＳＯ Ｉ　ＣＭＯＳデバイスは、ＦＤｌｌｏにより分離された基板表面３ｏの絶縁領域 ４０及び４１上に形成されたｎ−チャネル及びｐ−チャネルＭＯ３ＦＥＴ５０及 び５１を含む。ＭＯＳＦＥＴの一つ、たとえばｐ−チャネルＭＯ３ＦＥＴ５１は 環状大面積、低抵抗電極２１を含み、キング効果を防止し、閾値電圧を制御する ため、それを通して正電圧が印加される。しかし、他方のＭＯＳＦＥＴたとえば ｎ−チャネルＭＯ３ＦＥＴ５０は、絶縁領域４０の厚さを貫いて延びる半導体で 満した開孔１２０を含む。あるいは、第５図に示されるように、ＭＯ３ＦＥＴ５ ０はたとえば絶縁領域４０上を基板２０まで延びるシュラウド状層１４０を含む 。

もし、導電路がシュラウド状の層１４０を貫くならば、ラッチアップの可能性を 避けるため、層１４０とＭＯ３ＦＥＴ５１の能動領域間に、連続性がないことが 好ましい。層１４０中の適当な不連続さは、たとえば層１４０の厚さを貫いて切 込み１５０をエツチングすることにより、得られ、上にＭＯ３ＦｇＴ５１が形成 されている絶縁領域４１を囲む切込みは、このようにＭＯ３ＦＥＴ５０からＭＯ ３ＦＥＴ５１を分離する。あるいは、ＭＯ８Ｆ’ＥＴ５１に隣接した層１４０６ ’）一部分がその厚さを貫いて酸化され、酸化された部分はＭＯ８ＦＥＴ５１を 囲む。

ＳＯＩ　ＩＣを裏作する本発明の方法では、入手しうる回路設計と対応する回路 パターンを、（基板表面上に）描画するための入手しうる装置、たとえばマスク の組合せ、又はプログラムされた直接書き込み装置を用いて、そのようなＩＣを 製作することが可能である。この方法は電気的に絶縁性材料の島を含むプリカー サ基板表面の形成を含み、島のそれぞれは本質的に結晶半導体材料の結晶化シー ド領域により、本質的に囲まれる。（もし、シード領域が島の外周の少くとも５ ０パーセント、好ましくは少くとも７５パーセント、最も好ましくは１００パー セントと接するならば、島は本質的にシード領域により囲まれる。）本発明に従 い、島の境界は、マスク又はプログラムされた直接書き込み装置のような第１の パター描画装置によシ規定される。第１の描画装置はそれが生み出すパターンの 点で、第２のパターン描画装置と本質的に同一である。後者の装置は、基板上に ＩＣを生成するのに必要な回路パターンを規定するＩＣマスクの組合せのような 装置の一要素、たとえば１個のマスクである。（それぞれが１ないし複数のデバ イスを含む）要素はデバイス領域たとえばＩＣのＧＡＳＡＤ領域の境界を規定す るために用いられる。従って、たとえば入手しうるＩＣマスクのセットからとら れ、通常デバイス領域の境界を規定するために用いられるマスクは、島の境界を 規定するために用いられる。本発明の目的のため、第１のパターン描画装置はそ れによりに、缶高が第２の描画装置により描画される対応するデバイス領域を囲 むならば、第２のパターン描画装置と本質的に同一である。

更に、第１の描画装置で描画されるように、島の境界上の各点と第２の描画装置 で描画されるように対応するデバイス領域の境界上の最近接点との距離は、結晶 化工程Ｃ以下で述べるよって）の前で、約２μｍ以下である。

それぞれが本質的に単結晶半導体材料１７０により囲まれた絶縁材料の島４０を 含むプリカーサ表面３０（第７及び１０図を参照のこと）の形成に使われる具体 的なりソグラフィ技術は、本発明に対しては厳密でなくてよい。二つの便利な技 術には、５ｏＲＴＣトポロジーを減すための選択酸化）及び非５ＯＲＴプロセス Ｃたとえば上で引用したＳｚｅ　（シー）の文献、４６２及び４６４頁を参照の こと）が含まれ、これらは通常のＩＣのデバイス領域間にＦＤを形成するために １一般だ用いられる。

たとえば、本質的に単結晶ｓ４の基板のような基板２ｏ上に、絶縁材料の島を形 成するために、もし非５ＯＲＴプロセスを用いるならば、５ｉｎ２の層のような 絶縁材料の層１８０が、最初基板の表面上に形成される。（第６図を参照のこと ）たとえば、５ｉＯｔの層１８０は通常の熱酸化技術を用いて、シリコン基板上 に成長させる。層１８０の厚さく従って、その後形成される島の厚さ）は、約５ ０　ｎｍ以上が好ましい。約５０　ｎｍ　より小さな厚さは好捷しくない。なぜ ならば、そうすると好ましくないほど大きなドレイン−基板容量のような好まし くない大きな容量を示す島の上に、たとえばＭＯＳＦＥＴのようなデバイスが出 来る。

層１８０は所望の島４ｏを形成するため、選択的にエツチングされる。缶高は基 板２０（第７図中に示されるように）の本質的に単結晶の半導体材料１７０によ り、囲まれる。たとえば、もし層１８０がＳ４０　、なら、島４０は５ｃｏｔを ＣＨＦ、の雰囲気中で選択的に反応性イオンエツチングすることにより、容易に 形成される。選択エツチングはたとえばマスク、すなわちここでは島形成マスク と呼ばれるものが、リソグラフィで島を描画することにより、実現できる。島形 成マスクはそれが生じるパターンという点では、ＩＣのデバイス領域を規定する のに用いられるＩＣマスクの組と、本質的に同一で、ここではデバイスマスクと 呼ぶ。（マスクは基板にパターン形成するのに用いられるパターンを持った装置 で、レジストと呼ばれるエネルギー感受性材料と、たとえば電磁放射、電子又は イオンのような適当なエネルギー源の間に置かれた時、レジスト中に所望のパタ ーンを生、しる。すなわち、レジストの選択された部分は、与えられた現像剤又 はエッチャントに対する溶解度や反応性が変化する。

現像後、レジスト中に規定されたパターンは、たとえばエツチングプロセスを用 いて、下の基板中に転写される。）好ましくは、缶高の境界はデバイス領域のそ れを、高上の（その後堆積される半導体材料中のＩＩｃ成分を形成するために用 いられるリソグラフィプロセスに固有の位置合わせ誤差に少くとも等しい大きさ く２μｍ以下）だけ、（あらゆる方向に）越えて延びる。たとえば、現在の市販 のフォトリソグラフィ技術だ付随した位置合せ誤差は、約１μｍである。従って 、缶高の境界はそれに対応したデバイス領域の境界を、約１μｍ（あらゆる方向 に）越えて延びるのが好ましい。しかし、島の最大の横方向の大きさは、好まし くは約１００μｍ以下又は約１０μｍ以下で、Ｃ以下で述びるように）高上にそ の後堆積される非単結晶半導体材料を結晶化するのに用いられる技術に依存する 。

デバイス領域の境界と本質的に一致する島４ｏを形成するための便利な非５ＯＲ Ｔプロセスには、対応する通常のＩＣのデバイス領域を規定するために一般に用 いられるものとは相対する明暗をもつレジストの使用が含まれる。本発明に従う と、Ｃ相対する明暗の）レジストが、層１８０上に堆積され、デバイスマスクを 通して露出される。現像中（明暗の違いにより〕デバイス領域の外側のレジスト の入が、溶解される。従って、絶縁層１８０が、パターン形成されたレジストを 通してエッチされる時、デバイス領域の外部の絶縁材料はエツチング除去され、 デバイス領域を被覆する絶縁材料４ｏの島が残る。

ＳＬを含む基板２０上のたとえば５ｔ０２の島４ｏを形成するために、もし５Ｏ ＦＴプロセスが用いられるならば、第８図に示されるように、５ｔＯ２及びＳ４ ｓ　Ｎ４　の層１９０及び２００が順次基板上に形成される。たとえば８４０２ 層１９０は通常の熱酸化技術を用いて、基板２０を酸化することにより成長され るが、５ｃ３Ｎ４層２００は通常の化学気相堆積技術により、堆積さ°せる。５ ｉ０２層１９０は下のＳｃを、堆積される＆、Ｎ４の衝突及び化学的なへこ入か ら防止する働きがあり、一方Ｓｃ　ｓ　Ｎ４層２００は（パターン形成された後 ）デバイス領域上Ｋ　５ｉ０２の島４０を酸化成長する間、酸化マスクとして働 く。

Ｓｃ　０２層１９０の厚さは、約１０　ｎｍから約１μｍの範囲である。約１０ 　ｎｍ以下の厚さは好ましくない。なぜならば、そのように厚さが薄いと、５ｊ ３Ｎ４による損傷から下の＆を保護する効果が無くなるからである。約１μｍ以 上の厚さは望ましくない。なぜならば、これによりしばしばＳｃＯ，島の横方向 の大きさを、好ましくないほど大きくする。

Ｓｃｓ　Ｎ４層２００の厚さは、約２０　ｎｍないし約１１１ｍの範囲である。

約２０　ｎｍ以下の厚さは望捷しくない。なぜならば、そのように薄い層は酸化 マスクとしての働きがないからである。（０，はＳｉｓ　Ｎ４を貫き、デバイス 領域以外の領域に５ｉ０２を形成する。）約１μｍ以上の厚さは好ましくない。

なぜならば、堆積及びパターン形成時間が、好ましくないほど長くなるからであ る。更に、そのような大きな厚さは、ｓモｏ、島（その後形成される）中、特Ｋ 　５ｉ０２島のバードビーク２１０Ｃ第９図を参照のこと）中に、好ましくない ほど大きな応力を生じる。

５４０２及びＳｉ　ｓ　Ｎ　４層は島を形成すべき領域を露出するため、たとえ ばＣ１（Ｆ、の雰囲気中で、（島形成マスクを用いて）選択的に（プラズマ補助 ）乾式エッチされる。

その後、露出した領域（第９図参照）上に、通常の熱酸化技術により、Ｓ＝ｏ、 の島４０を成長させ、パターン形成したＳｉ　５　Ｎ４及びＳｃＯ２層を、たと えばそれぞれ熱リン酸及びフッ化水素酸で除去する（第１０図参照）、第９及び １０図に示されるように、島４０は一般に基板の表面とは同一面にはない。もし 必要ならば、島４０はたとえばフッ化水素酸で島をエッチバックすることによシ 、同一面に作られる。もし５ＬＯｔの島４０をエッチバックしないならば、缶高 の厚さの範囲は約５０　ｎｍないし約１μツである。約５０ｎｍ以下の厚さは上 で述べた理由により望ましくない。約１μｍ以上の厚さも望ましくない。なぜな らば、これによると平坦なものから好ましくないほど大きな変動をもつ基板表面 （リソグラフィプロセス中は、本質的に平坦な表面が好ましい）が生じ、かつバ ーズビーク２１０に好ましくない程大きな歪が生じるからである。もし、５ＬＯ ｖの島４０をエッチバックするならば、各５ｔＯ２の島の最初の厚さは、エツチ ング後得られる厚さが特定の範囲に入るよう、十分大きいことが望ましい。

島４０の形成後、非単結晶すなわちアモルファス又は多結晶の半導体材料の層４ ５（第１１図参照）を、プリカーサ表面３０上に、堆積させる。層４５の厚さは 約２０ｎｍないし約１μｍである。２０　ｎｍ以下の層は、それらがしばしば物 理的に不連続であるため、望ましくない。約１μｍ以上の層も望ましくない。な ぜならば、たとえばＭＯＳＦＥＴのソース及びドレインのようなデバイス要素を 形成するため、（結晶化した）材料のそのような大きな厚さを通して、ドーパン トを拡散させるのが、困難だからである。

次に、各島４０上の非単結晶半導体材料を、結晶化させる。すなわち、−ないし 二つの技術を用いて、本質的に単結晶の半導体材料に変換する。両方の技術にお いて、島の上及び隣接してとり囲んだシード領域上の非単結晶半導体材料の温度 は、室温以上Ｃ約２３℃以上）に上げられる。たとえば、第１の技術だおいて、 結晶化は島及び隣接してとり囲むシード領域の両方の上の非単結晶材料の本質的 にすべてを１、本質的に同時に溶融することにより、実現される。ｃ本発明の目 的のために、他の部分が再固化した後、溶融させている材料のいずれの部分でも 溶融が始まるのでなければ、材料は木質的に同時に溶融される。少くとも５０パ ーセントの材料が、島及び隣接したシード領域上で溶融するならば、本質的にす べての材料が溶融される。） 本質的に同時に溶融させることは、たとえばプリカーサ表面３０に対し本質的に 静的で、出力がプリカーサ表面全体に照射される広面積エネルギー源１６０（第 １１図に描かれている）Ｋ露出することにより、実現される。

従って、表面３０を被覆する非単結晶半導体材料の本質的にすべてが、本質的に 同時に溶融される。あるいは、これは缶高（又はニないしそれ以上の島）に接す る非単結晶材料を、プリカーサ表面３０に対しく各溶融プロセス中）静止してい るが、出力は島（又は複数の島）を被覆している非単結晶材料及び隣接したシー ド領域Ｃ又は複数の領域）をちょうど照射するエネルギー源に順次露出すること により、実現される。どちらのプロセスを用いても、缶高の上及び各結晶化シー ド領域１７０上の両方の非単結晶半導体材料と各シード領域中の本質的に単結晶 の半導体材料の少くとも一部を溶融するために、十分なエネルギーが用いられる 。

その後の冷却及び再固化中、シード領域１７０上の溶融された材料内で結晶化が 最初起り、次に（第１１図中に矢印で示されるように）隣接した島４０上に堆積 させた材料中に、（すべでの方向から）半径方向に伝播する。

この半径方向の伝播は一般に約５０μｍ以上には延びず、島４０上の堆積された 材料の本質的にすべてが、確実に結晶化されるためには、島の最大の横方向の大 きさは、約１００μｍより小さいことが好ましいことが見出された。

（従来のレーザプロセス技術のように）シード領域１７０中の半導体材料が溶融 するＫもがかわらず、予想に反して、島４０はそれらの最初の位置から、はとん どあるいは全く移動しなかった。

層４５を溶融させるために有用なエネルギーの中には、放射エネルギー（電磁放 射）、電子ビーム及びイオンビームがある。溶融させるために、半導体材料の層 ４５により吸収されなければならない単位質量当りの最小エネルギーは、次式で 与えられる。

Ｃ＝半導体材料の比熱、 ’ｒｍｐ＝半導体材料の溶融温度、 Ｔ＝エネルギー照射前の半導体材料 の温度、たとえば室温 ｅ（＝半導体材料の潜熱 である。

（ｅｙｙｌ　に関しては、たとえばＣ，Ｅ、Ｍｏｒｔｉｍｅｒ：（シー・イー・ モルチマー）、Ｃｈｅｍｉｓｔｒｙ　（ケミストリー）、Ａ　Ｃｏｎｃｅｐｔｕ ａｌ、　Ａｐｐｒｏａｃｈ　（概念的アプローチ）（Ｒｅ１ｎｈｏｌｄ　（ライ ンホルト）、ニューヨーク、１９６７．６及び１６８頁）を参照のこと）従って 、溶融させるために層４５の半導体材料により吸収されなければならない最小の エネルギー密度Ｃ単位体積当りのエネルギー）、ｅｄ　は、次式で与えられる。

ｅｄ＝弛×ρ ρ＝半導体材料の密度 である。

Ｃ，Ｔｍｐ、ｅｆ及びρを含む上のパラメータのすべては、Ｈａｎｄｂｏｏｋ　 ｏｆ　Ｃｈｅｍｉｓｔｒｙ　ａｎｄ　Ｐｈｙｓｉｃｓ　（ハンドブックーオブ・ ケミストリ・アンド・フィジックス）、ＲｏｂｅｒｔＣ，Ｗｅａｓｊ　ｆロパー ト、シー・ライ−スト）編、６３版（１９８２−８３）のような標準的な文献中 で具体的な半導体材料について、容易に見出される。従って、ｅｄは容易に計算 できる。たとえば、ポリシリコンの場合、（たとえば最初２３℃の温度だとする ）計算された最小エネルギー密度は５．６ｘｌＯ”ジュール／−である。従って 、１μｍの厚さをもつポリシリコン層の場合、溶融させるのに必要な最小エネル ギー密度ｃ単位面積当シ）は、０．！５６　シュー１１．／ｃｒｌ　（＝　５． ６　Ｘ　１０３ジュール−ｔ：ａ３×１μｍで、そのポワー密度（エネルギー源 から放射される単位面積当りのパワー）及び露出時間は、容易に決定される。（ パワー密度×露出時間−エネルギー強度）。

ちょうど最小エネルギー密度を供給するエネルギー源は、一般に溶融はさせない 。なぜならば、入射エネルギーの少くとも一部は吸収ではなく、熱伝導により散 逸するからである。従って、溶融させるのに必要なエネルギー密度は、一般的に 試験用試料を増加しつつあるエネルギー密度に露出させる二とにより、経験的に 決めなければならない。しかし、計算されたエネルギー密度は、実験的なプロセ スでの有用な出発点となる。

たとえば、ポリシリコンの場合、実際に溶融させるために必要な最小エネルギー 密度は、約１０５ジユール／ｃＪであることがわかった。従って、ポリシリコン の１μｍ厚の層の場合、必要な最小エネルギー密度は約１０ジユール／ｃｒｌ　 （＝　１０　”ジュール−ｃｒｎ−３Ｘ　ｌ　μｍ　）である。波長範囲０．３ μｍないし１．５μｍ、（ビークパワーは約１〜１伽　に中心をもつ）パワー強 度約６０ワツト／ｄで発光する静的な通常のタングステンランプで、約４秒（２ ４０ジユール／ｄのエネルギー強度を生ずる）露出時間をとることにより、よシ 高いエネルギー強度が容易に得られ、容易に溶融させられる。

もし、島４０上の非単結晶材料とその隣接したシード領域が多結晶ではなく、本 質的にアモルファスＣ非結晶材料の少くとも５０係がアモルファス）ならば、ア モルファス材料の温度を室温以上、アモルファス材料の融点以下に上げることに より、島をほとんど又は全く動かすことなく、結晶化が容易に達成できる。シー ド領域上でこれと接するアモルファス材料の任意の部分の温度を上げることによ り、この部分の結晶化が起る。すなわち、結晶化面はこの部分の厚さを貫き、こ の部分と下の本質的に単結晶の半導体材料のシード領域との界面から始シ、伝播 する。この面の伝播速度は、その部分の温度が増すとともに増す。もし、島４０ の上でこれと接するアモルファス材料のどこかの部分の温度が上昇すると、シー ド領域上でこれと接するアモルファス材料の隣接した部分の温度も、同時に又は 後から上昇し、（従って結晶化が起る）二つの効果が生じる。第１に、結晶化面 はシード領域の上でこれと接する結晶化した（以前はアモルファスであった）材 料の隣接した部分から、横方向に島の上のアモルファス材料中に伝播する。第２ に、多結晶化面（その後ではアモルファス材料が多結晶材料に変換している）が 、アモルファス材料／島界面から始り、島の上のアモルファス材料の部分の厚さ を貫いて伝播する。多結晶化面の伝播速度も、温度とともに増すが、結晶化面の 速度とは異なる。島の上でこれと接するアモルファス材料の部分を本質的に単結 晶の材料に変換するためＫは、その部分を横方向に移動する結晶化面の伝播速度 の、その部分の厚さを横切る多結晶化面の伝播速度に対する比は、その部分の最 小の厚さくもし厚さが不均一ならば）に対するその部分のＣ対応する〕横方向の 大きさの比より太きいか、等しくなければならない。たとえば、もし島とそれを 囲むシード領域上のアモルファス材料の全体の温度を同時に上昇させると、最初 島を囲んでいた結晶化面は、（すべでの方向から）伝播し、島の上のアモルファ ス材料を貫き、島の縁から島の中央に向って、伝播するであろう。この面のどの 部分も、最大の横方向寸法、たとえば島の長さ又は幅の半分以上移動することは ない。

従って、この場合、伝播速度の比が島の上のアモルファス材料の最小厚に対する 島の最大横寸法の２分の１の比より大きいか等しければ、結晶化が行える。しか し、結晶化を実現するために、同時加熱は必要ではないことを強調しなければな らない。むしろ、島の上のアモルファス材料の任意の部分が、隣接したシード領 域上のアモルファス材料の隣接した部分の加熱（従って結晶化）と同時に、又は それに続いて加熱さ孔ることだけが必要である。

結晶化面は島の上のアモルファス材料の縁から中心の方へ、約５μｍ以上は伝播 しないことがわかっている。

従って、島の相対する側から、伝播する結晶化面又は複数の面を用いて島の上の アモルファス材料全体を結晶化するためには、島の最大の横方向寸法は、約１０ μｍ　より小さいか、等しいことが好゛ましい。

一般に、結晶化に導く伝播速度の必要な比を得るのに必要な、島及びそれに隣接 したシード領域上のアモルファス材料中の温度分布は経験的て決められる。たと えば、与えられた温度分布が、試験用試料の島及びシード領域上のアモルファス 材料中に作られ、試験用試料の断面の走査電“子顕微鏡像（Ｓ　Ｆ、　Ｍ　）が 、異なる時刻πとられＣ８ＥＭ像では結晶化及び多結晶化面が容易にわかる。〕 それは各伝播速度の測定を可能にする。所望の伝播速度を生成する温度分布が一 度わかると、結晶化面の伝播速度、島の大きさ及びアモルファス材料の厚さを知 ることにより、島の上のアモＪしファス材料の結晶化するのに必要な最小時間の 計算ができる。

上で述べた経験的な方法を用いて、絶縁性の島とそれに隣接したシード領域上の アモルファスシリコンの結晶化のための便利な方法には、（溶融に有用外複数の エネルギー又はエネルギー源を用いて）島及びシード領域上のアモルファスシリ コンを、約５００ないし約７００℃の範囲の温度に均一に加熱することが含まれ ることがわかった。約５００℃より低い温度は、結晶化を起させ・るために、好 ましくないほど長い加熱時間を必要とするため、除外はされないが望ましくはな い。約７００℃以上の温度も好ましくない。なぜならば、それらによると好まし くないほど多量のアモルファスシリコンが、本質的に単結晶シリコンではなく、 多結晶シリコンに変換されるからである。

アモルファス半導体材料は通常の化学気相堆積技術を用いて、（結晶化の前に） プリカーサ表面３０上に容易に堆積させられる。あるいは、多結晶半導体材料が 表面３０上に堆積され、イオンの衝突を通して、アモルファス材料に変換される 。具体的な多結晶材料の具体的な厚さを、アモルファス材料に変換するのに必要 なイオン、イオンドーズ量及びイオンエネルギーは、一般に経験的に決められる 。一つの便利な経験的な方法は、（アモルファス材料に変換すべきでおる厚さの 多結晶材料の試験用試料を、各種のイオン、イオンドーズ量及びイオンエネルギ ーに露出させ、その後試験用試料の断面の走査電顕像ζ５ＥＮ）を作ることであ る。生じるアモルファス材料と残った多結晶材料間の界面は、そのようなＳＥＭ 像に容易に見られる。この技術を用いて、たとえば多結晶シリコンの０．３μｍ 　の厚さの層は、２組のＳ−イオンを層に注入することにより、アモルファスに できることがわかった。一方の注入に付随したイオンのエネルギーは約６０　Ｋ ｅＶにすべきで、他方の注入に付随したイオンのエネルギーは、約１６０　Ｋｅ Ｖにすべきである。各注入に対応するドーズ量は約２Ｘ１０”σ２にすべきであ る。

層４５の結晶化により、ｓｏｒ　ｒｃの製作を完了させるために、（デバイスマ スクを含む）ＩＣマスクの組で更に加工これる缶高４０を被覆する本質的に単結 晶の半導体材料２２０が形成される。すなわち、（ＩＣマスクの組合せの）デバ イスマスクはＦＤ２３０、すなわち電気的に絶縁性材料の層２３０（第１３及び １６図参照）を形成するために用いられる。この層は缶高４０を被覆する本質的 に単結晶の半導体材料２２０中のデバイス領域（−ないし複数のデバイスを含む ための領域）の外部にあり、これを囲む。たとえば、もしＦＤ２３　Ｇを形成す るために、非５ＯＲＴプロセスを用り、結晶化層２２０がＳｃでできているとす ると、この層はその厚さの一部分が酸化され、デバイス領域を被覆する酸化物は 、（デバイスマスクを用い）リソグラフィで選択的に除去される。（第１２及び １３図参照）あるいは、もしＦＤ２３０を形成するために、５ＯＲＴプロセスを 用いるならば、（第１４−１６図に示されるように）たとえば５ＬＯｔ及び＆、 Ｎ、の層１９０及び２００が、ｊ須次層２２０上だ形成され、デバイス領域の外 部の結晶化層２２０を露出するため、（デバイスマスクを用いて）Ｓｉｎ、及び ５ｉｌＮ４　がパターン形成され、層２２０の露出した領域が、ＦＤを形成する ために酸化される。ＦＤの形成後、ＩＣマスクの岨合せの残ったマスクが、各島 ４０上の本質的に単結晶の材料２２０中に、ＩＣ要素を形成するために用いられ る。

二 以下では、ＳＯエデバイスを製作するための本発明の方法で、従来の横シードプ ロセスが示すずれの問題が避けられることを示す。

ｐ形で直径７．６２　ｃｍ　（３インチ）、上の主表面が１００方向のシリコン ウェハを、１０００℃のオーブン中で４０分間加熱し、ウェハの表面上にＳｃＯ ｚの層を形成した。８０２層の厚さはエリプソメータで測定し、約５０ｎｒｌで あることがわかった。酸化されたウェハの上部主表面上に、Ｓｔ　ｓ　Ｎ４の層 を堆積させるため、通常低圧化学気相堆積（ＬＰＣＶＤ　）法を用いた。ＳらＮ ４の厚さもエリプソメータで測定し、約１２５　ｎｍであることがわかった。次 に、）ＴＰＲ−２０４ポジ形フオトレジスト（フォトレジストはガーデン市のハ ントケミカル社、ロングアイランドから購入した）の１μｍ厚の層を、３４Ｂ　 Ｎ４上にスピン堆積させた。

フォトレジストはその中の長方形の周期的アレイを規定するため、マスクを通し て約４００　ｎｍ　の波長を有する光に露出させた。アレイの各長方形は幅６μ ｍで、長さ１６μｍ　であった。第１の方向の長方形間の中心間距離は、約２０ μｍであったが、第１の方向と直角の第２の方向の中心間隔は、約２８μ−であ った。レジストはやはシフントケミカル社から販光されているｒＩ（ＰＲ−２０ ４フオトレジスト用）ＬＳＩ現像剤で２分間現像し、し・シスト中の長方形の孔 の対応するアレイを作った。次にレジスト中のパターンを、パターン形成したレ ジストを通して、ＣＨＦ、の雰囲気中でこれらの層をプラズマエツチングするこ とにより、Ｓｊ、Ｎ４及びＳｉｎ、層に転写した。

レジストをＨ，ＳＯ２及びＨ！　Ｏｆｆｉを含む溶媒で除去した。

次に、ウェハの表面上に長方形の酸化物の島の周期的アレイを作るため、１００ ０℃の温度で約５時間、通常の技術を用いて（パターン形成した＆、Ｎ４の層を 酸化マスクとして用いて）湿式雰囲気中でウェハを酸化した。

これらの酸化物の島の厚さは、エリプソメータで測定し、約１μｍであることが わかった。酸化物の島の厚さの約半分が、ウェハの最初の表面上に延びていた。

本質的に平坦なウェハ表面を得るため、３段階プロセスを用いて酸化物の島をエ ッチバックした。第１の段階中、酸化物の島は約２００ｎｍ　だけ島の厚さを減 すため、緩衝ＨＦでエッチした。第２の段階中、パターン形成したＳｔ、Ｎ、層 は熱リン酸でエッチ除去した。第３の段階中、酸化物の島は約２００　ｎｍだけ 島の厚さを更だ減すため、緩衝ＨＦでエッチした。パターン形成したＳｃ　Ｏ２ 層（最初５４−ｓ　Ｎ４　の下にあった）も、第３の段階で、エッチ除去された 。

４００　ｎｍ　の厚さのポリシリコンの層を、通常のＬＰＣＶＤ技術により、ウ ェハ上に堆積させ、Ｎ２雰囲気中、１１００℃で３０分間アニールした。堆積さ せたポリシリコンの一部は、約４８８ナノメータの波長、約１０ワツトのパワー で発光する静的な（ウェハ表面に対して静的な）アルゴンレーザを、ポリシリコ ン上に照射させることにより、結晶化させた。約６０μｍのスポットサイズを生 じるレーザを、約０．５秒間動作させた。レーザスポット内のエネルギー密度は 、スポットが照射したポリシリコンを溶融させるのに、十分であった。

ウェハは１リツトルのＨ２Ｏと２リツトルの）ＴＦを含む溶液中に溶解された７ ５グラムのＣｒｙ、を含むエッチャントで、約５秒間エッチされた。このエッチ ャントは粒界を選択にエッチし、従って光学顕微鏡下で粒界を見えるようにする 。

エッチされたウェハは約８４７の倍率で、光学顕微鏡下で観測し、写真をとった 。写真はレーザスポットが入射したポリシリコン内には粒界は全くなく、レーザ スポット外のポリシリコン中には多数の粒界を示した。従って、レーザ光が入射 したポリシリコンは、結晶化していた。

写真中の隣接した酸化物の島の中心間距離を、定規で測定した。〔尺度は２．５ ４α（１インチ）２３０μｍであった〕具体的には、レーザスポット外の二つの 隣接した島の間の間隔、レーザスポット内の二つの隣接した島の間の間隔、及び レーザスポット内の島とレーザスポット外の隣の島との間の間隔を測定した。す べての場合、第１の方向の間隔は約２０μｍであったが、第２の方向の間隔は約 ２８μｍであった。従って、島の移動は本質的に全くなかった。

４０　１２０　＠ ＦＩＧ、　ＩＩ ＦＩＧ、　１２ 国際調査報告 ＋ａａｅｍａｗ＋ｍＡ＃＠Ｉ：ｆｌｂｍＩＩＬ？Ｃ’ｒｉ”：５８５１０Ｉ３つ ：１１＃ｌｌ”１ｌ１４ＰＩｌｌＡＩ４’ｌ１ｍＡＮ＠、ｐｃ＝、Ｑ≦＋Ｓａｓ ；０＋３０２

Claims (1)

1. 【特許請求の範囲】 １．半導体材料、電気的に絶縁性材料の第１の領域、非能動領域を含む基板 及び 絶縁性材料の前記領域上の本質的に単結晶半導体材料の第１の部分を含む絶縁体 上の半導体デバイスにおいて、前記デバイスは前記部分から前記基板の前記非能 動領域まで延び、ここで終る導電路が更に含まれることを特徴とするデバイス ２．請求の範囲第１項に記載されたデバイスにおいて、前記部分は２個の比較的 高濃度ドープの空間的に分離された領域を含み、前記導電路は前記領域間に延び ることを特徴とするデバイス ３．請求の範囲第１又は２項に記載されたデバイスにおいて、 前記導電路は前記絶縁領域の厚さを貫いて延びる孔を含み、その孔は少くとも一 部が半導体材料で溝されることを特徴とするデバイス ４．請求の範囲第１又は２項に記載されたデバイスにおいて、 前記導電路は前記部分から、前記絶縁領域上を、前記基板に接するまで延びる半 導体材料を含むことを特徴とするデバイス ５．請求の範囲第１項に記載されたデバイスにおいて、電界効果トランジスタが 前記第１の部分中及び上に形成されることを特徴とするデバイス ６．請求の範囲第５項に記載されたデバイスにおいて、前記電界効果トランジス タは、金属−酸化物−半導体電界効果トランジスタであることを特徴とするデバ イス７．請求の範囲第５又は６項に記載されたデバイスにおいて、 前記電界効果トランジスタは金属−半導体電界効果トランジスタであることを特 徴とするデバイス８．請求の範囲第１項に記載されたデバイスにおいて、電気的 に絶縁性材料の第２の領域は、絶縁性材料の前記第１の領域から分離されており 、 本質的に単結晶の半導体材料の第２の部分は絶縁性材料の前記第２の領域に接触 し、前記第２の部分の導電性は、第１の部分のそれとは相対する形であることを 特徴とするデバイス ９．半導体材料を含む基板の表面上に、電界用誘電体を形成し、電界用誘電体は 前記表面の領域の外部に、領域の境界を囲むように形成され、前記境界は第１の パターン描画装置により、リソグラフイで規定される工程及び 前記領域中にデバイスを製作する工程を含むデバイスの製作方法において、 前記領域は電気的に絶縁性材料の島の上の本質的に単結晶の半導体材料を含み、 島の境界は第２のパターン描画装置により、リソグラフイで規定され、この装置 はそれが作るパターンという点では前記第１のパターン描画装置と本質的に同一 で、前記形成工程の前に、前記島とそれを本質的に囲む本質的に単結晶の半導体 材料のシード領域を含む基板のプリカーサ表面上に、非単結晶半導体材料を形成 し、前記シード領域及び前記島上の非単結晶半導体材料の温度を、室温以上に上 昇させることにより、本質的に単結晶の半導体材料が作られることを特徴とする 方法 １０．請求の範囲第９項に記載された方法において、前記昇温工程は前記島と前 記シード領域の両方の上の非単結晶半導体材料の本質的に全てを、本質的に同時 に溶融する工程を含むことを特徴とする方法１１．請求の範囲第１０項に記載さ れた方法において、前記溶融材料を再固化させることを特徴とする方法１２．請 求の範囲第１０項に記載された方法において、前記島の最大の横方向寸法は、約 １００μｍ以下であることを特徴とする方法 １３．請求の範囲第９項に記載された方法において、前記非単結晶半導体材料は アモルフアス半導体材料で、前記非単結晶半導体材料の温度は、前記アモルフア ス材料の融点以下の点まで上げることを特徴とする方法１４．請求の範囲第１３ 項に記載された方法において、前記島の最大の横方向の大きさは、約１０μｍ以 下であることを特徴とする方法 １５．請求の範囲第９項に記載された方法において、前記島の上の前記本質的に 単結晶の半導体材料の厚さは、約２０ｎｍないし約１μｍの範囲にあることを特 徴とする方法